CN100365819C - 一种快闪存储器结构及其制备方法 - Google Patents

Abstract

本发明提供了一种快闪存储器单元，是一种基于垂直沟道场效应晶体管结构的器件，其特征在于，硅台上方的n+掺杂区是源端，硅台两边的n+掺杂区都是漏端，硅台的两侧各有两个多晶硅栅，外侧的多晶硅栅为控制栅，里侧的多晶硅栅为浮栅，浮栅与沟道区、源区之间为隧穿氧化层，控制栅与沟道区、浮栅之间为阻挡氧化层。所述的硅台两边的n+漏端分开连接，形成共源端的两个存储单元。本发明还提供了上述器件的制备方法，其特征在于，同时采用等离子体耦合高选择比异性刻蚀技术与反应离子刻蚀同性刻蚀技术，自对准形成分裂栅浮栅结构，控制栅对应的沟道长度和浮栅对应的沟道长度都是通过刻蚀技术实现。

Description

一种快闪存储器结构及其制备方法

技术领域

本发明属于非挥发性半导体存储器技术领域，涉及一种快闪存储器单元及其制备方法，具体涉及一种基于垂直沟道场效应晶体管的分裂栅浮栅结构的快闪存储器单元及其制备方法。

背景技术

半导体存储器是半导体产业的重要组成部分，随着各种移动设备中对数据存储要求的日益增大，对能在断电情况下仍然保存数据的非挥发性半导体存储器的需求也越来越大。快闪存储器(Flash Memory，简称闪存)是发展最快的非挥发性半导体存储器。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展，它被广泛用于手机、笔记本电脑、掌上电脑和U盘等移动通讯设备和个人电脑中。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额。研制低功耗、低工作电压和高存储密度的闪存，以及提高闪存的注入效率和可靠性，都是闪存技术发展的重要推动力。

普通闪存的结构单元如图1所示，硅衬底1上的两端分别形成有源端2和漏端8，它包含两层多晶硅栅，上面一层多晶硅用于引出接字线，是控制栅，用来控制单元的选通以及单元的编程读出等操作；下面的多晶硅栅不引出，完全与外界隔绝，因此叫做浮栅7，控制栅11和浮栅7之间是阻挡氧化层10，浮栅7下方是隧穿氧化层6。浮栅闪存单元是利用浮栅7上存储电荷与否来改变控制栅11对应的阈值电压，从而定义闪存单元的存储内容。如果浮栅7上没有存储电子电荷，控制栅11对应一个较低的阈值电压V_T0；当浮栅7上存储了电子电荷Q_FG(Q_FG＜0)，则控制栅11阈值电压增大了ΔV_T(ΔV_T＝-Q_FG/C_FC)，其中C_FC是浮栅7相对控制栅11的等效电容。这样在读取时，控制栅11上加上一定的读取电压，浮栅7中存储有电子电荷的闪存单元因为阈值电压高而不导通，就是存储了信息“0”；当浮栅7中没有存储电子电荷的时候，阈值电压低，单元导通，就是存储了信息“1”。

快闪存储器单元的主要操作分为：编程(把电荷注入到浮栅中)、读取(如前所述)、擦除(把浮栅中的电荷擦除)。因为闪存读取速度很快，编程、擦除由于都需要在浮栅中注入或擦除电荷，速度很慢；而在实际应用中，闪存的擦除一般是一块区域(Block)一块区域地擦除，即每个单元的擦除速度慢对整体的影响并不大。因此编程速度对于闪存单元最为重要，编程时电荷注入浮栅的快慢决定了闪存存储单元的编程速度，通常以编程效率(又叫注入效率，定义为编程偏置下的浮栅注入电流和漏端电流的比值)来衡量。为了提高闪存存储单元的编程效率，人们提出了不同的编程方式或不同的器件单元结构。

最初采用的编程方式是漏端沟道热电子注入(Channel Hot Electron Injection，简称CHEI)编程，如图2所示，为现有技术中平面浮栅结构闪存单元的编程操作示意图。这种方法为了有效编程，在栅和漏都加较大的电压，使得器件偏置在饱和区。这种偏置使得源区2附近的沟道区反型层较宽，但是越趋近漏端8反型区越窄，以至于在沟道区的漏端附近形成夹断点，夹断点到漏端的区域就是漏和沟道结的耗尽区。在电场作用下，沟道电子从反型区穿过夹断点在沟道区漏端耗尽区的高电场内被强烈加速，形成热电子。热电子有一定几率被散射朝上而到达栅氧界面，再在栅电场的吸引下进入浮栅7。这种编程方法具有很大的缺点：由于漏端电场和栅电场的耦合，使得只有夹断点附近的氧化层电场才有利于收集电子，就是说只有夹断点附近的一小部分沟道对编程是有效的，因此编程效率相当低。对于漏端CHEI编程，其编程效率的典型值为10^-6～10^-5。

漏端CHEI编程的一个替代方案是源端CHEI编程，由于它把热电子产生和热电子收集分开，使得沟道中热电子收集区域增大，因此注入效率较高。这种新的源端编程方式采用了一种新的器件结构，如图3所示，这种结构的特点是：一个分裂栅结构(两个沟道区：控制栅下的沟道区、浮栅下的沟道区)，浮栅7与源区2有较大覆盖，控制栅11与浮栅7仍有电容耦合。编程时，与漏端CHEI编程不同的是，控制栅11的栅压只是略大于阈值电压，使得控制栅11下沟道区反型，漏区8加低电压，而源区2加高电压通过耦合浮栅7使得浮栅7下的沟道区耗尽形成一个虚拟漏端(整个虚拟漏端都适合热电子的收集)，而在两个沟道区中间(夹断点附近)形成一个大的横向电场，控制栅11下反型区电子穿过夹断点后在横向电场加速下进入耗尽区。由于整个浮栅7下的沟道区都适合热电子的收集，这种源端CHEI编程的注入效率比漏端CHEI编程提高了1到2个数量级，约为10^-5～10^-4。

但是这种采用源端CHEI编程方式的平面分裂栅浮栅存储单元还存在如下缺点：进入耗尽区的热电子以一定几率通过散射才能到达栅氧界面，然后再以一定几率越过隧穿氧化层才能进入浮栅，热电子的利用效率还是较低；闪存单元面积最小只能做到4F×2F＝8F²(单元面积：剖面图的水平方向的尺寸为4F，垂直于这个剖面的方向的尺寸为2F，其中F为光刻技术的特征尺寸)；同时为了减小单元面积增加集成度，器件尺寸不断减小，控制栅和浮栅的光刻对准将会非常困难，这给工艺带来了很大难题。

对此，人们提出了一种基于垂直沟道器件的分裂栅闪存单元(见对比文献1：Lee，D.，Tsui，F.，Jeng-Wei Y.，et al.，“Vertical floating-gate 4.5F2 split-gate NOR flashmemory at 110nm node”，VLSI Technology，2004.Digest of Technical Papers，2004Symposium on 15-17 June 2004，Page(s)：72-73)。这种结构其实是半平面半垂直结构，如图4所示，控制栅11对应的沟道是平面沟道，浮栅7对应的沟道才是垂直沟道。编程是采用源端CHEI编程方式，只是在平面沟道和垂直沟道的拐弯处，热电子不需要通过散射、直接在平行于控制栅沟道的电场加速下有很大几率可以直接到达浮栅的栅氧/沟道界面，然后再以一定几率直接隧穿注入浮栅。因而，这种基于垂直沟道器件的分裂栅浮栅单元的源端注入效率，比平面结构分裂栅闪存单元的注入效率又可以提高1到2个数量级，达到10^-4～10^-3。

但是，这种垂直沟道器件的分裂栅闪存单元也存在如下缺点：1)控制栅的栅长仍然是由光学光刻技术定义，即由于光学光刻技术限制，该结构的控制栅栅长最小只能做到一个特征尺寸(F)，因而每个闪存单元的版图面积最小只能做到2F×2F＝4F²(图4是闪存单元剖面图：设定剖面图的水平方向为X轴、深度方向为Y轴，设定垂直于这个剖面的方向为Z轴；剖面为XY平面，版图指的是俯视的XZ平面)；2)采用侧墙栅工艺形成分裂栅浮栅结构，这是一种非自对准的工艺，且工艺的偏差将使得浮栅和控制栅之间的耦合电容大小很难控制；3)对于这种槽栅结构(栅侧墙在刻蚀出的沟槽的两侧)的垂直沟道分裂栅闪存单元，源端对浮栅的覆盖电容大小取决于浮栅栅侧墙的厚度，由于槽的宽度限制(为减小单元面积，槽宽应该尽量小，同时槽中还需要开出一个源端电极的接触孔)，可允许的最大侧墙厚度有限，因而源端对浮栅的耦合系数变小；同样源端电压下，耦合得到的浮栅电压相对较小，即浮栅收集热电子的能力将降低，注入效率将变差。

发明内容

针对上述问题，为了进一步提高编程注入效率、减小闪存单元面积、提高集成度，本发明提出了一种基于垂直沟道器件的自对准分裂栅浮栅快闪存储器结构，其特征在于：(1)硅台上方的n+掺杂区是源端，硅台两边的n+掺杂区都是漏端；(2)硅台的两侧各有两个多晶硅栅，外侧的多晶硅栅为控制栅，里侧的多晶硅栅为浮栅；(3)沟道区分为两个部分，与浮栅对应的是浮栅沟道区，与控制栅对应的是控制栅沟道区；(4)浮栅与浮栅沟道区、浮栅与源端之间都为隧穿氧化层，(5)控制栅与控制栅沟道区、控制栅与浮栅之间都为阻挡氧化层；(6)硅台两边的n+漏端分开连接，从硅台的中间线分开，形成共用源端的两个存储单元。这种快闪存储器结构的总面积为2F×2F，即单个快闪存储器单元面积可以减小到F×2F＝2F²(F为特征尺寸)。所述的硅台的最上面为氮化硅和二氧化硅的双层硬掩膜。

这种器件结构的优点在于，采用源端CHEI编程方式，在控制栅沟道和浮栅沟道的交界处，热电子不需要通过散射、可以在平行于控制栅沟道的电场加速下以很大几率直接到达浮栅的栅氧/沟道界面，然后再以一定几率直接隧穿注入到浮栅，因此相对于平面分裂栅闪存单元，注入效率可以提高2到3个量级，而相对于图4所示的器件结构，由于源端对于浮栅的耦合电容的增大，使得注入效率在较低源端编程电压下(5.5伏特)可以提高一个量级。

本发明的另一目的是提供一种上述闪存存储结构的制备方法。该方法同时采用等离子体耦合(ICP)高选择比异性刻蚀技术与反应离子刻蚀(RIE)同性刻蚀技术，自对准形成分裂栅浮栅结构，不需要另加一次光刻来实现，从而降低工艺成本；控制栅对应的沟道长度L_cg和浮栅对应的沟道长度L_fg都能不依赖于光刻技术，而是通过刻蚀技术而实现。对于平面闪存结构，为了减小单元面积提高集成度，不得不尽最大努力减小沟道长度，但同时由于沟道长度的减小而引入了短沟道效应，使得器件的泄漏电流增大、亚阈值特性变差；对于对比文献1的半平面半垂直器件的闪存结构，为了减小单元面积，控制栅对应的沟道长度需要不断减小，由控制栅沟道带来的短沟道效应将会使得闪存单元特性严重退化、甚至失效。而在本发明所提的结构及其制备方法中，闪存单元面积的缩小与器件的沟道长度无关(单元面积在XZ平面，而器件的沟道长度是沿Y方向)，即就是说在缩小单元面积的同时，为了得到较小的泄漏电流和器件特性，可以采用较长的控制栅和浮栅沟道长度，只要调整器件的其他参数以满足设计的编程、读取和擦除操作要求。

所述的制备方法包括下列步骤：

步骤1、备片，器件隔离，器件隔离可以采用低氧隔离(LTO)或者浅槽隔离(STI)；

调节阈值注入硼，分多次能量注入以控制浮栅沟道和控制栅沟道的掺杂分布，剂量大小取决于需要的阈值大小；源端掺杂注入砷，剂量和能量都要选择合适并分多次注入，以得到均匀分布、掺杂浓度高、结深达200～300纳米的源端掺杂区，增大浮栅与源端的耦合电容。

淀积二氧化硅和氮化硅；器件硅台版光刻、刻蚀氮化硅和二氧化硅，形成氮化硅和二氧化硅的双层硬掩膜。

步骤2、采用高选择比条件的等离子体耦合(ICP)异性刻蚀技术刻蚀硅形成器件硅台，其中，所选用的高选择比等离子体耦合异性刻蚀条件，刻蚀多晶硅和硅的速率与刻蚀氮化硅和二氧化硅的速率比大于50∶1；

然后再采用反应离子刻蚀(RIE)的同性刻蚀技术，各向同性刻蚀硅，在双层硬掩膜下形成浮栅对应的沟道表面(同时源端n+掺杂区对应的表面为浮栅覆盖电容的界面)。

步骤3、热生长牺牲氧化层，接着腐蚀掉牺牲氧化层，再热生长隧穿氧化层，淀积浮栅多晶硅，掺杂并激活。

再次采用等离子体耦合(ICP)高选择比异性刻蚀技术，刻蚀多晶硅，在双层硬掩膜的正下方自对准地形成分裂栅浮栅结构。

步骤4、然后刻蚀器件硅台两边的栅氧，以露出衬底硅；

接着又以同样的双层硬掩膜，再次采用等离子体耦合(ICP)高选择比异性刻蚀技术，刻蚀衬底硅，形成控制栅对应的沟道表面；

步骤5、作零度角漏端注入砷，形成漏端；湿法腐蚀硅表面，以改善被刻蚀过的控制栅对应的沟道表面质量；再淀积阻挡氧化层12-15纳米，接着淀积控制栅多晶硅，掺杂、激活，然后刻蚀多晶硅形成多晶硅侧墙的控制栅。

去氮化硅，淀积低氧层，刻蚀引线孔，淀积金属，光刻、刻蚀形成金属线，合金，钝化。

最后得到的基于垂直沟道器件的自对准分裂栅浮栅闪存单元的一些关键结构参数，如浮栅对应沟道长度L_fg、控制栅对应沟道长度L_cg、栅氧厚度、沟道掺杂浓度和分布，都可以根据设计的需要而对工艺参数作出调整。本发明采用的工艺简单，和现有的平面MOSFET技术完全兼容。

本发明的技术效果在于：(1)可以明显提高闪存单元的编程注入效率，(2)可以使得闪存单元面积的减小与器件的沟道长度无关，单个闪存单元的面积减小到F×2F＝2F²(X方向为F，Z方向为2F)。(3)可以自对准形成分裂栅浮栅闪存单元结构，制备方法简单，和传统平面CMOS工艺兼容。

附图说明

图1为平面浮栅结构的快闪存储器单元的剖面示意图；

图2为平面浮栅结构的快闪存储器单元的编程操作时的剖面示意图；

图3为平面分裂栅结构的快闪存储器单元的编程操作时的示意图；

图4为对比文献1中的非自对准分裂栅结构的快闪存储器单元结构的剖面示意图；

图5为实施例一的基于垂直沟道器件的自对准分裂栅结构的快闪存储器结构的剖面示意图；

图6为本发明提供的快闪存储器单元的编程注入效率与两种现有技术的比较图表；

图7(1)-(8)是本发明一实施例的快闪存储器结构的制备方法流程及其各步骤所对应产品结构的示意图，图中只示出了有源区部分(即器件隔离区部分没有画出)的剖面结构；

图中，相同的标号表示相同的部件：

1-硅衬底(p-掺杂)    2-源端(n+掺杂)    3-二氧化硅硬掩膜

4-氮化硅硬掩膜      5-浮栅沟道区      6-隧穿氧化层

7-浮栅(多晶硅)      8-漏端(n+掺杂)    9-控制栅沟道区

10-阻挡氧化层       11-控制栅(多晶硅)

具体实施方式

以下结合附图详细描述本发明所提供的快闪存储器单元及其制备方法，但不构成对本发明的限制。

实施例一：基于垂直沟道场效应晶体管的自对准分裂栅浮栅结构的快闪存储器单元

如图5所示，为本实施例的快闪存储器单元，其中，硅衬底1即硅台的最上面为氮化硅硬掩膜4和二氧化硅硬掩膜3，硅台上方的n+掺杂区是源端2，其结深为2500埃，这么深的结深是为了增加源端与浮栅的耦合电容，以提高编程注入效率。硅台两边的n+掺杂区都是漏端8，结深为1000埃。硅台的两侧各有两个多晶硅栅，外侧的多晶硅栅为控制栅11，水平方向厚度500埃；里面的多晶硅栅为浮栅7，水平方向厚度500埃。浮栅7与沟道区、源端2之间为隧穿氧化层6，厚度为100埃。控制栅11与沟道区、浮栅7之间为阻挡氧化层10，厚度为150埃。浮栅沟道区5的长度为200纳米，控制栅沟道区9为110纳米。硅台两边的n+漏端如分开连接，就形成共源端的两个存储单元，即单个闪存单元面积可以减小到F×2F＝2F²。

本实施例中的快闪存储器单元的编程注入效率与两种现有结构的比较，如图5所示，为本实施例的闪存单元的注入效率与两种现有技术的比较图表，图中横坐标为源端电压、纵坐标是注入效率(注入浮栅的电流I_fg与漏源电流I_ds的比值)，带方形符号的曲线代表本发明所提自对准垂直沟道分裂栅结构的编程注入效率，带圆形符号的曲线代表对比文献1(由Silicon Storage Technology公司提出)的垂直沟道(控制栅对应的是平面沟道)分裂栅结构的编程注入效率，带三角形符号的曲线代表平面分裂栅结构的编程注入效率。从图5中可以看出：在比较高的源端电压(例如7伏特)下，本发明的编程注入效率略高于对比文献1，比平面分裂栅结构要高近两个量级；在器件尺寸缩小的趋势下，编程电压也面临减小的趋势，在较低的源端电压(例如5.5伏特)下，本发明的编程注入效率比对比文献1高出一个量级，比平面分裂栅结构要高出近三个量级。

以上详细描述了本发明一实施例的结构，本领域的技术人员应当理解，其中所给出的器件结构的某些尺寸不应理解为对本发明结构的限制。

实施例二：一种快闪存储器单元的制备方法

如图7所示，图7(1)-(8)所示的各步骤产物与制备上一实施例中所述的快闪存储器单元的一种方法中的各步骤对应。以下结合各步骤的产物对该方法进行详细说明：

(1).单抛p型体硅衬底1，浅槽隔离(STI)，调节阈值注入硼和源端掺杂注入砷，形成如图7(1)所示的结构(图中只是显示有源端部分，以下同)，器件最后形成的源端2结深为2500埃；

(2).淀积二氧化硅300埃和氮化硅1200埃，光刻器件硅台版，异性刻蚀氮化硅和二氧化硅形成双层硬掩膜3和4，如图7(2)所示；

(3).采用高选择比的ICP异性刻蚀硅3500埃形成器件硅台，如图7(3)所示；

(4).RIE同性刻蚀硅500埃，在硬掩膜二氧化硅下形成浮栅对应的沟道表面(同时源端n+掺杂对应的为与浮栅覆盖电容的界面)，如图7(4)所示；

(5).热生长一层牺牲氧化层以改善沟道表面质量，氢氟酸漂掉牺牲氧化层，然后热生长隧穿氧化层10纳米，再淀积多晶硅400埃，并对多晶硅进行重掺杂，接着快速热退火(RTA)作激活杂质，如图7(5)所示；

(6).采用高选择比的ICP异性刻蚀多晶硅，在硬掩膜的正下方的多晶硅得以保留，形成自对准分裂栅浮栅结构；然后刻蚀器件硅台两边的栅氧，以露出衬底硅，如图7(6)所示——图中浮栅7对应的沟道长度L_fg为200纳米；

(7).接着又以同样的硬掩膜，采用高选择比的ICP异性刻蚀硅1000埃，形成控制栅对应的沟道表面；作零度角的砷(As)注入形成n+漏端；湿法腐蚀硅100埃，以改善控制栅对应沟道表面质量，如图7(7)所示——图中控制栅对应的沟道长度L_cg为110纳米；

(8).再淀积栅氧15纳米；接着淀积多晶硅作控制栅500埃；零角度注入磷，RTA激活；然后刻蚀多晶硅形成多晶硅侧墙的控制栅，如图7(8)所示。

之后的步骤都是常规工艺流程：去掉氮化硅硬掩膜，淀积低氧层，刻蚀引线孔，溅射金属，金属线，合金，钝化。最后得到可以用于测试的垂直沟道器件的自对准分裂栅浮栅闪存单元形成。

以上通过详细实施例描述了本发明所提供的快闪存储器单元及其制备方法，本领域的技术人员应当理解，在不脱离本发明实质的范围内，可以对本发明的器件结构做一定的变形或修改，其制备方法也不限于实施例中所公开的内容。

Claims (10)

1.一种快闪存储器单元，是一种基于垂直沟道场效应晶体管结构的器件，其特征在于，硅台上方的n+掺杂区是源端，硅台两边的n+掺杂区都是漏端，硅台的两侧各有两个多晶硅栅，外侧的多晶硅栅为控制栅，里侧的多晶硅栅为浮栅，沟道区分为两个部分，与浮栅对应的是浮栅沟道区，与控制栅对应的是控制栅沟道区，浮栅与浮栅沟道区之间、浮栅与源端之间都是隧穿氧化层；控制栅与浮栅之间、控制栅与控制栅沟道区之间都是阻挡氧化层。

2.一种如权利要求1的快闪存储器单元，其特征在于，所述的硅台两边的n+漏端分开连接，形成共源端的两个存储单元。

3.如权利要求2所述的快闪存储器单元，其特征在于，所述的共源端的两个存储单元的总面积为2F×2F，即单个存储单元面积可以减小到F×2F＝2F²，其中，F为特征尺寸。

4.如权利要求1所述的快闪存储器单元，其特征在于，所述的硅台的最上面为氮化硅和二氧化硅的双层硬掩膜。

5.一种快闪存储器单元的制备方法，其特征在于，同时采用等离子体耦合高选择比异性刻蚀技术与反应离子刻蚀同性刻蚀技术，自对准形成分裂栅浮栅结构，控制栅对应的沟道长度和浮栅对应的沟道长度都是通过刻蚀技术实现。

6.如权利要求5所述的方法，其特征在于，包括以下步骤：

步骤1、在器件隔离、调节阈值注入和源端注入之后，淀积二氧化硅和氮化硅，光刻、刻蚀形成氮化硅和二氧化硅的双层硬掩膜；

步骤2、采用等离子体耦合高选择比异性刻蚀技术，刻蚀硅形成器件硅台，然后再采用反应离子各向同性刻蚀技术刻蚀硅，在双层硬掩膜下形成浮栅对应的沟道表面；

步骤3、在热生长隧穿氧化层、淀积多晶硅后，再采用等离子体耦合高选择比异性刻蚀多晶硅，在双层硬掩膜的正下方自对准形成分裂栅浮栅结构；

步骤4、在刻蚀器件硅台两边露出的栅氧后，接着以同样的双层硬掩膜，采用等离子体耦合高选择比异性刻蚀技术刻蚀衬底硅，形成控制栅对应的沟道表面；

步骤5、注入形成漏区，淀积阻挡氧化层，再淀积作控制栅的多晶硅，然后以等离子体耦合高选择比异性刻蚀技术刻蚀多晶硅形成控制栅。

7.如权利要求6所述的方法，其特征在于，所述的步骤1中，器件隔离可以采用低氧隔离或者浅槽隔离。

8.如权利要求6所述的方法，其特征在于，所述的步骤3中，在热氧化隧穿氧化层之前，需要一次牺牲氧化以改善浮栅对应的沟道表面质量。

9.如权利要求6所述的方法，其特征在于，所述步骤3中：热生长的隧穿氧化层的厚度为8-10纳米。

10.如权利要求6所述的方法，其特征在于，所述步骤2至步骤5中，所选用的高选择比等离子体耦合异性刻蚀条件，刻蚀多晶硅和硅的速率与刻蚀氮化硅和二氧化硅的速率比大于50∶1。

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