CN109901815A - 基于阻变存储器的并行逻辑门及乘法器 - Google Patents

Abstract

本发明公开了基于阻变存储器的并行逻辑门和乘法器，并行逻辑门包括n输入与逻辑单元、n输入或逻辑单元和非逻辑单元的任意组合，且三种逻辑单元均用阻变存储器作为输入/输出器件，n≥2；具有左选端和右选端，左选端入口连接有分压电阻；左选端用于输入激励电压，右选端施加电压以配合信号输入端的电压信号和信号输出端的电压信号控制阻变存储器状态变换；正端共同挂接于左选端和右选端之间的同一公共线路上的阻变存储器实现与逻辑，正端分别挂接于左选端和右选端之间的并行线路上的阻变存储器实现或逻辑，负端挂接于左选端和右选端之间的线路上的阻变存储器实现非逻辑；该并行逻辑门按照时钟顺序执行置位、输入、运算和输出，完成逻辑运算。

Description

基于阻变存储器的并行逻辑门及乘法器

技术领域

本发明涉及逻辑电路领域，尤其是涉及利用阻变存储器搭建的并行逻辑门和高性能乘法器电路。

背景技术

2008年，惠普实验室研究人员在Nature上发表“Themissing memristor found”，宣布发现了基于TiO_x/TiO₂的薄膜材料具有忆阻效应，第一次制备出了阻变存储器。

阻变存储器为非常简单的“金属-忆阻材料-金属”的三层薄膜结构，如图1所示，属于无源非线性器件，它的阻值可以通过对它的两端施加不同的电压在髙阻状态和低阻状态之间改变，同时在外加电压消失后阻变存储器的阻值状态保持不变，具有记忆特性。阻变存储器的I-V曲线如图2所示，曲线分成为4个区域：高阻态、低阻态和两个电阻状态变化的转变区。基于阻变存储器的记忆特性，它可以用来作为非挥发性存储器件。

除了可以作为存储器件使用，阻变存储器还具有运算功能，2010年惠普实验室的J.Borghetti在Nature上发表文章表示阻变存储器可以通过蕴含(IMPLY)操作来实现逻辑运算的功能，这种蕴含操作在逻辑功能上是完备的，它不需要借助传统CMOS器件就可以完成所有的逻辑操作。由于阻变存储器具有体积小，功耗低的优点，所以阻变存储器被认为是替代MOS晶体管，延续摩尔定律发展的下一代器件。

通过对已有基于阻变存储器电路研究的调研可以发现，已有的基于阻变存储器的逻辑实现方法主要存在以下待解决的问题：

1)运算步数太长，电路功能越复杂运算时间越长，这个问题在基于IMPLY操作的逻辑电路上最为显著；

2)由于阻变存储器是通过阻值的大小来表示不同逻辑状态的，大多数用阻值表示逻辑的电路都存在难以级联的情况，上下级电路需要将存储在阻变存储器内的信息用小电压读取后经过控制单元的放大送往下一级电路，电路难以级联；

3)部分逻辑实现方法可实现的逻辑功能不完备，需要附加的CMOS逻辑门来实现运算，这导致电路无法在阻变存储器阵列中制造，增加工艺难度和电路面积；

4)某些逻辑实现方法无法保存输出结果，以电压形式输出后就会断电消失，这些逻辑实现方式牺牲了阻变存储器的存储功能，不能实现存储和计算的有效融合；

5)外围控制电路复杂，例如蕴含逻辑，无论电路需要实现的功能是怎么样的，电路形式都是一样的，电路通过改变施加在阻变存储器上的电压来完成不同的逻辑运算，这相当于增加外围控制电路的复杂性来换取运算电路的简便。而控制单元简单的逻辑实现方法如MPLA则自身的硬件开销就较大；

6)输出电压的衰减问题，对于大部分输出为电压的阻变存储器电路都存在因电阻分压导致的衰减问题，这导致电路级联次数增加后逻辑高低状态变得不可分辨，影响电路功能；

7)逻辑表达方式和CMOS电路不一致，电阻表示逻辑和脉冲表示逻辑的方法和传统CMOS电路表示逻辑的方法不同，导致两类电路难以通信，需要另外设计过渡电路，增加设计制造成本。

阻变存储器具有非易失、低功耗、小体积等优点，基于阻变存储器的数字电路研究为下一代数字电路指引了方向，但是由于基于阻变存储器的逻辑电路存在上述提到的问题，导致现有的基于阻变存储器的逻辑实现方法无法实现大规模电路。

以上背景技术内容的公开仅用于辅助理解本发明的发明构思及技术方案，其并不必然属于本专利申请的现有技术，在没有明确的证据表明上述内容在本专利申请的申请日前已经公开的情况下，上述背景技术不应当用于评价本申请的新颖性和创造性。

发明内容

本发明基于阻变存储器，提出一种输出为电压的逻辑功能完备的并行逻辑门，最大地缩减电路的运算步数，同时减少逻辑运算单元的外围控制电路的复杂性；并且该并行逻辑门与传统CMOS电路兼容，可以方便地与传统CMOS电路进行通信。另一方面，本发明基于该并行逻辑门，提出一种高性能的乘法器。

一种基于阻变存储器的并行逻辑门，用于对输入的电压信号进行逻辑运算并输出以电压表示的逻辑运算结果，所述并行逻辑门包括n输入与逻辑单元、n输入或逻辑单元以及非逻辑单元三种逻辑单元的任意组合，且所述三种逻辑单元均是采用阻变存储器作为输入/输出器件，n≥2；所述并行逻辑门具有左选端和右选端，左选端入口连接有分压电阻；其中，所述左选端用于输入激励电压，所述右选端施加电压以配合信号输入端的电压信号和信号输出端的电压信号，控制所述阻变存储器的状态变换；其中，正端共同挂接于左选端和右选端之间的同一公共线路上的阻变存储器实现与逻辑，正端分别挂接于左选端和右选端之间的并行线路上的阻变存储器实现或逻辑，负端挂接于左选端和右选端之间的线路上的阻变存储器实现非逻辑；所述并行逻辑门按照时钟顺序执行置位、输入、运算和输出，完成逻辑运算。

本发明上述技术方案所提供的并行逻辑门，利用基于阻变存储器实现的与逻辑单元、或逻辑单元和非逻辑单元进行任意组合，可以实现在输入数量限制内的任意逻辑功能。并且，本发明的基于阻变存储器的并行逻辑门在进行逻辑运算时，待运算的电压信号直接从作为输入器件的阻变存储器输入，无需进行换算步骤，通过控制时钟，直接从作为输出器件的阻变存储器输出，即完成逻辑运算，因此大大减少了运算步数和时长。比如，只需将待运算的电压信号输入至按照与(或、非)逻辑连接的阻变存储器，再在后一时钟使输出器件置为低阻状态输出与结果，即实现与(或、非)逻辑。而现有的基于蕴含操作的阻变存储器逻辑运算，需要将所有的表达式为转换成蕴含操作来完成逻辑运算，运算步数太长，电路功能越复杂运算时间越长。另外，本发明的并行逻辑门的外围控制电路仅需提供左选端、右选端的电压以及按照运算步骤进行时钟控制，大大降低了外围控制电路和控制方法的复杂性。

一种基于阻变存储器的乘法器，包括前述的并行逻辑门。利用前述的并行逻辑门进行流水线延时控制，可以实现延时较短的高性能乘法器，并且在电路面积和功耗方面具有一定的优化。

附图说明

图1是阻变存储器的结构示意图；

图2是阻变存储器的I-V特性曲线；

图3-1是本发明具体实施例的一种基于阻变存储器的两输入与门；

图3-2是本发明具体实施例的一种基于阻变存储器的多输入与门；

图4-1是本发明具体实施例的一种基于阻变存储器的两输入或门；

图4-2是本发明具体实施例的一种基于阻变存储器的多输入或门；

图5是本发明具体实施例的一种基于阻变存储器的非门；

图6是本发明具体实施例的一种基于阻变存储器的异或门；

图7是本发明具体实施例的一种基于阻变存储器的一位半加器；

图8是本发明具体实施例的一种基于阻变存储器的一位全加器；

图9是本发明具体实施例的一种基于阻变存储器的4*4位二进制乘法器电路图；

图10是图9所示乘法器的流水线延时链路图；

图11是图9所示乘法器的一种面积优化设计；

图12是图9所示乘法器的另一种面积优化设计；

图13是图3-1所示的两输入与门的逻辑仿真波形；

图14是图4-1所示的两输入或门的逻辑仿真波形；

图15是图5所示的非门的逻辑仿真波形。

具体实施方式

下面结合附图和具体的实施方式对本发明作进一步说明。

本发明的具体实施方式提供了一种基于阻变存储器的并行逻辑门，用于对输入的电压信号进行逻辑运算并输出以电压表示的逻辑运算结果。该并行逻辑门包括n输入与逻辑单元、n输入或逻辑单元以及非逻辑单元三种逻辑单元的任意组合，且所述三种逻辑单元均是采用阻变存储器作为输入/输出器件，n≥2；所述并行逻辑门具有左选端和右选端，左选端入口连接有分压电阻；所述左选端用于输入激励电压，所述右选端施加电压以配合信号输入端的电压信号和信号输出端的电压信号，控制所述阻变存储器的状态变换；其中，正端共同挂接于左选端和右选端之间的同一公共线路上的阻变存储器实现与逻辑，正端分别挂接于左选端和右选端之间的并行线路上的阻变存储器实现或逻辑，负端挂接于左选端和右选端之间的线路上的阻变存储器实现非逻辑；所述并行逻辑门按照时钟顺序执行置位、输入、运算和输出，完成逻辑运算。

也就是说，本发明的并行逻辑门可以是一个利用阻变存储器实现的两输入(或者多输入)与门，可以是一个利用阻变存储器实现的两输入(或者多输入)或门，可以是一个利用阻变存储器实现的非门，也可以是上述与门、或门、非门中任意两者组合而成的逻辑门，还可以是上述与门、或门和非门三者组合而成的逻辑门。应当理解的是，利用上述三种基本逻辑门所进行的任意组合，在不考虑电压衰减的情况下，可以实现任意的逻辑功能。

其中，n输入与逻辑单元需要n个作为输入器件的阻变存储器以输入n个待运算的电压信号，以及一个作为输出器件的阻变存储器以输出n个待运算的电压信号相与的结果；且，在n输入与逻辑单元中，阻变存储器的负端作为信号输入/输出端。应当理解的是，在与逻辑中，输入信号的个数n≥2。

本发明前述利用阻变存储器实现的两输入与门如图3-1所示，共需要3个阻变存储器M1～M3和一个分压电阻，具有一条公共线路，3个阻变存储器的正端(黑粗线表示的一端为正端、另一端为负端)都同时挂接到该公共线路上，而该公共线路的两端分别作为左选端SL和右选端SR，靠近左选端一侧的2个阻变存储器M1、M2作为输入器件，输入器件的负端即为信号输入端(用于输入两个待运算的电压信号A、B)，剩余一个靠近右选端的阻变存储器M3作为输出器件，其负端作为信号输出端Output(用于输入A和B相与的结果)；并且，在左选端SL和最靠近左选端的阻变存储器M1的正端之间还连接有一分压电阻R，其阻值满足R_on＜＜R＜＜R_off，R_on表示阻变存储器处于低阻状态时的阻值，R_off表示阻变存储器处于高阻状态时的阻值。

上述两输入与门实现与逻辑运算的操作电压如下表1所示：

表1两输入与逻辑门的操作电压

即：

第1步、置位：使所有的信号输入端和信号输出端都接Vp电压，左选端和右选端均接地；其中，V_p≥max{V_close,|V_open|}，V_open为阻变存储器置为高阻状态所需阈值电压，V_close为阻变存储器置为低阻状态所需阈值电压；

第2步、输入：从信号输入端输入待运算的电压信号，若输入的电压信号为高电平，则需使输入阻变存储器保持高阻状态；若输入的电压信号为低电平，则需使输入阻变存储器保持低阻状态；同时左选端、右选端和信号输出端均接Vp电压；

第3步、运算：所有信号输入端均接地，所有信号输出端均接-1/2V_set，左选端接1/2V_set，右选端均悬空；其中，V_set表示一预设的大于V_close的电压；

第4步、输出：所有信号输入端均接地，左选端接1/2V_set，右选端均悬空，以电压方式从所述信号输出端输出运算结果。

对于与逻辑门而言，从两输入到多个输入的扩展仅需要在公共线路上多增加作为输入器件的阻变存储器即可，输出器件仍为一个，如图3-2所示，即为多输入与门，输入个数n。但运算的操作步骤和两输入一样，如表1，保持不变。

为了能够保证上述与门能够稳定地输出正确的与逻辑运算结果，其对输入数量具有一定限制，对输入数量限制的因素分析如下：

多输入与门完成第三步“运算”时，需要保证当所有输入阻变存储器都在髙阻状态时，输出阻变存储器两端的电压V_Mout可以将该输出阻变存储器置为低阻状态，即需要V_Mout≥V_close，V_close为阻变存储器置为低阻状态所需阈值电压。而即需要满足

其中，R_off1～R_offn表示n个输入阻变存储器处于高阻状态时的阻值，在本实施例中认为所使用的阻变存储器的参数都相同，即处于高阻状态时的阻值也均为R_off，V_set是预设的大于V_close的电压。由于R_on＜＜R＜＜R_off，一般情况下R和R_off、R_on之间有几个数量级的差别，因此上述与门输入个数n取值可以达到几十到几百。

同时考虑到阻变存储器高阻状态和低阻状态时的阻值大小会在一定范围内波动，当考虑到阻变存储器阻值波动时，此处x表示阻变存储器的阻值波动系数，则前述式(2)变为

由式(3)进行计算可知，当阻变存储器的阻值波动时，依然可以保持前述与门在输入个数限制范围内稳定地输出正确的与逻辑运算结果。

对图1所示的两输入与门进行逻辑仿真，其仿真结果如图13所示，图13中的(a)～(d)分别展示了输入为00、01、10、11时的仿真波形，可以看出，其能够实现正确的与逻辑运算。

本发明上述与门，与现在的通过蕴含(IMPLY)操作来实现与逻辑运算的电路相比，运算所需的时钟周期大大缩短，因为现有的通过蕴含操作实现与运算的方案，所有表达式都要化成q＝p IMPLYq的运算方式，随着输入数目的增加，逻辑所需要的时钟周期会很长。

所述n输入或逻辑单元需要n个作为输入器件的阻变存储器以输入n个待运算的电压信号，以及n个作为输出器件的阻变存储器，且n个作为输出器件的阻变存储器共同引出一个信号输出端以输出n个待运算的电压信号相或的结果；且，在n输入或逻辑单元中，阻变存储器的负端作为信号输入/输出端。

本发明前述利用阻变存储器实现的两输入或门如图4-1所示，需要4个阻变存储器M1～M4，其中两个作为输入器件，另外两个作为输出器件；并具有两条线路和两个分压电阻。两条线路的左端连接在一起作为左选端SL，右端分别作为右选端SR1、SR2，输入器件较靠近左选端，输出器件较靠近右选端。作为输入器件的两个阻变存储器M1、M3的正端分别连接到两条线路上，负端作为信号输入端，用于输入待运算的两个电压信号A、B；作为输出器件的两个阻变存储器M2、M4的正端也分别连接到两条线路上，负端则连接到一起引出作为信号输出端Output，以输出信号A、B相或的结果。而两个分压电阻分别连接于两个输入器件的正端和左选端之间。对于或门而言，每增加一条线路，并在每条线路上增加一个分压电阻、一个输入阻变存储器和一个输出阻变存储器，则输入端口数量增加1。因此，一个n输入的或门，需要n个输入阻变存储器和n个输出阻变存储器，具有n个分压电阻R1～Rn和n个右选端SR1～SRn，见图4-2。上述或门完成或逻辑功能的操作步骤同样需要四步，即表1。和前述与门同理，该或门为了能够稳定地输出正确的或结果，也会有输入数量的限制。

对图4-1所示的两输入或门进行逻辑仿真，其仿真结果如图14所示，图14中的(a)～(d)分别展示了输入为00、01、10、11时的仿真波形，可以看出，其能够实现正确的或逻辑运算。

非逻辑门的实现较为简单，如图5所示，仅需要两个阻变存储器和一个分压电阻，作为输入器件的阻变存储器反接(即负端接在公共线路上，正端作为信号输入端)即可实现对输入信号的取反。运算的操作电压和步骤依然如表1所示，在此不再赘述。对图5所示的非门进行逻辑仿真，其仿真结果如图15所示，图15中的(a)、(b)分别展示了输入为0、1时的仿真波形，可以看出，其能够实现正确的非逻辑运算。

前述利用阻变存储器和分压电阻实现的与门、或门、非门三种基本的逻辑门均属于所述并行逻辑门的一种，而要实现组合逻辑功能的并行逻辑门则是采用这三种基本逻辑门中的与逻辑单元、或逻辑单元和非逻辑单元中的至少两种来进行组合。比如图6所示的异或门，作为另一种示例性的并行逻辑门，其输入阵列(M1、M2、M4、M5)的第一行和第二行分别是与逻辑，第一行和第二行结合是或逻辑；输出阵列(M3、M6)是或逻辑；正端作为信号输入端的阻变存储器是非逻辑。因此，电路实现的是同样地，图6所示的该示例性的并行逻辑门实现其逻辑运算也需要置位、输入、运算、输出四步，与前述与、或、非门相同，在此不再赘述。可以理解的是，在输入阵列每增加一行阻变存储器，则增加一个“或”项，输出阻变存储器和分压电阻对应增加；在一行内每增加一个阻变存储器，则增加一个“与”因子；这样一来，可以理解为，该并行逻辑门可实现任意所想要的逻辑功能。

利用前述的并行逻辑门，进行流水线设计与优化，可以实现一种高性能的乘法器，用于实现m位二进制数XmXm-1…X1X0和n位二进制数YnYn-1…Y1Y0的相乘，m,n≥2。阵列乘法器可以利用简单的移位相加操作来完成乘法运算，其中需要用到两输入与门，以及半加器、全加器单元，按照移位相加的原理进行级联，并在相邻两级之间的路径上设置开关，根据运算过程的时钟控制所述开关的开闭，以在上一级进入输出时钟时，下一级进入输入时钟，实现乘法器的延时控制。其中，所用到的两输入与门、半加器和全加器均属于前述的并行逻辑门。

一个一位半加器的电路如图7所示，具有由阻变存储器构成的输入阵列和输出阵列、分压电阻R1～R3、一个左选端SL和三个右选端SR1～SR3，两个相加的因子A、B由输入阵列的阻变存储器输入，输出包括一个结果位S和一个进位C。对于输入阵列：由三行两列阻变存储器(M1、M2、M4、M5、M7、M8)构成，处于同一行的阻变存储器表示“与”的关系，实现对输入的“与”操作；处于不同行的阻变存储器表示“或”的关系，实现对各行“与”结果的“或”操作；负端接公共线路、正端作为输入端的阻变存储器实现对输入的取反，因此图7所示的半加器，输入阵列表示的逻辑为对于输出阵列：阻变存储器M3、M6为“或”的连接关系，因此结果位进位C＝AB，即该半加器所实现的逻辑功能为：S＝A⊕B，C＝AB，其实现该逻辑功能的时钟及操作电压、操作步骤与前述具体实施方式的与逻辑门的相同，在此不再赘述。

一个一位全加器的电路如图8所示，具有由阻变存储器构成的输入阵列和输出阵列、分压电阻R1～R7、一个左选端SL和七个右选端SR1～SR7，输入阵列有三列，对应三个输入信号A_i、B_i、C_i-1，输出信号包括结果位S_i和进位C_i，图8所示的全加器实现的逻辑为：S_i＝A_i⊕B_i⊕C_i-1，C_i＝A_iB_i+B_iC_i-1+A_iC_i-1。其实现该逻辑功能的时钟及操作电压、操作步骤与前述具体实施方式的与逻辑门的相同，在此不再赘述。

利用所述两输入与门、上述一位半加器和上述一位全加器实现m*n位二进制乘法器，需要m*n个所述两输入与门、n个所述一位半加器和(m*n-m-n)个所述一位全加器按照移位相加的原理级联而成。下面以m＝n＝4即两个4位二进制数乘法为例，说明利用前述并行逻辑门搭建的高性能乘法器的结构和原理。

如图9所示即为本发明实施例的4*4位二进制乘法器的电路图，需要说明的是，级联的相邻两级之间的器件(主要是开关，还可设置缓冲器防止电压信号的衰减)未在图中示出。图9所示的乘法器实现两个四位二进制数X₃X₂X₁X₀和Y₃Y₂Y₁Y₀的相乘，需要16个两输入与门(数字1～16表示)、4个前述的一位半加器HA1～HA4以及8个前述的一位全加器FA1～FA8进行级联。

如图9所示的乘法器完成乘法逻辑是从低位开始相乘(即“与”)，即Y₀和X₃X₂X₁X₀相与，然后Y₁和X₃X₂X₁X₀相与，依次类推……。然后对“与”的结果进行移位相加，类似于算术中的列竖式乘法操作，即可完成乘法。如图9，与门1～4分别完成Y₀与X₀、Y₀与X₁、Y₀与X₂、Y₀与X₃，与门5～8分别完成Y₁与X₀、Y₁与X₁、Y₁与X₂、Y₁与X₃，依此类推。对于两个因子最低位相与的结果P₀则直接输出，作为乘法结果的最低位。与门2和5的输出作为半加器HA1的输入，半加器HA1的结果位作为相乘结果的倒数第二位P₁输出，进位送入其下一级即全加器FA1(作为全加器中的输入信号C_i-1)；而与门3和6输出作为全加器FA1的输入，和半加器HA1输出的进位信号一起同时输入到全加器FA1进行运算；全加器FA1完成运算后，其进位向左侧的下一级输入，而结果位向下方的下一级输入，继续进行运算。也就是说，对于全加器和半加器而言，其向左的输出箭头代表进位，向下的输出箭头代表结果位。最终的相乘结果为一个八位二进制数P₇P₆P₅P₄P₃P₂P₁P₀。对于该乘法器的时钟控制，说明如下：

在运算路径上每经过一个全加器或半加器延时增加2。完成4*4位的乘法运算总共需要20步的延时。具体操作说明如下：

第一个时钟周期，将电路中所有阻变存储器进行初始置位操作；

第二个时钟周期，与门1、2、5分别接入(X₀,Y₀)、(X₁,Y₀)、(X₀,Y₁)的电压信号，进入输入步骤；

第三个时钟周期，与门1、2、5计算X₀Y₀、X₀Y₁、X₁Y₀的输出结果；

第四个时钟周期，X₀Y₁、X₁Y₀的计算结果输入半加器HA1的输入阵列中，乘法运算的最低位输出结果X₀Y₀通过与门1输出(即P₀)；同时，与门3、6分别接入(X₂,Y₀)、(X₁,Y₁)的电压信号，进入输入步骤；

第五个时钟周期，半加器HA1进入运算步骤，与门3、6进入运算步骤；

第六个时钟周期，半加器HA1输出乘法运算的倒数第二位运算结果P1和进位信号(进位信号即HA1左边的箭头，所有加法器向左的箭头都是进位信号C，向下的箭头是求和结果S)，进位信号和X₂Y₀、X₁Y₁的运算结果一同接入到全加器FA1输入端中。同时与门4、7、9分别接入(X₃,Y₀)、(X₂,Y₁)和(X₀,Y₂)的电压信号，进入输入步骤；

第七个时钟周期，全加器FA1和与门4、7、9进入运算步骤。半加器HA3和全加器FA2进行置位操作；

第八个时钟周期，全加器FA1的进位结果和与门4、7的运算结果输入到全加器FA2中，而全加器FA1的本位和(即前述提到的S_i)送入半加器HA3中。半加器HA3同时接收X₀Y₂的运算结果。以此类推，每经过一个全加器或半加器则延迟增加2，对应的与逻辑门需要提前运算出与逻辑的结果并在全加器或半加器的“输入步骤”时以电压形式输出。

在如图9所示的乘法器电路的工作流程中，每一行最左侧的逻辑块(包括与门、半加器、全机器)在运算完成后处于闲置状态，所以可以考虑采用流水操作来增加电路的吞吐量。

图9所示的乘法器电路中存在移位相加的操作，体现到电路延时链路上则是每一行最左侧的全加器/半加器进位输出相比于本位和输出需要晚2个时钟周期送入下一级，这就导致最左侧的全加器/半加器完成运算后需要多占用两个时钟来保存上一次运算的数据。图9所示的乘法器进行两次以上乘法运算的流水线操作延时的链路图如图10所示，图10中的数字代表第一次乘法运算的延时链路，括号内的数字代表第二次乘法运算的延时链路。图10中，需要在每两次乘法运算中间增加两个时钟周期的间隔，由于阻变存储器有保存数据的功能，电路可以将进位结果存储在阵列中一个时钟周期，一个时钟周期后再将进位结果输出，然后再置位进行下一个乘法运算。电路每隔6个时钟周期输入一组运算数据，电路的吞吐延时为6个时钟周期，在完成4步操作(置位、输入、运算、输出)后除了半加器HA2和全加器FA5，所有逻辑块都需要等待两个时钟周期长度时间再进入下一步运算。半加器HA2和全加器FA5的时序是置位→输入→运算→输出→等待→输出→置位。以全加器FA5为例，在第t个时钟周期时全加器FA5输出本位和结果到全加器FA7中，然后再等待一个时钟，在第t+2个时钟时，全加器FA5再进行一次输出，将进位信号输出到全加器FA8中，在第t+3个时钟时，全加器FA5进行置位操作，而后再进入下一个乘法运算周期。而输入端的运算单元在上一轮运算完成后则需要加入两个时钟周期的等待步骤后再输入下一组运算数据，这样电路不能进行无间隔的运算，电路的吞吐延时为6个时钟周期。对图9所示的乘法器进行图10所示的时序优化操作后，一个4*4的乘法运算第一个运算结果输出需要20个时钟周期，随后的乘法运算结果只需要6个时钟周期输出。对于一个N*N位的乘法器需要6N-4个延时完成第一个乘法计算(N≥2)，同样地随后的乘法运算都只需要等待6个时钟周期完成输出，也就是基于阻变存储器简单阵列乘法器的吞吐延时固定为6个时钟周期。

图10所示的流水线延时链路乘法器拥有很快的运算速度，随着乘法因子位数的提高，其速度的优势相对于图9所示的更加明显。按照图9，6N-4个延时完成第一个乘法计算(N≥2)，再开始进行第二次乘法运算，之后每次都是6N-4。而按照图10进行流水线乘法，6N-4个延时完成第一个乘法计算(N≥2)，随后的乘法运算都只需要等待6个时钟周期即可完成输出。同时，由于可以采用流水化运算，对于任意位数的乘法器，其吞吐延时只有6个时钟周期，这样小的延时相比于其他基于阻变存储器的可用于存储器内运算的乘法电路具有压倒性的优势。

另一方面，对于某些对电路面积限制比较严格的环境中，可以通过合理安排运算的时序来减少乘法电路的硬件开销，以这样的方式进行电路的优化。

对照图9，第一种优化方式是将图9所示乘法器电路左右进行折叠，即，在乘法器阵列中的“列”上进行优化，行不变。由图10乘法器结构的路径延时可以看出，每一行右侧电路完成运算后是空闲的，这样我们可以将阵列左侧的某些电路省略，将运算重新传输回最右侧加法器进行运算，一个进行列折叠优化后的4×4位乘法器结构如图11所示，电路面积和所用器件有所减少，并且没有用到半加器。运算时，在一次乘法运算中，与门2在不同的时钟周期分别进行X₁、X₃和Y₀的“与”操作(先完成X₁和Y₀的“与”操作，再进行X₃和Y₀的“与”操作)，与门4在不同的时钟周期分别进行X₀、X₂和Y₁的“与”操作，基于这样的原理使得右侧的逻辑块不再空闲，以此来减少硬件开销，运算速度与图9所示的乘法器相同。

对于按照图11所示的乘法器优化原理进行优化后，要实现m*n位二进制乘法，则需要(2n+1)个前述的两输入与门和(2n-2)个前述的全加器。以图11为例对列折叠优化的乘法器的运算时钟控制进行说明：

第一个时钟：对与门1、2、4进行置位操作；

第二个时钟：与门1输入运算操作数(X₀,Y₀)电压信号，与门2输入操作数(X₁,Y₀)电压信号，与门4输入操作数(X₀,Y₁)电压信号；

第三个时钟：与门3、5进行置位操作，与门1、2和4进入运算步骤；

第四个时钟：与门1输出乘法运算最低位运算结果P₀，全加器FA1接收与门2和与门4的输入(作为半加器使用，进位信号输入为0)，与门5输入运算操作数(X₁,Y₁)电压信号，与门3输入运算操作数(X₂,Y₀)电压信号；

第五个时钟：全加器FA1进入运算步骤，与门3和5进入运算步骤，对全加器FA2进行置位操作，对与门2、4、6进行置位操作；

第六个时钟：全加器FA1输出进位和乘法运算的倒数第二位运算结果P₁，全加器FA2接收全加器FA1的进位输出和与门5的输出。与门4输入运算操作数(X₂,Y₁)的电压信号。与门2输入运算操作数(X₃,Y₀)的电压信号，与门6输入运算操作数(X₀,Y₂)的电压信号；

第七个时钟：全加器FA2进入运算步骤，同时全加器FA1、全加器FA3进行置位操作；与门4和2进入运算步骤；与门6也进入运算步骤，对与门3、5进行置位操作；

第八个时钟：全加器FA2输出进位信号到全加器FA1、输出本位和信号到全加器FA3，全加器FA1同时接收与门2和4的输出，全加器FA3同时接收与门6的输出(作为半加器使用，进位信号接地)，与门5输入运算信号(X₃,Y₁)电压信号，与门7输入运算操作数(X₁,Y₂)电压信号；

第九个时钟：全加器FA1、全加器FA3进入运算步骤，与门5、与门7进入运算步骤，同时对全加器FA4进行置位操作；

第十个时钟：全加器FA1输出进位信号到全加器FA2、输出本位和信号到全加器FA4，全加器FA3输出进位信号到全加器FA4，同时输出乘法运算倒数第三位运算结果P₂。全加器FA2同时接收与门5的输出(作为半加器使用，进位信号接0V)，全加器FA4同时接收与门7的输入；

第十一个时钟：全加器FA2、全加器FA4进入运算步骤，同时对全加器FA3进行置位操作；

第十二个时钟：全加器FA2输出本位和到全加器FA3，全加器FA4输出进位信号到全加器FA3、输出本位和信号到全加器FA5。至此第一行两个全加器完成此轮所有运算。以此类推可以完成8位乘法结果的输出，这样只需要6个全加器和9个与门就可以完成4×4位的乘法运算。时序优化后所需要的阻变存储器个数从284个降到了177个，电阻个数从84降到了51个。

基于同样的原理，第二种优化方式是对电路上下进行折叠，即阵列的行数减少，列数不变。对于图9所示的乘法器，第三行全加/半加电路的运算是从第12个时钟周期开始的，而第一行最右边的半加运算在第6个时钟周期完成，硬件被闲置出来，这样的话可以将第三行的全加/半加电路以及对应的与门电路省略，将对应的运算送入第一行空闲的电路上完成，按此进行优化后，图9所示的电路优化为图12所示的形式，加法器只需要2行，每行最右一个为半加器，其他是全加器。这样只需要6个全加器和2个半加器以及12个二输入与门就可以完成一个4×4的乘法运算，需要的阻变存储器从284个降到了204个，分压电阻从84个降到了60个。按此原理优化后的m*n位二进制乘法器需要前述的两输入与门数目3m个，全加器数目2m-2个，半加器数目2个。

另外，图9所示的乘法器电路也可以按照前述两种硬件优化原理，同时进行行折叠和列折叠优化，但需要添加额外的阻变存储器暂存中间运算结果，时序复杂性也会提高。总之，对于本发明的一个m*n位乘法器，可以通过合理地安排电路运算的时序来选择行折叠或者列折叠来减少电路的面积；可以通过流水线延时控制来提高乘法器的运算速度，增加电路的吞吐量。

前述提供的乘法器，在每两个级联的级之间的路径上设置开关和缓冲器，通过外围电路进行控制，开关仅在上级完成运算输出运算结果时闭合，以向下级输出运算结果。缓冲器的设置可以防止电压的衰减，保证乘法器最终能够稳定地输出结果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。

Claims (20)

1.一种基于阻变存储器的并行逻辑门，用于对输入的电压信号进行逻辑运算并输出以电压表示的逻辑运算结果，其特征在于：

所述并行逻辑门包括n输入与逻辑单元、n输入或逻辑单元以及非逻辑单元三种逻辑单元的任意组合，且所述三种逻辑单元均是采用阻变存储器作为输入/输出器件，n≥2；所述并行逻辑门具有左选端和右选端，左选端入口连接有分压电阻；其中，所述左选端用于输入激励电压，所述右选端施加电压以配合信号输入端的电压信号和信号输出端的电压信号，控制所述阻变存储器的状态变换；

其中，正端共同挂接于左选端和右选端之间的同一公共线路上的阻变存储器实现与逻辑，正端分别挂接于左选端和右选端之间的并行线路上的阻变存储器实现或逻辑，负端挂接于左选端和右选端之间的线路上的阻变存储器实现非逻辑；

所述并行逻辑门按照时钟顺序执行置位、输入、运算和输出，完成逻辑运算。

2.如权利要求1所述的基于阻变存储器的并行逻辑门，其特征在于：所述n输入与逻辑单元需要n个作为输入器件的阻变存储器以输入n个待运算的电压信号，以及一个作为输出器件的阻变存储器以输出n个待运算的电压信号相与的结果；且，在n输入与逻辑单元中，阻变存储器的负端作为信号输入/输出端。

3.如权利要求2所述的基于阻变存储器的并行逻辑门，其特征在于：所述n输入与逻辑单元的实现方式是：提供一条公共线路，将n+1个阻变存储器的正端并列地挂接到该公共线路上，该公共线路的两端分别作为所述左选端和所述右选端；靠近左选端一侧的n个阻变存储器作为输入器件，输入器件的负端作为n个信号输入端，剩余一个靠近右选端的阻变存储器作为输出器件，输出器件的负端作为信号输出端。

4.如权利要求1所述的基于阻变存储器的并行逻辑门，其特征在于：所述n输入或逻辑单元需要n个作为输入器件的阻变存储器以输入n个待运算的电压信号，以及n个作为输出器件的阻变存储器，且n个作为输出器件的阻变存储器共同引出一个信号输出端以输出n个待运算的电压信号相或的结果；且，在n输入或逻辑单元中，阻变存储器的负端作为信号输入/输出端。

5.如权利要求4所述的基于阻变存储器的并行逻辑门，其特征在于：所述n输入或逻辑单元的实现方式是：提供n条线路，所述n条线路的一端连接到一起作为所述左选端，另一端分别作为一个右选端；利用n个阻变存储器作为输入器件，分别用正端挂接到所述n条线路上靠近左选端一侧，且输入器件的负端作为n个信号输入端；利用另外n个阻变存储器作为输出器件，分别用正端挂接到所述n条线路上靠近右选端一侧，且输出器件的负端连接到一起作为信号输出端。

6.如权利要求1所述的基于阻变存储器的并行逻辑门，其特征在于：所述非逻辑单元中作为输入器件的阻变存储器反接，以正端作为信号输入端；输出器件的阻变存储器的负端作为信号输出端。

7.如权利要求6所述的基于阻变存储器的并行逻辑门，其特征在于：所述非逻辑单元的实现方式是：提供一条线路，所述一条线路的两端分别为所述左选端和所述右选端；利用一个阻变存储器作为输入器件，并用负端挂接到所述一条线路上靠近左选端一侧，正端作为信号输入端；利用另一个阻变存储器作为输出器件，并用正端挂接到所述一条线路上靠近右选端一侧，负端作为信号输出端。

8.如权利要求1所述的基于阻变存储器的并行逻辑门，其特征在于：所述并行逻辑门完成逻辑运算的四步分别为

第1步、置位：使所有的信号输入端和信号输出端都接Vp电压，左选端和右选端均接地；其中，V_p≥max{V_close,|V_open|}，V_open为阻变存储器置为高阻状态所需阈值电压，V_close为阻变存储器置为低阻状态所需阈值电压；

第2步、输入：从信号输入端输入待运算的电压信号，若输入的电压信号为高电平，则需使输入阻变存储器保持高阻状态；若输入的电压信号为低电平，则需使输入阻变存储器保持低阻状态；同时左选端、右选端和信号输出端均接Vp电压；

第3步、运算：所有信号输入端均接地，所有信号输出端均接-1/2V_set，左选端接1/2V_set，右选端均悬空；其中，V_set表示一预设的大于V_close的电压；

第4步、输出：所有信号输入端均接地，左选端接1/2V_set，右选端均悬空，以电压方式从所述信号输出端输出运算结果。

9.如权利要求1所述的基于阻变存储器的并行逻辑门，其特征在于：所述分压电阻的阻值为R，满足R_on＜＜R＜＜R_off，R_on表示阻变存储器处于低阻状态时的阻值，R_off表示阻变存储器处于高阻状态时的阻值。

10.一种基于阻变存储器的乘法器，其特征在于：包括如权利要求1至9任一项所述的并行逻辑门。

11.如权利要求10所述的基于阻变存储器的乘法器，其特征在于：用于实现m位二进制数XmXm-1…X1X0和n位二进制数YnYn-1…Y1Y0的相乘，m,n≥2；所述乘法器的实现方式是：利用两输入与门和一位加法器按照移位相加原理进行级联，并在相邻两级之间的路径上设置开关，根据运算过程的时钟控制所述开关的开闭，以在上一级进入输出时钟时，下一级进入输入时钟，实现乘法器的延时控制。

12.如权利要求11所述的基于阻变存储器的乘法器，其特征在于：所述两输入与门采用两输入与逻辑单元和分压电阻来实现，并具有左选端和右选端，左选端入口连接有所述分压电阻；其中，所述左选端用于输入激励电压，所述右选端施加电压以配合与门输入信号和与门输出信号，控制阻变存储器的状态变换；所述两输入与逻辑单元采用阻变存储器作为输入/输出器件。

13.如权利要求12所述的基于阻变存储器的乘法器，其特征在于：所述两输入与门采用3个阻变存储器来实现，将3个阻变存储器的正端并列地挂接到一公共线路上，该公共线路的两端分别作为左选端和右选端；靠近左选端一侧的两个阻变存储器作为输入器件，两个输入器件的负端即为两个信号输入端；剩余一个靠近右选端的阻变存储器作为输出器件，其负端作为信号输出端；在左选端和靠近左选端的输入器件正端之间连接有分压电阻。

14.如权利要求11所述的基于阻变存储器的乘法器，其特征在于：所使用的所述一位加法器包括一位半加器和一位全加器，或者仅包括一位全加器；

所述一位半加器采用由阻变存储器构成的n输入与逻辑单元、n输入或逻辑单元以及非逻辑单元三种逻辑单元按照半加器逻辑组合而成，所述一位全加器采用所述三种逻辑单元按照全加器逻辑组合而成。

15.如权利要求14所述的基于阻变存储器的乘法器，其特征在于：所述一位半加器和所述一位全加器均具有以下特征：

采用阻变存储器作为输入/输出器件；具有左选端和右选端，左选端入口连接有分压电阻；其中，所述左选端用于输入激励电压，所述右选端施加电压以配合信号输入端的电压信号和信号输出端的电压信号，控制所述阻变存储器的状态变换。

16.如权利要求11所述的基于阻变存储器的乘法器，其特征在于：所述两输入与门、所述一位半加器和所述一位全加器均是按照时钟顺序执行置位、输入、运算和输出，完成各自的逻辑运算功能。

17.如权利要求16所述的基于阻变存储器的乘法器，其特征在于：所述两输入与门、所述一位半加器和所述一位全加器完成各自的逻辑运算功能的四步如下

第1步、置位：使所有的信号输入端和信号输出端都接Vp电压，左选端和右选端均接地；其中，V_p≥max{V_close,|V_open|}，V_open为阻变存储器置为高阻状态所需阈值电压，V_close为阻变存储器置为低阻状态所需阈值电压；

第2步、输入：从信号输入端输入待运算的电压信号，若输入的电压信号为高电平，则需使输入阻变存储器保持高阻状态；若输入的电压信号为低电平，则需使输入阻变存储器保持低阻状态；同时左选端、右选端和信号输出端均接Vp电压；

第3步、运算：所有信号输入端均接地，所有信号输出端均接-1/2V_set，左选端接1/2V_set，右选端均悬空；其中，V_set表示一预设的大于V_close的电压；

第4步、输出：所有信号输入端均接地，左选端接1/2V_set，右选端均悬空，以电压方式从所述信号输出端输出运算结果。

18.如权利要求14所述的基于阻变存储器的乘法器，其特征在于：是利用m*n个所述两输入与门、n个所述一位半加器和(m*n-m-n)个所述一位全加器按照移位相加的原理级联而成的阵列乘法器；其中，通过外围电路进行时钟控制，使相邻两级之间的所述开关在上一级输出以及下一级输入时闭合，进行乘法器移位相加的流水线延时控制。

19.如权利要求14所述的基于阻变存储器的乘法器，其特征在于：是利用(2n+1)个所述两输入与门和(2n-2)个所述一位全加器按照移位相加的原理级联而成的阵列乘法器；其中，通过外围电路进行时钟控制，使相邻两级之间的所述开关在上一级输出以及下一级输入时闭合，并使部分两输入与门在不同的时钟进行多次与运算。

20.如权利要求14所述的基于阻变存储器的乘法器，其特征在于：是利用3m个所述两输入与门、(2m-2)个所述一位全加器以及2个所述一位半加器按照移位相加的原理级联而成的阵列乘法器；其中，通过外围电路进行时钟控制，使相邻两级之间的所述开关在上一级输出以及下一级输入时闭合，并使部分两输入与门在不同的时钟进行多次与运算。