CN109817601A - 半导体设备封装 - Google Patents

Abstract

一种半导体设备封装包含电子组件、第一衬底、第一接合线和第二衬底。所述电子组件具有第一表面。所述第一衬底安置于所述电子组件的所述第一表面上。所述第一接合线将所述第一衬底电连接到所述电子组件。所述第二衬底安置于所述电子组件的所述第一表面上。所述第二衬底界定容纳所述第一衬底和所述第一接合线的开口。

Description

半导体设备封装

技术领域

本公开涉及一种半导体设备封装及一种用于制造半导体设备封装的方法。

背景技术

半导体设备封装可包含衬底、裸片、和囊封裸片的封装体。半导体设备封装可包含例如窗口球状栅格阵列(或window ball grid array，窗口BGA)产品，在窗口BGA产品中窗口形成于衬底中以促进裸片与衬底之间的电气连接。但是，相对大的窗口可用于形成电气连接，这可不利地影响半导体设备封装的小型化。

发明内容

在一或多个实施例中，一种半导体设备封装包含电子组件、第一衬底、第一接合线和第二衬底。所述电子组件具有第一表面。所述第一衬底安置于所述电子组件的所述第一表面上。所述第一接合线将所述第一衬底电连接到所述电子组件。所述第二衬底安置于所述电子组件的所述第一表面上。所述第二衬底界定容纳所述第一衬底和所述第一接合线的开口。

在一或多个实施例中，一种半导体设备封装包含电子组件、第一衬底、第一接合线和第二衬底。所述电子组件具包含第一表面。所述第一衬底安置于所述电子组件的所述第一表面上。所述第一接合线将所述第一衬底电连接到所述电子组件。所述第二衬底安置于所述电子组件的所述第一表面上。所述第二衬底包围所述第一衬底并与所述第一衬底分离。

在一或多个实施例中，一种制造半导体设备封装的方法包括：提供电子组件、第一衬底和第二衬底；在所述电子组件上安置所述第一衬底；接合第一导线以将所述第一衬底电连接到所述电子组件；在所述第二衬底上安置所述电子组件；以及接合第二导线以将所述第二衬底电连接到所述第一衬底。

附图说明

图1A是根据本公开的一些实施例的半导体设备封装的横截面图。

图1B是根据本公开的一些实施例的半导体设备封装的示意性透视图。

图2说明根据本公开的一些实施例的用于制造半导体设备封装的接合线的操作。

图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K和图3L说明根据本公开的一些实施例的用于制造如图1A中所展示的半导体设备封装的部分的方法。

图4A和图4B说明根据本公开的一些实施例的用于制造如图1A中所展示的半导体设备封装的部分的方法。

图5A、图5B、图5C和图5D说明根据本公开的一些实施例的用于制造如图1A中所展示的半导体设备封装的方法。

图6是根据本公开的一些实施例的半导体设备封装的横截面图。

图7A说明根据本公开的一些实施例的用于制造半导体设备封装的接合线的另一操作。

图7B说明根据本公开的一些实施例的两个开口的示意性俯视图。

图8是根据本公开的一些实施例的半导体设备封装的横截面图。

图9是根据本公开的一些实施例的半导体设备封装的横截面图。

图10A、图10B和图10C是根据本公开的一些实施例的半导体设备封装的横截面图。

图11A、图11B和图11C是根据本公开的一些实施例的半导体设备封装的横截面图。

图12是根据本公开的一些实施例的半导体设备封装的横截面图。

图13是根据本公开的一些实施例的半导体设备封装的横截面图。

图14A和图14B是根据本公开的一些实施例的半导体设备封装的横截面图。

图15和图16是根据本公开的一些实施例的半导体设备封装的横截面图。

图17A和图17B是根据本公开的一些实施例的半导体设备封装的横截面图。

图18是根据本公开的一些实施例的半导体设备封装的横截面图。

图19A与图19B说明根据本公开的一些实施例的不同类型的半导体封装设备。

图20是根据本公开的一些实施例的半导体设备封装的横截面图。

图21是根据本公开的一些实施例的半导体设备封装的横截面图的示意图。

贯穿图式和具体实施方式使用共同参考数字以指示相同或类似元件。本公开的实施例将从结合附图取得的以下详细描述易于理解。

具体实施方式

除非另外规定，否则例如“上”、“下”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“上方”、“下方”等空间描述是相对于图式中所示的取向指示的。应理解，本文中所使用的空间描述是出于说明的目的，并且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此布置而有偏差。

图1A是根据本公开的一些实施例的半导体设备封装1的截面图。半导体设备封装1包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。

电子组件20具有表面201。在一或多个实施例中，电子组件20可以是芯片或裸片。衬底10具有表面101u和表面101b。衬底12具有表面121u和表面121b。在一或多个实施例中，衬底10和12的材料可包含例如双马来酰亚胺三嗪(bismaleimide triazine，BT)、味之素积累膜(Ajinomoto build-up film，ABF)、聚丙烯(polypropylene，PP)、聚酰亚胺(polyimide，PI)、环氧树脂或其它合适的有机材料。在一或多个实施例中，衬底10和12的材料可包含例如硅(Si)、陶瓷、玻璃、金属或其它合适的无机材料。衬底10的厚度可处于介于大约50微米(μm)到大约200μm的范围内。

衬底10安置于电子组件20的表面201上。接合线86a将衬底10连接到电子组件20。衬底12安置于电子组件20的表面201上。衬底12界定容纳衬底10和接合线86a的开口311。在一或多个实施例中，衬底10插入到由衬底12界定的开口311(在本文中也被称作窗口)中。在一或多个实施例中，衬底10和12可包含形成于其中的重分布层(redistribution layer，RDL)。在一或多个实施例中，封装体70可以是模制原料。使接合线86a通过窗口/开口311的一个候选操作使用喷嘴/毛细管；因此，开口311的大小/宽度可足够大以容纳接合线86a和喷嘴/毛细管。大开口311会减少或牺牲衬底12的可使用区域(或可实施的输入/输出(inputs/output，I/O)的数目)。

本公开提供具有相对较小开口311的衬底结构。在本公开的一或多个实例中，多个接合线86a中的每一个可具有相对较短的路径/长度。接合线86a的相对较短的路径可最小化或小型化形成于衬底10中的RDL结构。相比于RDL结构，具有相对更低阻抗的接合线86a可具有相对更好的性能以用于高速信号传输。因此可避免形成相对较大RDL结构的成本。衬底10和12的总厚度可减小。

在一或多个实施例中，电触点60、62、64、66、68和69的材料可包含例如铜(Cu)、另一金属或金属合金或其它合适的导电材料。在一或多个实施例中，电触点60、62、64、66、68和69可以是导电垫。在一或多个实施例中，接合线86a和86b的材料可包含例如锡(Sn)、另一金属或金属合金或其它合适的导电材料。

接合线86a包含连接到电子组件20的终端86t。在一或多个实施例中，接合线86a可通过电触点60连接到电子组件20，且接合线86a可通过电触点66连接到衬底10。衬底10具有侧面101s。衬底12具有面朝衬底10的侧面101s的侧面121s。衬底12安置于电子组件20的表面201上。从终端86t(例如从终端86t接触电子组件20的点)到衬底12的侧面121s的距离D1小于从终端86t到衬底10的侧面101s的距离D2。在一或多个实施例中，终端86t和接合线86a的部分安置于电子组件20与衬底12之间。接合线86a的部分安置于衬底10的侧面101s与衬底12的侧面121s之间。在一或多个实施例中，接合线86a的部分通过衬底12。衬底12包围衬底10并与衬底10分离。

衬底10的厚度不同于衬底12的厚度。在一或多个实施例中，衬底10的厚度小于衬底12的厚度(例如是衬底12的厚度的大约0.95倍或更少倍、是衬底12的厚度的大约0.90倍或更少倍或是衬底12的厚度的大约0.85倍或更少倍)。在一或多个实施例中，衬底10的厚度大于衬底12的厚度(例如是衬底12的厚度的大约1.05倍或更多倍、是衬底12的厚度的大约1.10倍或更多倍或是衬底12的厚度的大约1.15倍或更多倍)。在一或多个实施例中，衬底10的下表面101b与衬底12的下表面121b并不大体上共面。衬底10的下表面101b与电子组件20的表面201之间的距离小于衬底12的下表面121b与电子组件20的表面201之间的距离(例如是衬底12的下表面121b与电子组件20的表面201之间的距离的大约0.95倍或更少倍、是衬底12的下表面121b与电子组件20的表面201之间的距离的大约0.90倍或更少倍或是衬底12的下表面121b与电子组件20的表面201之间的距离的大约0.85倍或更少倍)。

电触点68安置于衬底12的表面121b上。接合线86b将衬底10电连接到衬底12。在一或多个实施例中，接合线86b可通过电触点66连接到衬底10，且接合线86b可通过电触点68连接到衬底12。衬底12的下表面121b连接到接合线86b。封装体70囊封衬底10、衬底12、电子组件20、接合线86a和接合线86b。

图1B是根据本公开的一些实施例的半导体设备封装1的示意性透视图。在图1B中，半导体设备封装1包含衬底10和12、电子组件20和电触点62。未展示其它元件(例如电触点60、64、66和68、封装体70、接合线86a和86b以及焊料凸块90、92和94)。衬底10附接到电子组件20。接合线86a接着形成于衬底10和电子组件20上。接下来，附接到衬底10的电子组件20容纳到衬底12的开口311中。

图2说明根据一些实施例的用于制造半导体设备封装2的接合线86c的操作。半导体设备封装2包含衬底12、电子组件20、电触点60和64、接合线86c以及焊料凸块90。衬底12附接到电子组件20。在用于安置接合线86c的操作期间，半导体设备封装2不包含衬底10，这是因为用于安置接合线86c的操作可受益于更大的操作空间来使用喷嘴/毛细管40以形成接合线86c。由衬底12界定的开口311'可足够大以容纳接合线86c和喷嘴/毛细管40。相比于半导体设备封装1，在安置接合线86c之后在开口311'中不存在衬底10。在电子组件20的主动表面上具有触点的RDL的数目可与衬底12的I/O的数目匹配。开口311'的区域可不容纳衬底10的结构，且可对应地增大在电子组件20的主动表面上具有触点的RDL的数目以考虑省略衬底10。

图3A到图3L说明根据一些实施例的用于制造如图1A中所展示的半导体设备封装1的部分1a的方法。参考图3A，提供了包含多个电子组件20的晶圆20'。电触点60形成于晶圆20'的上表面201上。在一或多个实施例中，电触点60的材料可包含例如Cu、另一金属或金属合金或其它合适的导电材料。保护层50形成于晶圆20'的表面201上并覆盖电触点60的部分。

参考图3B，通过涂覆形成光阻层52。光阻层52形成为覆盖电触点60和保护层50。在一或多个实施例中，光阻层52的材料可包含例如感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。

参考图3C，通过使用光刻蚀刻操作来将图案化焊料层92形成为光阻层52。通过焊料镀覆镀敷来在电触点60中的一些上形成图案化焊料层92。在一或多个实施例中，电触点60中的一些并不接触图案化焊料层92，并由光阻层52覆盖。

参考图3D，移除光阻层52。在光阻层52的移除操作之后，图案化焊料层92从保护层50暴露。在移除操作之后电触点60中的一些从保护层50暴露。

参考图3E，回焊图案化焊料层92以形成焊料凸块。接着单分晶圆20'。在单分操作之后，获得电子组件20。

参考图3F，提供了在其中形成有RDL的衬底主体10'。衬底主体10'具有表面101u和表面101b。在一或多个实施例中，衬底主体10'的材料可包含例如BT、ABF、PP、PI、环氧树脂或其它合适的有机材料。在一或多个实施例中，衬底主体10'的材料可包含例如Si、陶瓷、玻璃、金属或其它合适的无机材料。电触点69形成于表面101u上。电触点66形成于表面101b上。在一或多个实施例中，电触点66和69的材料可包含例如Cu、另一金属或金属合金或其它合适的导电材料。

参考图3G，通过涂覆形成光阻层54。光阻层54形成为覆盖电触点69和衬底主体10'。在一或多个实施例中，光阻层54的材料可包含例如感光材料、正聚酰亚胺、正或负光阻剂或其它合适的材料。

参考图3H，通过使用光刻蚀刻操作来将图案化焊料层94形成为光阻层54。通过焊料镀敷在电触点69上形成图案化焊料层94。

参考图3I，移除光阻层54。在光阻层54的移除操作之后，暴露图案化焊料层94。

参考图3J，回焊图案化焊料层94以形成焊料凸块。接着单分衬底主体10'。在单分操作之后，获得衬底10。

参考图3K，衬底10附接到电子组件20。焊料凸块94电连接到暴露的电触点60。在一或多个实施例中，通过使用毛细管底填充料(capillary underfill，CUF)操作来通过粘合层(例如环氧树脂)将衬底10附接到电子组件20。在一或多个实施例中，通过在没有粘合层的情况下连接焊料94与暴露的电触点60来将衬底10附接到电子组件20。

参考图3L，接合线86a形成为连接电子组件20与衬底10。接合线86a连接电触点60与电触点66。可使用喷嘴/毛细管40来形成接合线86a。接合线86a可通过电触点66连接到衬底10。在一或多个实施例中，接合线86a的材料可包含例如Sn、另一金属或金属合金或其它合适的导电材料。在安置接合线86a之后，获得半导体设备封装1的部分1a。

图4A和图4B说明根据一些实施例的用于制造如图1A中所展示的半导体设备封装1的部分1b的方法。参考图4A，提供了包含多个电触点62、64和68的衬底12。在一或多个实施例中，电触点62、64和68的材料可包含例如Cu、另一金属或金属合金或其它合适的导电材料。在一或多个实施例中，衬底12的材料可包含例如BT、ABF、PP、PI、环氧树脂或其它合适的有机材料。在一或多个实施例中，衬底12的材料可包含例如Si、陶瓷、玻璃、金属或其它合适的无机材料。

参考图4B，开口311形成于衬底12内。开口311通过衬底12。从俯视图，开口311的形状可大体上是正方形形状、矩形形状、圆形形状或另一合适的形状。在形成开口311之后，获得半导体设备封装1的部分1b。

图5A到图5D说明根据一些实施例的用于制造如图1A中所展示的半导体设备封装1的方法。参考图5A，半导体设备封装1的部分1a插入到半导体设备封装1的部分1b的开口311中。插入操作可包含覆盖接合线86a的部分以使得接合线86a的部分夹在电子组件20与衬底12之间(例如从而产生半导体设备封装，例如图20中展示的半导体设备封装)。

参考图5B，接合线86b将衬底10电连接到衬底12。在一或多个实施例中，接合线86b可通过电触点66连接到衬底10，且接合线86b可通过电触点68连接到衬底12。通过连接焊料92与电触点62来将衬底12附接到电子组件20。在一或多个实施例中，可回焊焊料凸块92。在附接操作之后，获得半导体设备封装1的组合部分1c(其可包含部分1a和部分1b)。

参考图5C，提供了界定空间551的模具55。模具55界定开口50。在模制操作期间，加热并熔化模制原料70'。模制原料70'通过开口50填充到空间551中且模制原料70'包围组合部分1c的至少一部分。在空间551大体上填充有熔化的模制原料70'之后，熔化的模制原料70'固化。

参考图5D，在模制原料70'固化之后，形成封装体70。封装体70囊封衬底10、衬底12、电子组件20、接合线86a和接合线86b。焊料凸块90安置于电触点64上。接下来，获得半导体设备封装1。

图6是根据本公开的一些实施例的半导体设备封装1的截面图。指定长度D_p1的方程式(1)如下。

D_p1＝H_P/(tanβ)≦H_B/(tanβ) (1)

符号D_p1是点A与衬底12的侧面121s之间的距离。点A是沿着表面121u(或表面101u)的延伸线与接合线86a的交叉点。符号H_P是接合线86a的在电触点60与点A之间的部分的竖直高度。在一或多个实施例中，如果不存在电触点60，那么符号H_P可以是接合线86a的在表面201与点A之间的部分的竖直高度。符号H_B是焊料凸块94的厚度。在一或多个实施例中，H_B可处于介于大约20μm到大约40μm的范围内。角度β是电触点60与接合线86a之间的角度。在一或多个实施例中，角度β可处于介于大约10度到大约30度的范围内。

指定长度D_p2的方程式(2)如下。

D_p2＝(T_S+H_W)/(tanα) (2)

符号D_p2是点A与衬底10的侧面101s之间的距离。符号T_S是衬底10的厚度。在一或多个实施例中，衬底10的厚度可处于介于大约50μm到大约200μm的范围内。符号H_W是接合线86a的在表面101b与接合线86a的最高点之间的部分的竖直高度。在一或多个实施例中，H_W的长度可处于介于大约5μm到大约50μm的范围内。角度α是沿着表面121u(或表面101u)的延伸线与接合线86a之间的水平角度。在一或多个实施例中，角度α可处于介于大约60度到大约90度的范围内。

指定长度C_W的方程式(3)如下。

C_W＝W_S+2(D_p1+D_p2) (3)

符号C_W是左表面121s与右表面121s之间的距离。在一或多个实施例中，C_W可以是开口311的最长宽度。符号W_S是衬底10的宽度。在一或多个实施例中，衬底10的宽度可处于介于大约5μm到大约10μm的范围内。D_p1+D_p2的长度是表面121s与表面101s之间的距离。

图7A说明根据一些实施例的用于制造半导体设备封装2的接合线86c的另一操作。在图7A中，距离D是开口311'的大小/宽度以容纳喷嘴/毛细管40的操作。侧面121s与通过电触点60的中心且垂直于电触点60的上表面的直线之间的距离D处于介于大约896.2μm到大约6,876.2μm的范围内。

图7B说明彼此相对展示的根据一些实施例的两个开口311和311'的示意性俯视图。在一或多个实施例中，半导体设备封装1的开口311的一个尺寸与半导体设备封装2的开口311'的对应尺寸的差可以是D_y，且半导体设备封装1的开口311的另一尺寸与半导体设备封装2的开口311'的对应另一尺寸的差是D_x。半导体设备封装2的开口311'可足够大以容纳喷嘴/毛细管40的操作。半导体设备封装2的开口311'大于半导体设备封装1的开口311。在一或多个实施例中，沿着x轴的开口311与开口311'之间的差D_x在处于介于大约6806.7μm到大约602.2μm的范围内。在一或多个实施例中，沿着y轴的开口311与开口311'之间的差D_y在处于介于大约6806.7μm到大约602.2μm的范围内。开口311的宽度/大小可处于介于大约6806.7μm到大约602.2μm的范围内。

图8是根据本公开的一些实施例的半导体设备封装3的横截面图。图8中展示的半导体设备封装3类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。半导体设备封装3包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。相比于半导体设备封装1，半导体设备封装3的焊料凸块90比半导体设备封装1的焊料凸块90更薄(例如可以是半导体封装1的焊料凸块90的约0.95倍厚、可以是半导体封装1的焊料凸块90的约0.90倍厚、或可以是半导体封装1的焊料凸块90的约0.85倍厚)。半导体设备封装3可施加到例如焊盘网格阵列(land grid array，LGA)产品。

图9是根据本公开的一些实施例的半导体设备封装4的横截面图。图9中展示的半导体设备封装4类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。半导体设备封装4包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。电子组件20与焊料凸块90安置于衬底12的相同侧上。

图10A到图10C是根据本公开的一些实施例的半导体设备封装5到7的横截面图。图10A到10C中展示的半导体设备封装5到7类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。半导体设备封装5到7包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。参考图10A，衬底10的厚度小于衬底12的厚度(例如是衬底12的厚度的大约0.95倍或更少倍、是衬底12的厚度的大约0.90倍或更少倍或是衬底12的厚度的大约0.85倍或更少倍)。参考图10B，衬底10与衬底12厚度大致相同。参考图10C，衬底10的厚度大于衬底12的厚度(例如是衬底12的厚度的大约1.05倍或更多倍、是衬底12的厚度的大约1.10倍或更多倍或是衬底12的厚度的大约1.15倍或更多倍)。

图11A到图11C是根据本公开的一些实施例的半导体设备封装8a到8c的横截面图。图11A到11C中展示的半导体设备封装8a到8c类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。半导体设备封装8a到8c包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。参考图11A，衬底10的线宽/线距(line width/line space，L/S)密度与衬底12的L/S密度相同。参考图11b，衬底10的L/S密度高于衬底12的L/S密度。衬底10中的电路间距小于衬底12中的电路间距(例如是衬底12的电路间距的约0.95倍或更少倍、是衬底12的电路间距的约0.90倍或更少倍或是衬底12的电路间距的约0.85倍或更少倍)。参考图11C，衬底10的L/S密度小于衬底12的L/S密度。衬底10中的电路间距大于衬底12中的电路间距(例如是衬底12的电路间距的约1.05倍或更多倍、是衬底12的电路间距的约1.1倍或更多倍或是衬底12的电路间距的约1.15倍或更多倍)。

图12是根据本公开的一些实施例的半导体设备封装9的横截面图。图12中展示的半导体设备封装9类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。半导体设备封装9包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。通过使用模制底填充料(molded underfill，MUF)操作来将衬底10附接到电子组件20。通过在没有粘合层的情况下连接焊料凸块94与暴露的电触点60来将衬底10附接到电子组件20。

图13是根据本公开的一些实施例的半导体设备封装15的横截面图。图13中展示的半导体设备封装15类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。半导体设备封装15包含电子组件20、衬底10a、10b和12、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。接合线86b将衬底10a电连接到衬底12。在一或多个实施例中，接合线86b将衬底10a电连接到衬底10b。在一或多个实施例中，接合线86a可以通过电触点60连接到电子组件20，且接合线86a可以通过电触点66连接到衬底10a。

图14A和图14B是根据本公开的一些实施例的半导体设备封装16a和16b的横截面图。图14a和14b中展示的半导体设备封装16a和16b类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。半导体设备封装16a和16b包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。参考图14A，通过按压例如模制等固态化合物来形成封装体70。参考图14B，通过例如附接干膜等层压来形成封装体70。在一或多个实施例中，可通过填充操作来形成封装体70，例如罐封或涂层囊封材料，例如ABF、PP、PI、环氧树脂或其它合适的材料。

图15和图16是根据本公开的一些实施例的半导体设备封装17a和17b的横截面图。图15和16中展示的半导体设备封装17a和17b类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。半导体设备封装17a和17b包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。参看图15，衬底12包含无机材料。在一或多个实施例中，衬底12的材料可包含例如Si、陶瓷、玻璃、金属或其它合适的无机材料。衬底10包含有机材料。在一或多个实施例中，衬底10的材料可包含例如BT、ABF、PP、PI、环氧树脂或其它合适的有机材料。参考图16，衬底10包含无机材料。衬底10的材料可包含例如Si、陶瓷、玻璃、金属或其它合适的无机材料。衬底12包含有机材料。在一或多个实施例中，衬底12的材料可包含例如BT、ABF、PP、PI、环氧树脂或其它合适的有机材料。

图17A和图17B是根据本公开的一些实施例的半导体设备封装18a和18b的横截面图。图17a和17b中展示的半导体设备封装18a和18b类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。参考图17A，半导体设备封装18a包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。焊料凸块94是导电凸块。焊料凸块94电连接到电触点60和62。

参考图17B，半导体设备封装18b包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、导电柱67、封装体70、接合线86a和86b以及焊料凸块90、92和94。焊料凸块94是比图17A中展示的焊料凸块94更薄的导电凸块。焊料凸块94电连接到电触点62和导电柱67。在一或多个实施例中，导电柱67的材料可包含例如Cu、另一金属或金属合金或其它合适的导电材料。导电柱67电连接到电触点60。

图18是根据本公开的一些实施例的半导体设备封装19的横截面图。图18中展示的半导体设备封装19类似于图1A中展示的半导体设备封装1，并且可从以下描述省略对相同编号组件的多余描述。半导体设备封装19包含衬底10、衬底12、电子组件20和22、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。堆叠式电子组件20和22在背侧之间安置(例如其中主动表面背对彼此)。电子组件22通过电触点61电连接到衬底12。

图19A与图19B说明根据本公开的一些实施例的不同类型的半导体封装设备。

如图19A中所展示，多个芯片81或裸片放置于大体上正方形形的载体82上(例如根据本文中所描述的一或多个实施例)。在一些实施例中，载体82可包含有机材料(例如模制原料、BT、PI、聚苯并恶唑(polybenzoxazole，PBO)、阻焊剂、ABF、PP或环氧基材料)和/或无机材料(例如硅、玻璃、陶瓷或石英)。

如图19B中所展示，多个芯片81或裸片放置于大体上圆形的载体83上(例如根据本文中所描述的一或多个实施例)。在一些实施例中，载体83可包含有机材料(例如模制原料、BT、PI、PBO、阻焊剂、ABF、PP或环氧基材料)和/或无机材料(例如硅、玻璃、陶瓷或石英)。

图20是根据本公开的一些实施例的半导体设备封装1'的截面图。半导体设备封装1'类似于图1A中展示的半导体设备封装1，并且可从图20的描述省略对相同编号组件的多余描述。半导体设备封装1'包含衬底10、衬底12、电子组件20、电触点60、62、64、66、68和69、封装体70、接合线86a和86b以及焊料凸块90、92和94。接合线86的一部分由衬底12覆盖。将接合线86的一部分安置于衬底12与电子组件20之间可减小半导体设备封装1'的开口311的宽度。半导体设备封装1'的开口311的宽度可因此小于半导体设备封装1的开口311的宽度。可因此减小半导体设备封装1'的横向大小(在图20中展示的定向上沿着水平方向)。

图21是根据本公开的一些实施例的半导体设备封装25a到25d的横截面图的示意图。半导体设备封装25a到25d类似于图1A中展示的半导体设备封装1，并且可从图21的描述省略对相同编号组件的多余描述。在半导体设备封装25a的开口311中不存在衬底10。对于半导体设备封装25a，符号H1是接合线86c在衬底12的表面与接合线86c的最高点之间的一部分的竖直高度。对于半导体设备封装25b到25d，符号H1是接合线86a在衬底12的表面与接合线86a的最高点之间的一部分的竖直高度。符号H2是接合线86b在衬底12(或衬底10)的表面与接合线86b的最高点之间的一部分的竖直高度。

半导体设备封装25a省略衬底10。因此，半导体设备封装25a的开口311的宽度可大于半导体设备封装25c的开口311的宽度，这是因为用于安置接合线86c(以替代衬底10)的操作可受益于更大的操作空间来使用喷嘴/毛细管以形成接合线86c。

半导体设备封装25d的开口311的宽度可小于半导体设备封装25b的开口311的宽度，这是因为半导体设备封装25d的衬底10的厚度小于半导体设备封装25d的衬底12的厚度。半导体设备封装25d的高度H3(对应于接合线86a相对于电子组件20的最高部分的竖直位置)小于半导体设备封装25b的对应高度H1，且半导体设备封装25d的高度H4(对应于接合线86b相对于电子组件20的最高部分的竖直位置)小于半导体设备封装25b的对应高度H2。可由于低的高度H3和H4而减小焊料凸块90的高度。焊料凸块90的更低高度可对于后续操作(例如接合到PCB板)是有利的。更低的高度H3和H4可对于降低半导体设备封装25d的厚度是有利的。

如本文中所使用，术语“大致”、“大体上”、“大体”和“约”用以描述并考虑小变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的例子以及其中事件或情形极近似于发生的例子。举例来说，当结合数值使用时，术语可指小于或等于数值的±10％的变化，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，当第一数值处于小于或等于第二数值的±10％的变化范围(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)内时，第一数值可被认为是大体上、大致或大约与第二数值相同。

如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”是指转移电流的能力。导电材料通常指示对于电流的流动展现极少或零对抗的那些材料。电导率的一个量度为西门子/米(S/m)。通常，导电材料是电导率大于约10⁴S/m(例如至少10⁵S/m或至少10⁶S/m)的一种材料。材料的电导率有时可随温度而变化。除非另外指定，否则在室温下测量材料的电导率。

如本文所用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。

另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。

如果两个表面或侧面之间的位移不大于0.5μm、不大于1μm、不大于5μm、不大于10μm或不大于15μm，那么可认为这两个表面基本上对齐或共平面。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。

虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。所述说明可能未必按比例绘制。归因于制造工艺和容差，本公开中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本公开的目标、精神和范围。所有所述修改都既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (20)

1.一种半导体设备封装，其包括：

电子组件，其具有第一表面；

第一衬底，其安置于所述电子组件的所述第一表面上；

第一接合线，其将所述第一衬底电连接到所述电子组件；以及

第二衬底，其安置于所述电子组件的所述第一表面上，所述第二衬底界定容纳所述第一衬底和所述第一接合线的开口。

2.根据权利要求1所述的半导体设备封装，

其中所述第一接合线包括连接到所述电子组件的终端；

其中所述第一衬底具有侧面，所述第二衬底具有面朝所述第一衬底的所述侧面的侧面；且

其中从所述终端到所述第二衬底的所述侧面的距离小于从所述终端到所述第一衬底的所述侧面的距离。

3.根据权利要求2所述的半导体设备封装，其中所述终端和所述第一接合线的一部分安置于所述电子组件与所述第二衬底之间。

4.根据权利要求2所述的半导体设备封装，其中所述第一接合线的一部分安置于所述第一衬底的所述侧面与所述第二衬底的侧面之间。

5.根据权利要求1所述的半导体设备封装，其中所述第一衬底的厚度不同于所述第二衬底的厚度。

6.根据权利要求1所述的半导体设备封装，其中所述第一衬底的厚度小于所述第二衬底的厚度。

7.根据权利要求1所述的半导体设备封装，其中所述第一衬底的下表面与所述第二衬底的下表面不共面。

8.根据权利要求1所述的半导体设备封装，其进一步包括将所述第一衬底电连接到所述第二衬底的第二接合线，以及囊封所述第一衬底、所述第二衬底、所述电子组件、所述第一接合线和所述第二接合线的封装体。

9.根据权利要求1所述的半导体设备封装，其进一步包括安置于所述第二衬底上的至少一个电触点。

10.根据权利要求1所述的半导体设备封装，其中所述第一接合线的一部分通过所述第二衬底的所述开口。

11.一种半导体设备封装，其包括：

电子组件，其具有第一表面；

第一衬底，其安置于所述电子组件的所述第一表面上；

第一接合线，其将所述第一衬底电连接到所述电子组件；以及

第二衬底，其安置于所述电子组件的所述第一表面上，所述第二衬底包围所述第一衬底并与所述第一衬底分离。

12.根据权利要求11所述的半导体设备封装，

其中所述第一接合线包括连接到所述电子组件的终端；

其中所述第一衬底具有侧面，所述第二衬底具有面朝所述第一衬底的所述侧面的侧面；且

其中从所述终端到所述第二衬底的所述侧面的距离小于从所述终端到所述第一衬底的所述侧面的距离。

13.根据权利要求12所述的半导体设备封装，其中所述终端和所述第一接合线的一部分安置于所述电子组件与所述第二衬底之间。

14.根据权利要求11所述的半导体设备封装，其进一步包括将所述第一衬底电连接到所述第二衬底的第二接合线，其中所述第二衬底具有连接到所述第二接合线的下表面，且所述第一衬底具有不与所述第二衬底的所述下表面共面的下表面。

15.根据权利要求14所述的半导体设备封装，其中所述第一衬底的所述下表面与所述电子组件的所述第一表面之间的距离小于所述第二衬底的所述下表面与所述电子组件的所述第一表面之间的距离。

16.根据权利要求11所述的半导体设备封装，其进一步包括将所述第一衬底电连接到所述第二衬底的第二接合线，以及囊封所述第一衬底、所述第二衬底、所述电子组件、所述第一接合线和所述第二接合线的封装体。

17.根据权利要求11所述的半导体设备封装，其进一步包括安置于所述第二衬底上的至少一个电触点。

18.一种制造半导体设备封装的方法，其包括：

提供电子组件、第一衬底和第二衬底；

在所述电子组件上安置所述第一衬底；

接合第一导线以将所述第一衬底电连接到所述电子组件；

在所述第二衬底上安置所述电子组件；以及

接合第二导线以将所述第二衬底电连接到所述第一衬底。

19.根据权利要求18所述的方法，其中在所述第二衬底上安置所述电子组件包括将所述第一衬底插入到由所述第二衬底界定的开口中。

20.根据权利要求18所述的方法，其中在所述第二衬底上安置所述电子组件包括覆盖所述第一导线的一部分以使得所述第一导线的所述部分安置于所述电子组件与所述第二衬底之间。