CN109509736A - 电路板及芯片封装体 - Google Patents

Abstract

本发明提供一种电路板及芯片封装体。本发明的芯片封装体包括电路板、封装胶体、多个导电结构以及电磁干扰防护层。电路板包括多个接地导电垫，设置于其下表面上。封装胶体设置于电路板的上表面上。导电结构设置于封装胶体中，并电连接接地导电垫，其中各导电结构的端点从封装胶体的侧壁露出。电磁干扰防护层设置于封装胶体上，并透过导电结构的端点与接地导电垫电连接。

Description

电路板及芯片封装体

技术领域

本发明关于一种电路板及芯片封装体，尤指一种电路板及芯片封装体，其侧边露出的接地导线用以与电磁干扰防护层电连接。

背景技术

半导体封装(semiconductor package)是一种用以将一个或多个晶粒密封为一体的技术，以提供晶粒一定的冲击或摩擦的保护。随着科技的演进，芯片的尺寸越来越小，其中的线路越来越密集，芯片封装体的电磁干扰问题亦越来越严重，因此，芯片封装体中会包含一电磁干扰防护层，其与接地导线电连接，以提供电磁干扰防护。然而，芯片封装体在测试时会重复进出测试插槽，造成电磁干扰防护层与接地导线间因电磁干扰防护层的磨损而形成断路，使电磁干扰防护层产生天线效应。

发明内容

本发明的目的之一在于提供一种芯片封装体及电路板，透过于封装胶体的侧壁露出导电结构，或于电路板的侧壁露出多条接地导线的端点，使电磁干扰防护层与接地导线间不易因测试产生断路。

本发明的一实施例提供一种芯片封装体，其包括一电路板、一封装胶体、多个导电结构以及一电磁干扰防护层。电路板具有彼此相对的上表面以及下表面，其中电路板包括多个接地导电垫，设置于下表面上。封装胶体设置于电路板的上表面上。导电结构设置于封装胶体中，导电结构分别电连接接地导电垫，其中各导电结构的端点从封装胶体的侧壁露出。电磁干扰防护层设置于封装胶体上，并透过导电结构的端点与接地导电垫电连接。

本发明的另一实施例提供一种电路板，其包括一绝缘层以及多条接地走线。接地走线设置于绝缘层中，且各接地走线包括多条接地导线，其中各接地导线的端点从电路板的侧壁露出，且接地导线露出的端点在电路板的俯视方向上重迭。

附图说明

图1绘示了本发明第一实施例的芯片封装体的侧视图。

图2绘示了本发明第一实施例的芯片封装体沿着图1的剖线A-A'的剖视图。

图3绘示了本发明第二实施例的芯片封装体的侧视图。

图4绘示了本发明第二实施例的芯片封装体沿着图3的剖线A-A'的剖视图。

图5绘示了本发明第三实施例的芯片封装体的剖视图。

图6绘示了本发明第三实施例的电路板从图5的箭头C观看的侧面图。

图7绘示了本发明第四实施例的芯片封装体的剖视图。

图8绘示了本发明第五实施例的芯片封装体的剖视图。

符号说明

10、100、200、300、400 芯片封装体

CB、CB'、CB"、CB”' 电路板 CBa 上表面

CBb 下表面 IN 绝缘层

BP 接垫 CP 导电垫

GBP 接地接垫 CBP1、CBP2 芯片接垫

GCP 接地导电垫 NGCP 非接地导电垫

GTR 接地走线 CTR 芯片走线

V 俯视方向 CL 导电线

WL 导线层 GW、GW' 接地导线

GV 接地导通孔 CR 连接区

H 水平方向 NP 间隔

DR 元件区 GS、GS' 导电结构

CH 电子元件 SB 锡球

EN 封装胶体 ELP 连接部

EL 电磁干扰防护层

具体实施方式

为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。为了方便表示而能够轻易了解，附图并未以成品的实际尺寸或比例绘示，因此附图中元件的尺寸或比例仅用以示意而并非欲以限制本发明的范围。

图1绘示了本发明第一实施例的芯片封装体的侧视图，图2绘示了本发明第一实施例的芯片封装体沿着图1的剖线A-A'的剖视图。如图1与图2所示，芯片封装体10包括一电路板CB、一电子元件CH、一封装胶体EN以及一电磁干扰防护层EL。电路板CB具有彼此相对的上表面CBa以及下表面CBb，电路板CB包括一绝缘层IN、多个接垫BP、多个导电垫CP以及多条芯片走线CTR，绝缘层IN设置于上表面CBa与下表面CBb之间，接垫BP设置于上表面CBa上，导电垫CP设置于下表面CBb上，且芯片走线CTR设置于绝缘层IN中。电子元件CH(例如芯片)设置于电路板CB的上表面CBa上，并可例如透过导电线CL电连接至接垫BP，以透过接垫BP与芯片走线CTR连接至对应的导电垫CP。接垫BP可包括芯片接垫CBP1、CBP2，其中芯片接垫CBP1用以电连接至电子元件CH的接地端，芯片接垫CBP2用以电连接至电子元件CH的非接地讯号端。导电垫CP可包括接地导电垫GCP以及非接地导电垫NGCP，其中接地导电垫GCP用以电连接至外部的接地端，非接地导电垫NGCP用以电连接至外部的非接地端。本领域熟悉该技术人员应知芯片走线CTR可依据设计需求而有不同的结构。举例而言，芯片走线CTR可由多层导线层WL以及多个导通孔所形成，且绝缘层IN可包括多层绝缘层，其中各导线层WL设置于任两相邻的绝缘层之间，使得相邻导线层WL可透过位于其间的绝缘层分隔开，且各导通孔可贯穿对应的一层或多层绝缘层。因此，于同一芯片走线CTR中，导线可用以达到水平方向H的电连接，而导通孔可用以达到垂直方向V的电连接。

封装胶体EN设置于电路板CB的上表面CBa上，用以密封电子元件CH。电磁干扰防护层EL设置并覆盖于封装胶体EN上，且电磁干扰防护层EL可包括至少两彼此分隔开的连接部ELP，从封装胶体EN的上表面延伸至电路板CB的侧壁上。值得说明的是，芯片走线CTR中之一者可为用以将芯片接垫CBP1电连接至接地导电垫GCP的接地走线，其包括多条分别由不同导电层WL所形成的接地导线GW，且接地导线GW中至少两者的端点可分别从电路板CB不同部分侧壁露出，以分别与不同的连接部ELP相接触。藉此，延伸至电路板CB侧壁的各连接部ELP可与对应的一接地导线GW的端点电连接，以进一步电连接至接地导电垫GCP，因此电磁干扰防护层EL可具有电磁干扰防护的功能。

然而，由于芯片封装体10在测试时会重复进出测试插槽，且电路板CB侧壁在测试时会完全接触测试插槽，因此电磁干扰防护层EL位于电路板CB侧壁上的连接部ELP容易受到测试插槽的摩擦而脱落，导致电磁干扰防护层EL与接地导线GW间形成断路，使得电磁干扰防护层EL产生天线效应。

图3绘示本发明第二实施例的芯片封装体的侧视图，图4绘示本发明第二实施例的芯片封装体沿着图3的剖线A-A'的剖视图。图3、4所示的芯片封装体100与图1、2所示的芯片封装体10的差异在于，芯片封装体100还包括多个导电结构GS，设置于封装胶体EN中，且导电结构GS电连接接地导电垫GCP。导电结构GS可例如为金属线，但不限于此。在实施例中，电路板CB'的接垫BP可另包括多个接地接垫GBP，邻近电路板CB'的侧壁设置并电连接接地导电垫GCP。并且，各导电结构GS可连接接地接垫GBP，并从电路板CB'上表面CBa延伸至封装胶体EN的侧壁，使得各导电结构GS的一端点可从封装胶体EN的侧壁露出。由于电磁干扰防护层EL的连接部ELP会延伸至封装胶体EN的侧壁上，因此电磁干扰防护层EL可透过与导电结构GS的接触电连接至接地接垫GBP，以更进一步电连接至接地导电垫GCP，并可达到电磁干扰防护的功用。为避免延伸至封装胶体EN侧壁的导电结构GS与接地接垫GBP影响电子元件CH与导电线CL的配置，导电结构GS与接地接垫GBP例如可位于芯片接垫CBP1、CBP2与电路板CB'的侧壁之间。

于一实施例中，芯片封装体100的电路板CB'于绝缘层IN中的走线可类似图2所示的芯片封装体10的电路板CB'于绝缘层IN中的走线，且电路板CB'的接地接垫GBP可透过导通孔电连接至如图2所示的接地导线GW。

如此一来，由于各导电结构GS的端点可从封装胶体EN的侧壁露出，因此电磁干扰防护层EL与导电结构GS的电连接位置可远离测试插槽，藉此保持电磁干扰防护层EL与接地导电垫GCP的电连接，以避免产生天线效应。

本发明的电路板并不限于上述实施例的设计。图5绘示了本发明第三实施例的芯片封装体200的剖视图，图6绘示本发明芯片封装体200的电路板从图5的箭头C观看的侧面图。芯片封装体200与图3、4所示的芯片封装体100的差异在于，芯片封装体200的电路板CB"可另包括多条接地走线GTR，设置于绝缘层IN中，且接地接垫GBP可透过接地走线GTR电连接接地导电垫GCP。具体而言，各接地走线GTR可包括多条接地导线GW，分别由不同的导电层WL所形成，且可透过接地导通孔GV彼此电连接，进而将位于电路板CB"上表面CBa的接地接垫GBP电连接至位于电路板CB"下表面CBb的接地导电垫GCP。本实施例不同接地走线GTR的接地导线GW可彼此连接，以使接地走线GTR彼此电连接，但不限于此。于另一实施例中，不同接地走线GTR的接地导线GW亦可彼此分隔开，使不同接地走线GTR彼此电性绝缘。

于本实施例中，各接地走线GTR的接地导线GW中的至少两者可延伸至电路板CB"的侧壁，使各接地走线GTR有至少两接地导线GW的端点可从电路板CB"的侧壁露出，以助于与电磁干扰防护层EL的连接部ELP电连接，也就是说，电路板CB"可为电镀线(plating line,PL)类型电路板。举例来说，电路板CB"的侧壁可具有多个连接区CR，分别从上表面CBa延伸至下表面CBb，用以设置电磁干扰防护层EL的连接部ELP，且对应同一接地走线GTR的接地导线GW的端点可从同一连接区CR的侧壁露出，以与同一连接部ELP连接。因此，连接部ELP的数量可与接地走线GTR的数量相同。举例而言，连接部ELP的数量可为偶数，例如两个、四个或以上。

值得说明的是，由于各接地走线GTR有至少两接地导线GW的端点可从电路板CB"的侧壁露出，以增加各连接部ELP与对应接地走线GTR的连接点的数量，因此可降低各连接部ELP与对应接地走线GTR的电连接受到磨损而断线的机率，以避免芯片封装体200产生天线效应。为使同一接地走线GTR的接地导线GW方便延伸至电路板CB"的侧壁，对应接地接垫GBP的接地走线GTR较佳位于芯片走线CTR与电路板CB"的侧壁之间。

值得说明的是，对应同一接地走线GTR的接地导线GW所露出的两相邻端点在电路板CB"的俯视方向V上彼此重迭，而此特征违反传统端点间隔的设计原则，亦即，接地导线GW所露出的两相邻端点在水平方向H上的间隔(pitch)NP小于80微米。具体而言，由于含有电路板CB"的芯片封装体200在进行测试时，会重复进出测试插槽，电路板CB"的端点容易因被测试插槽挤压，造成金属丝朝向上表面CBa延伸。在传统电路板中，上下相邻导电层WL在水平方向H上的制程对位误差例如约为50微米，导线端点的宽度例如为约20微米，并且从电路板侧壁露出端点并非均电连接至同一芯片走线，因此为避免因端点的金属展延而造成短路，在设计露出端点的配置关系时，设计原则会设定在分别位于上下两相邻导电层WL中的两相邻端点在水平方向H上的间隔需大于或等于约80微米。然而，本实施例同一接地走线GTR的接地导线GW均为电连接，因此即使两者间形成短路也不会产生问题。

请参考图7，其绘示本发明第四实施例的芯片封装体300的剖视图。相较于图5所示的芯片封装体200，芯片封装体300的导电结构GS'可为金属片。

请参考图8，其绘示本发明第五实施例的芯片封装体400的剖视图。相较于图5所示的芯片封装体200，芯片封装体400的电路板CB”'的接地导线GW'可不延伸至电路板CB”'的侧壁，使得电路板CB”'的侧壁并不暴露出接地导线GW'的端点。也就是说，电路板CB”'也可为非电镀线(non-plating line,NPL)类型电路板。于本实施例中，电磁干扰防护层EL仍可透过导电结构GS电连接至接地导电垫GCP。

以上所述仅为本发明的实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种芯片封装体，包括：

一电路板，具有彼此相对的一上表面以及一下表面，其中该电路板包括多个接地导电垫，设置于该下表面上；

一封装胶体，设置于该电路板的该上表面上；

多个导电结构，设置于该封装胶体中，这些导电结构分别电连接这些接地导电垫，其中各该导电结构的一端点从该封装胶体的侧壁露出；以及

一电磁干扰防护层，设置于该封装胶体上，并透过这些导电结构的这些端点与这些接地导电垫电连接。

2.如权利要求1所述的芯片封装体，其特征在于，该电路板另包括多个接地接垫，设置于该上表面上，且这些导电结构透过这些接地接垫电连接这些接地导电垫。

3.如权利要求2所述的芯片封装体，其特征在于，该电路板另包括一绝缘层以及多条设置于该绝缘层中的接地走线，且这些接地接垫透过这些接地走线电连接这些接地导电垫。

4.如权利要求3所述的芯片封装体，其特征在于，各该接地走线包括多条彼此电连接的接地导线，这些接地导线中的至少两者的端点从该电路板的侧壁露出，且该电磁干扰防护层与这些接地导线中的该至少两者露出的端点相接触。

5.如权利要求4所述的芯片封装体，其特征在于，这些接地导线中的该至少两者露出的端点在该电路板的俯视方向上重迭。

6.如权利要求4所述的芯片封装体，其特征在于，这些接地导线中的该至少两者露出的端点在水平方向上的间隔小于80微米。

7.如权利要求1所述的芯片封装体，其特征在于，各该导电结构包括金属线或金属片。

8.一种电路板，包括：

一绝缘层；以及

多条接地走线，设置于该绝缘层中，且各该接地走线包括多条接地导线，其中各该接地导线的一端点从该电路板的侧壁露出，且这些接地导线露出的这些端点在该电路板的俯视方向上重迭。

9.如权利要求8所述的电路板，其特征在于，还包括多个设置于该上表面上的接地接垫以及多个设置于该下表面上的接地导电垫，且这些接地接垫透过这些接地走线电连接这些接地导电垫。

10.如权利要求8所述的电路板，其特征在于，两相邻的这些端点在水平方向上的间隔小于80微米。