CN1094658C - 功率半导体器件及其制造方法 - Google Patents

Abstract

一种功率半导体器件，该器件具有形成于阱中源区之间的第一导电类型重掺杂半导体材料的欧姆接触区、形成于阱区中各源区下的扩散层，该扩散层的掺杂量轻于欧姆接触区，重于阱。形成器件的方法包括以下步骤：在阱中源区间形成欧姆接触区，该区有第一导电类型的重掺杂半导体材料；在阱中各源区之下形成禁止闭锁区，该区包围各源区的底部，扩散区的掺杂量轻于欧姆接触区，重于阱。

Description

功率半导体器件 及其制造方法

                          技术领域

本发明涉及一种功率半导体器件，特别涉及一种能禁止闭锁的功率半导体器件及其制造方法。

                          背景技术

众所周知，功率半导体器件中的栅控晶体管中，特别是n沟道栅控晶体管中闭锁作用(latch-up functions)是限制工作电流的主要因素。

在晶闸管结构的栅控晶体管中，如果沿形成于p^-阱上部的n⁺源区下的通道流动的空穴流增加，则会导致p^-阱和源区间的电压差。这是由p^-阱的电阻引起的。当压差高于某一定值时，栅控晶体管中的寄生npnp晶闸管便开始工作。

一旦栅控晶体管中的这种寄生npnp晶闸管工作，该晶体管便会有将电流信号供给pnp晶体管的效应。此时，即使停止给栅控晶体管加栅压，pnp晶体管也不截止。相反，流过pnp晶体管的电流会进一步增大。这种情况下，栅控晶体管的温度升高，于是中断了正常工作。上述一系列过程就称作闭锁。

为防止由闭锁产生的上述问题，应使流过晶体管的工作电流增加。即，增大晶体管的工作电流，使n⁺源区下的p^-阱电阻尽可能小，这样就不可避免地要减小其间的压差。

图1示出了现有技术中的绝缘栅双极晶体管(IGBT)，这种晶体管已最广泛地用作功率半导体器件，用于减小在p^-阱中离子注入形成的p⁺阱的电阻。

参见图1，在将于其上形成作为发射极的阳极(未示出)的p⁺半导体层12上，形成n⁺缓冲层13，并在缓冲层13上外延生长n^-半导体层14。在半导体层14上形成栅多晶硅层16，两层间夹着栅氧化层15，通过离子注入并热处理，在半导体层14上和在栅多晶硅层16之间形成用作基区或集电区的p^-阱区19。为了抑制闭锁的发生，通过离子注入并热处理，形成穿通p^-阱区19的中央到达半导体层14的一部分的p⁺阱30。接着，利用源形成掩模进行离子注入，在p^-阱区19及p⁺阱30上形成n⁺源区25。在部分n⁺源区25和n⁺阱30上形成金属电极29作阴极。上述说明中，参考标号28是将金属电极29与栅多晶硅层16的PSG(磷硅玻璃)层28电绝缘。

具有上述结构的已有技术的IGBT中，沿源区25下的通道流动的空穴流量可由穿通p^-阱19形成的p⁺阱30控制。由于p⁺阱30的作用，p^-阱19的电阻变小，所以会减小源区25和各个阱19及30间的压差。所以已有技术的IGBT可以借助于穿通轻掺杂的p^-阱19形成的重掺杂p⁺阱来抑制闭锁的发生。

然而，制造上述IGBT的常规方法中，由于为形成穿通轻掺杂p^-阱的重掺杂p⁺阱区，不得不在半导体衬底的每个单元上形成宽于约2-3μm的窗口，因此造成了使芯片尺寸变得更大及不得不制备形成窗口的掩模等严重问题。除此之外，由于需附加制备形成窗口的掩模的步骤，所以产生了制造方法复杂化的问题。

                            发明内容

因此本发明的目的是提供一种功率半导体器件及其制造方法，能有效地改善闭锁效应，并能减小芯片尺寸。

本发明的另一目的是提供一种功率半导体器件及其制造方法，不用p^-阱便能有效地改善闭锁效应。

本发明的再一目的是提供一种功率半导体器件及其制造方法，可以减小制造步骤的数目。

根据本发明的一个方案，功率半导体器件包括：用第一导电类型的半导体材料重掺杂的半导体衬底；用第二导电类型的半导体材料重掺杂形成于所述半导体衬底上的缓冲层；外延生长于所述缓冲层上的半导体层，该层由所述第二导电类型的半导体材料轻掺杂；用所述第一导电类型的半导体材料轻掺杂形成于所述半导体层上的阱区；形成于所述半导体层上的栅多晶硅层，上述两层间夹有栅氧化层，栅多晶硅层覆盖部分所述阱区，但不是全部；彼此间隔地形成于所述阱区中的两个源区，这些区由第二导电类型的半导体材料重掺杂，彼此间靠在其上形成金属电极电气连接；用所述第一导电类型的半导体材料重掺杂形成于所述阱区中的欧姆接触区；形成于所述阱区中所述源区下的扩散层，该层围绕所述两源区的各个底部，但不延伸至沟道表面，所述扩散区的掺杂较所述欧姆接触区轻，较所述阱区重。

根据本发明的第二方案，制造功率半导体器件的方法包括以下步骤：在半导体衬底上形成缓冲层，所述半导体衬底中有第一导电类型的重掺杂半导体材料，所述缓冲层中有第二导电类型的重掺杂半导体材料；在所述缓冲层上外延生长轻掺杂半导体层，所述半导体层为所述第二导电类型；在所述半导体层上形成多晶硅层，上述两层间夹着一氧化层；在所述多晶硅层上形成光刻胶图形，用于限定阱区；然后用所述光刻胶图形作阱形成掩模，除去所述多晶硅和氧化层，形成栅多晶硅层；用所述栅多晶硅层作掩模，将杂质离子注入所述阱区，在所述半导体层中形成所述第一导电类型的阱；在所述阱上形成氮化硅图形，限定源区；在所述阱中注入杂质离子，形成所述第一导电类型的第一杂质注入层，所述第一杂质注入层的掺杂重于所述阱；在所述阱中注入杂质离子，在所述第一杂质注入层上形成所述第二导电类型的第二杂质注入层；进行热处理，通过所述第一和第二杂质注入层扩散，同时形成了扩散区和源区，所述扩散区的掺杂重于所述阱，该区覆盖所述源区的底；在所述阱中注入杂质离子，在所述源扩散区之间形成第一导电类型的阴极欧姆接触区，所述接触区的掺杂重于所述扩散区；在所述阴极欧姆接触区和所述栅多晶硅层上形成金属电极，所述栅多晶硅层与金属电极间有绝缘层。

根据本发明的第三方案，一种功率半导体器件包括：形成于半导体衬底上的半导体层；形成于半导体层中的轻掺杂阱；形成于所述阱中的重掺杂源区；形成于所述半导体层上的栅多晶硅层，这两者之间夹有栅氧化层。该器件包括：形成于所述阱中的所述源区之间的欧姆接触区，该区中重掺杂有第一导电类型的半导体材料；形成于所述阱区中的每个源区下的扩散区，该区包围每个源区的底部，所述扩散层的掺杂量较所述欧姆接触区轻，但较所述阱区重。

根据本发明的再一方案，一种功率半导体器件的制造方法，该器件具有形成于衬底上的半导体、半导体层中的轻掺杂阱、所述阱中的重掺杂源区、所述半导体层上的栅多晶硅层及栅多晶硅层与半导体层之间的栅氧化层，该方法包括以下步骤：在所述阱中的所述源区之间形成欧姆接触区，该区中有第一导电类型的重掺杂半导体材料；在所述阱中的每个源区之下形成扩散区，包围所述源区的各个底部，所述扩散区的掺杂量较所述欧姆接触区轻，但较所述阱重。

                          附图说明

参照以下各附图，本领域的技术人员便可更好地理解本发明，并更清楚地了解本发明的目的。附图中：

图1是展示已有技术的功率半导体器件结构的剖视图；

图2是展示本发明的功率半导体器件结构的剖视图；

图3A-3I是展示本发明第一实施例形成功率半导体器件的工艺步骤的剖视图；

图4A是展示图2中的功率半导体器件局部结构的剖视图；

图4B是表示在半导体衬底表面水平形成的杂质注入区的掺杂剂浓度的曲线图；

图5A是展示图2中的功率半导体器件的局部结构的另一剖视图；

图5B是表示从源区到外延层垂直形成的杂质注入区的掺杂剂浓度的曲线图；

图6A是展示图2中功率半导体器件的局部结构的又一剖视图；图6B是从阴极欧姆接触区到外延层垂直形成的杂质注入区的掺杂剂浓度的曲线图；

图7A-7H是本发明第二实施例形成功率半导体器件的工艺步骤的剖视图。

                         具体实施方式

参见图2，根据本发明的一种新型功率半导体器件包括：用杂质重掺杂的n⁺源区25；用杂质重掺杂的p⁺阴极欧姆接触区27，该区形成于源区之间和用杂质轻掺杂的p^-阱19中；形成于阴极欧姆接触区27和阱19的底部之间的p型扩散区24，用于控制闭锁，该区覆盖了源区25下部的全部。在该器件中，扩散区24的掺杂量重于阱19，但轻于阴极欧姆接触区27。根据本发明的器件，由于p^-阱19用杂质轻掺杂，于是较重掺杂的扩散区24形成于p^-阱19中，所以不必采用用于在半导体衬底中形成重掺杂的p⁺阱的离子注入也可以有效改善其中发生闭锁现象。

第一实施例

图3A-3I示出了制造图2的功率半导体器件的工艺步骤，其中与图2中功率半导体器件各部件相同的部件用相同的参考标号表示。

参见图3A，利用外延生长，在p⁺半导体衬底12上形成以磷作掺杂剂掺杂的薄n⁺缓冲层13。利用外延生长，在n⁺缓冲层13上形成用磷轻掺杂的半导体层14作漂移区。

然后在n^-半导体层14上形成氧化层、多晶硅层和光刻胶层，并用图形形成掩模进行熟知的光刻工艺，使光刻胶构图，从而限定阱区。然后，用已构图的光刻胶层作栅形成掩模，进行腐蚀工艺，依次除去多晶硅层和氧化层。结果，在半导体层14上形成栅多晶硅层16和栅氧化层15，如图3B所示。

栅多晶硅层16必须具有导电性，以便用作器件的栅极。可利用已有技术中已熟知的就地技术(in-situ technique)或通过在将杂质注入未掺杂多晶硅层前淀积未掺杂多晶硅层形成该层。

如图3C所示，在除去光刻胶图形17后，用栅多晶硅层16作阱形成掩模，进行离子注入半导体层14的工艺，形成p^-杂质注入层18。进行热扩散处理，p^-杂质注入层18中的离子扩散进半导体层14，形成p^-阱19。如图30所示，p^-阱19作功率半导体器件的基区或集电区。

参见图3E，再用栅多晶硅层16作掩模，把离子注入阱19中，形成禁止闭锁的杂质注入层20。结果，在p^-阱19的一定深度处形成了p型杂质注入层20。

接着，在半导体层14的暴露表面上，即p^-阱20上，形成已构图的掩模21，如图3F所示。在形成构图的掩模后，用已构图的掩模作接触形成掩模，在p^-阱20中进行离子注入，形成用作欧姆接触的杂质注入层22。在本实施例中，已构图的掩模是通过在半导体层14上的淀积氮化层并选择腐蚀氮化层形成的。另外，闭锁禁止层20和接触形成杂质注入层22皆形成于p^-阱中。前者20在p^-阱19中形成的比后者深。前者20是用p型杂质轻掺杂的，后者22是用n型杂质重掺杂的。

在除去了已构图的氮化层21后，进行热处理，使杂质注入层22和20中的离子扩散进p^-阱中，形成n⁺源区25和闭锁禁止区24，如图3G所示。

另一方面，通过适当地控制热处理的温度和时间，使闭锁禁止区24覆盖阱19中的n⁺源区25的下部，但不会通过n⁺源区25的侧边部分延伸至栅氧化层15底部之下的沟道。因为扩散区24的掺杂量重于p^-阱19，所以能够控制闭锁。

具体地，因为禁止闭锁的扩散区24形成于n⁺源区25之下，n⁺源区25下的电阻变小。结果，扩散区24和n⁺源区25间的压差减小，从而可以防止寄生npnp晶闸管工作。

另外，用栅多晶硅层16作掩模，在源区25间及扩散区24表面上形成p⁺杂质注入区26，如图3H所示。然后进行热处理，使区26中的离子扩散进扩散区中，形成阴极欧姆接触区27。

如上所述，可以用栅多晶硅层16作阴极欧姆接触形成掩模，通过离子注入在n⁺源区25上形成接触区27。这是因为源区25的n⁺杂质浓度高于p⁺阴极欧姆接触区27的缘故。

在该实施例中，除离子注入外，形成阴极欧姆接触区27还要进行热处理。然而，在离子注入后，也可以不用热处理而是进行PSG淀积工艺来形成阴极欧姆接触区27。

如果在半导体衬底上淀积PSG层28并构图，则可以形成暴露源区25的部分表面及阴极欧姆接触区27整个表面的接触孔。另外，如图3I所示，填充接触孔，在PSG层28上形成金属电极29。PSG层28提供了栅多晶硅层16与金属电极29的电隔离。

图4A是沿图2和3I的功率半导体器件的沟道剖开的剖视图，图4B是表示从半导体衬底表面到杂质注入区掺杂剂水平的浓度分布的曲线图。

如图4B所示，可以理解，p型掺杂剂浓度在器件的沟道表面上不增加。这是因为禁止闭锁的扩散区24不是沿源区25的边界到沟道形成的。这里，接触区中掺杂浓度设置为高于1×10¹⁹cm^-3，源区25中掺杂浓度设定为约1×10²⁰cm^-3，基区19的沟道部分中的掺杂浓度设定为低于约1×10¹⁷cm^-3，漂移区14中掺杂浓度设定为约1×10¹⁴cm^-3。

图5A是从功率半导体器件的源区表面垂直剖开的剖视图，图5B是表示从源区到处延层垂直形成的杂质注入区的掺杂剂浓度分布曲线图。

如图5B所示，可以看出，可以减小流过源区25之下的扩散区24的空穴流。这是因为扩散区24的掺杂量重于p^-阱19。这里，源区25中掺杂浓度设定为约1×10²⁰cm^-3，闭锁禁止区24中掺浓度设定为1×10¹⁸cm^-3，在闭锁禁止区24下面延伸的那部分基区19中掺杂浓度设定为低于约1×10¹⁷cm^-3。

图6A是沿功率半导体器件的阴极欧姆接触区27的表面垂直剖开的剖视图，图6B是表示从阴极接触区到处延层垂直形成的杂质注入区的掺杂剂浓度分布的曲线图。这里，接触区27中掺杂浓度设定为高于1×10¹⁷cm^-3，闭锁禁止区24的掺杂浓度设定为约1×10¹⁸cm^-3，在闭锁禁止区24之下延伸的那部分基区19中掺杂浓度设定为低于约1×10¹⁷cm^-3。

如上所述，在根据上述的本发明方法制造的功率半导体器件中，因为阴极欧姆接触区掺杂量重于禁止闭锁的扩散区，所以可以有效地改善与金属电极的接触特性。另外，由于形成于源区之下的扩散层的掺杂量重于阱，但低于阴极欧姆接触区，所以可以禁止沿源区下的通道流动的空穴流。

而且，因为无需象图1的已有技术那样制备用较低掺杂浓度掺杂的p⁺阱，所以在不形成这种p⁺阱的情况下控制闭锁。

另外，因为本发明中不用形成p⁺阱的p⁺阱离子注入，所以不必在每个单元中开约2-3μm宽的离子注入窗口，因而不用制备形成离子注入窗的掩模。因此，可以简化器件的制造方法，减小半导体芯片的尺寸。

第二实施例

图7A-7I示出了根据本发明的另一方法制造图2的功率半导体器件的工艺步骤，其中与图2中功率半导体器件相同的部件用相同的参考标号表示。

参见图7F和7G，根据本实施例的方法包括以下步骤：两次用氧化物图形作掩模，用不同的能量进行两次离子注入，通过氧化物图形窗口，在阱区中以相对于阱表面不同的深度形成闭锁禁止区和源区，通过氧化物图形可以在阱中形成欧姆接触区。更具体地，通过一次离子注入后，可一次形成闭锁禁止区和欧姆接触区。离子注入工艺次数可以减少。

参见图7A，利用外延生长，在p⁺半导体衬底12上形成用磷作掺杂剂掺杂的薄n⁺缓冲层13。利用外延生长，在n⁺缓冲层13上形成用磷作掺杂剂轻掺杂的n^-半导体层14。

在n^-半导体层14上依次形成氧化层、多晶硅层和光刻胶层，然后，利用熟知的光刻掩蔽和显影技术，使光刻胶层构图，从而限定阱区。然后，用已构图的光刻层作栅形成掩模进行腐蚀工艺，除去多晶硅层。结果，在氧化层15上形成栅多晶硅层16，如图7B所示。

由于栅多晶硅层16应具有导电性，以用作器件的栅板，可以利用已有技术中已知的就地技术或在将杂质注入未掺杂的多晶硅层前淀积未掺杂多晶层的方法形成该层。

如图7C所示，在去除了光刻胶图形17后，用栅多晶硅层16作阱形成掩模，向半导体层14中注入p^-型离子，形成p^-型杂质注入层18。进行热扩散工艺，使p^-杂质注入层18中的离子扩散，形成p^-阱19，如图7D所示。

参见图7E和7F，进行局部去除氧化层的腐蚀工艺，形成氧化物图形15，然后用氧化物图形15作掩模，向阱19中注入n⁺离子，在阱19中形成第一杂质注入层22。用氧化物图形15作掩模，以较高能量注入p^-型离子，在阱19中同时形成第二杂质注入层20和第三杂质注入层26。第二和第三杂质注入层20和26皆是用重于阱19的p型掺杂剂掺杂的。第二杂质注入层20可用于禁止闭锁，第三杂质注入层26可改善阴极欧姆接触。由于以高于n⁺型离子注入的能量注入p^-型离子，所以可以在较第一杂质注入层22深的区中形成层20和26，如图7G所示。另外，由于第二杂质注入层20是通过氧化物图形15的窗口形成于阱19中的，第三夹质注入层26是通过氧化物图形15的氧化层形成于阱19中的，所以层20可以在较层26更深的区中形成。

尽管未示出，但可以在形成第一杂质注入层22之前形成第二和第三杂质注入层20和26。

随后，进行热处理，使杂质注入层22、20和26中的离子扩散进p^-阱19中，从而形成n⁺源区25、闭锁禁止区24和欧姆接触区27，如图7H所示。在热处理期间，适当地控制热处理的温度和时间，便闭锁禁止区24覆盖阱19中n⁺源区25的下部，但不会通过n⁺源区25的侧边部分到达栅氧化层15的底部。在该实施例中，显示出热处理可以使离子扩散。在不用上述热处理的情况下，可以通过接下来的PSG形成工艺进行离子扩散。因为扩散区24的掺杂量重于p^-阱19，所以可以由扩散区24来禁止闭锁。例如，因为禁止闭锁的扩散区24形成在n⁺源区25之下，所以n⁺源区25以下的电阻变小。结果，扩散区24和n⁺源区25间的压差减小，从而可以禁止寄生npnp晶闸管工作。

再参见图2，当在半导体衬底上淀积PSG层28，并使之构图时，便可以形成暴露源区25的部分表面及阴极欧姆接触区27的整个表面的接触孔。然后填充接触孔，在PSG层28上形成金属电极29。PSG层28可以将栅多晶硅层16与金属电极29电隔离。

在形成PSG层28后，若进行20-30分钟的回流工艺，则可以修复因通过阱19的暴露表面注入杂质离子造成的表面损伤，使阱表面光滑。

Claims (4)

1.一种功率半导体器件，包括：

用第一导电类型的半导体材料重掺杂的半导体衬底；

在所述半导体衬底上形成并用第二导电类型的半导体材料重掺杂的缓冲层；

在所述缓冲层上以外延生长方式形成的半导体层，该层由所述第二导电类型的半导体材料轻掺杂；

在所述半导体层上形成并用所述第一导电类型的半导体材料轻掺杂的阱区；

在所述半导体层上形成的栅多晶硅层，所述半导体层和栅多晶硅层之间夹有栅氧化层，多晶硅层覆盖所述阱区的一部分，但不是全部；

在所述阱区中形成的两个源区，两源区彼此隔开，且皆由所述第二导电类型的半导体材料重掺杂，所述源区借助在其上形成金属电极彼此电连接；

在所述阱区中形成用所述第一导电类型的半导体材料重掺杂的欧姆接触区；及

在所述阱区中所述源区之下形成的扩散区，该扩散区包围所述两源区的各底部，但不延伸到栅氧化层底部之下的沟道，所述扩散区的掺杂量轻于所述欧姆接触区，但重于所述阱区。

2.一种制造功率半导体器件的方法，包括以下步骤：

在半导体衬底上形成缓冲层，所述半导体衬底有重掺杂的第一导电类型的半导体材料，所述缓冲层有重掺杂的第二导电类型的半导体材料；

在所述缓冲层上外延生长轻掺杂半导体层，所述半导体层为所述第二导电类型；

在所述半导体层上形成多晶硅层，所述半导体层和多晶硅层之间夹有氧化层；

在所述多晶硅层上形成光刻胶图形，从而限定阱区；

然后用所述光刻胶图形作形成阱的掩模，除去所述多晶硅层和氧化层，形成栅多晶硅层；

用所述栅多晶硅层作掩模，向所述阱区中注入杂质离子，在所述半导体层中形成所述第一导电类型的阱；

在所述阱上形成氮化物图形，用以限定源区；

向所述阱中注入杂质离子，形成所述第一导电类型的第一杂质注入层，所述第一杂质注入层的掺杂量重于所述阱；

向所述阱中注入杂质离子，在所述第一杂质注入层之上形成所述第二导电类型的第二杂质注入层；

进行热处理，由所述第一和第二杂质注入层的扩散同时形成扩散区和源区，所述扩散区的掺杂量重于所述阱，并覆盖所述源区的底部；

向所述阱中注入杂质离子，在所述源扩散区之间形成所述第一导电类型的阴极欧姆接触区，所述接触区的掺杂量重于所述扩散区；及

在所述阴极欧姆接触区和所述栅多晶硅层上形成金属电极，所述栅多晶硅层与金属电极间有绝缘层。

3.根据权利要求2所述的方法，其中，所述第一导电类型是p型，所述第二导电类型是n型。

4.一种制造功率半导体器件的方法，包括以下步骤：

在半导体衬底上形成缓冲层，所述半导体衬底具有重掺杂的第一导电类型的半导体材料，所述缓冲层具有重掺杂的第二导电类型的半导体材料；

在所述缓冲层上外延生长所述第二导电类型的轻掺杂半导体层；

在所述半导体层上形成多晶硅层，其间有氧化层；

在所述多晶硅层上形成光刻胶图形，用于限定阱区；

用所述光刻胶图形作为阱形成掩模，除去所述多晶硅，形成栅多晶硅层；

在除去所述光刻胶图形后，向所述阱中注入杂质离子，在所述半导体层中形成所述第一导电类型的阱；

除去所述阱上的所述氧化层，形成氧化物图形；

通过所述氧化物图形的窗口向阱中注入杂质离子，形成所述第一导电类型的第二杂质注入层，同时通过所述氧化物图形，形成所述第一导电类型的第三杂质注入层，所述第三杂质注入层形成于所述第一杂质注入区之下、所述第二杂质注入层之上；

在所述阱上形成金属电极，在所述金属电极和所述栅多晶硅层之间夹有绝缘层；

进行热处理，通过所述第一、第二和第三杂质注入层的扩散同时形成源区、禁止闭锁的扩散区和欧姆接触区。

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