CN1362744A

CN1362744A - 半导体器件

Info

Publication number: CN1362744A
Application number: CN01143951A
Authority: CN
Inventors: 小林源臣; 野崎秀树
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-27
Filing date: 2001-12-27
Publication date: 2002-08-07
Also published as: EP1220322A2; JP2002203965A; KR20020053713A; TW527630B; EP1220322A3; US20020081784A1

Abstract

课题是抑制PT－IGBT的漏电流的增加。形成满足d2/d1>1.5的n⁺型缓冲层8和p⁺型集电极层9。在这里d1是从p⁺型集电极层9的背面测定的n⁺型缓冲层8中的n型杂质的浓度变成为峰值的深度,d2是在比n⁺型缓冲层8的d1还深的区域中,n⁺型缓冲层8的n型杂质的活化率a成为0.3的最初深度。活化率a可以用(借助于SR分析得到的已经活化的n型杂质的浓度)/(借助于SIMS分析得到的n型杂质的浓度)来定义。

Description

半导体器件

技术领域

本发明涉及具备穿通式IGBT(PT-IGBT)等高耐压半导体元件的半导体器件。

背景技术

作为高耐压半导体器件之一，人们知道IGBT(Insulated Gate BjpolarTransistor，绝缘栅双极晶体管)。图6示出了现有的穿通式IGBT的剖面图。图中，81表示高电阻的n^-型基极层，在该n^-型基极层81的表面上选择性地形成p型基极层82。在p型基极层82的表面上选择性地形成n型发射极层83。

在被n型发射极层83和n^-型基极层81夹在中间的p型基极层82的上边中间存在着栅极绝缘膜84地设置栅极电极85。栅极电极85，例如可以用多晶硅形成。

发射极电极86，通过在层间绝缘膜87上形成了开口的接触孔，连接到n型发射极层83和p型基极层82上。发射极电极86例如可以用Al等的金属形成。然后，用未画出来的钝化物膜把含有这些栅极电极85和发射极电极86在内的n^-型基极层81的表面被覆起来。

另一方面，在n^-型基极层81的背面上，中间存在着n⁺型缓冲层88地设置p⁺型集电极层89。在p⁺型集电极层89上设置集电极90。集电极90，例如可以用Al等的金属形成。

但是，这种PT-IGBT存在着下述问题。图6所示的PT-IGBT，在p⁺型集电极层89上边用已经预先制作上n⁺型缓冲层88和n^-型基极层81的厚的外延晶片(衬底)制造。

具体地说，在厚度625微米的p⁺型集电极层89上边，依次外延生长厚度15微米的n⁺型缓冲层88、厚度60微米的n^-型基极层81，形成了厚度700微米的外延晶片后，对p⁺型集电极层89的背面进行研磨，把p⁺型集电极层89的厚度研磨到薄到175微米的晶片用做衬底。如上所述，要制成厚度700微米的外延晶片要花很多钱。因此，图6所示的PT-IGBT存在着造价高的问题。

只要使用没有预先制作上n⁺型缓冲层88和p⁺型集电极层89的镜面研磨晶片，这样的问题就可以解决。镜面研磨晶片有时候也叫做未加工的Si晶片(raw Si wafer)。

就是说，只要在向镜面研磨晶片导入n型杂质形成n^-型基极层81，在其表面上形成了p型基极层82、n发射极层83、栅极绝缘膜84、栅极电极85、层间绝缘膜87、发射极86、再形成未画出来的钝化物膜之后，再依次向n^-型基极层81的背面注入n型杂质、p型杂质。接着进行目的在于使这些n型和p型杂质活化的退火，形成n⁺型缓冲层88和p⁺型集电极层89就行。

在采用这种工艺的情况下，如果对于n⁺型缓冲层88和p⁺型集电极层89实施高温长时间的退火，则在n^-型基极层81的表面一侧形成的发射极电极86和钝化物膜等就要受到影响。因此，离子注入后的退火温度要受发射极电极86或钝化物膜等限制，代表性地说上限约为500℃左右，这样，已经进行了离子注入的n型或p型杂质就不再可能充分地活化。

在这里，作为上述退火，如果使用从n^-型基极层81的背面照射激光这样的激光退火，就可以防止热一直传导至n^-型基极层81的表面，而且，n^-型基极层81的背面可以一直上升到Si的熔融温度。因此，就可以进行退火而不会对发射极电极86或钝化物膜等造成坏影响。

但是，在进行这种激光退火的情况下，由于激光熔融深度在数微米以内，而且照射时间短，故热不能充分地向n⁺型缓冲层88传导，在n⁺型缓冲层88中残留下损伤层，作为其结果，产生在器件OFF(截止)状态下发生漏电流的问题。发生漏电流的理由如下：如图7所示，当在OFF状态下损伤层91耗尽化后，损伤层91就作为载流子的产生中心起作用。

发明内容

如上所述，现有的使用外延晶片的PT-IGBT，存在着造价昂贵的问题。于是，为了降低造价，人们提出了使用未加工的Si晶片PT-IGBT的方案。但是，这种PT-IGBT如果用离子注入和激光退火来形成其n⁺型缓冲层和p⁺型集电极层，则存在着在器件OFF状态下，会发生漏电流的问题。

本发明的目的在于提供具有可以抑制这样的漏电流的增大的PT-IGBT等的高耐压半导体器件的半导体器件。

在本申请中公开的发明之内，简单地说来代表性的发明如下。就是说，为了实现上述目的，本发明的半导体器件，其特征在于具备：高电阻的第1导电类型基极层、在该第1导电类型基极层的表面上选择性地形成的第2导电类型基极层、在该第2导电类型基极层的表面上选择性地形成的第1导电类型发射极层、在被该第1导电类型发射极层和上述第1导电类型基极层夹在中间的上述第2导电类型基极层上边，中间存在着栅极绝缘膜地设置的栅极电极、在上述第1导电类型基极层的背面上中间存在着高杂质浓度的第1导电类型缓冲层设置的第2导电类型集电极层，而且，设从与上述第1导电类型缓冲层相反一侧的第2导电类型集电极层的表面测定的上述第1导电类型缓冲层中的第1导电类型杂质的峰值浓度位置为d1，设在比上述第1导电类型缓冲层的上述d1还深的区域内，用借助于SR分析得到的上述第1导电类型缓冲层中的已经活化的第1导电类型杂质的浓度除以借助于SIMS分析得到的上述第1导电类型缓冲层中的第1导电类型杂质的浓度定义的活化率变成为规定的值以下的最初的深度为d2的情况下，满足d2/d1＞1.5的条件。

倘采用本发明人等的研究，可知：会使得漏电流的增加的损伤层与PT-IGBT的缓冲层中的杂质的不活化率有关，具体地说，在满足d2/d1＞1.5的条件的情况下，就可以有效地抑制漏电流的增加。因此，倘采用本发明，结果就变成为可以抑制PT-IGBT等的高耐压半导体器件的漏电流的增大。

另外，在上述本发明的半导体器件中，上述规定值虽然是在0.3以下，但是，也可以是在0.2以下。

此外，上述第1导电类型基极层、上述第2导电类型基极层、上述第1导电类型发射极层、上述第1导电类型缓冲层和上述第2导电类型集电极层，也可以例如在镜面研磨晶片上形成。

上述第1导电类型缓冲层和上述第2导电类型集电极层，理想的是用离子注入和激光退火形成。对于这一点将用本发明的实施例进行详述。

此外，在PT-IGBT的情况下，结果就变成为在上述第1导电类型发射极层和上述第2导电类型基极层上设置第1主电极，在上述第2导电类型集电极层上设置第2主电极。

本发明的上述和其它的目的和新的特征，借助于本说明书的讲述和附图将会了解清楚。

附图说明

图1的工序剖面图示出了本发明的一个实施例的PT-IGBT的制造方法。

图2是用来说明SR分析的说明图。

图3示出了用SR分析和SIMS分析研究PT-IGBT的n^-型基极层、n⁺型缓冲层和p⁺型集电极层中的杂质分布的结果。

图4示出了d2/d1与漏电流之间的关系。

图5示出了n⁺型缓冲层的n型杂质的活化率与深度的依赖关系。

图6的剖面图示出了现有的PT-IGBT。

图7是用来说明现有的PT-IGBT的漏电流的机理的说明图。

具体实施方式

以下边参看附图边说明本发明的实施例。首先，本实施例的PT-IGBT是使用镜面研磨晶片(未加工的Si晶片)形成的，因此，与用外延晶片形成的情况不同，不存在造价变高的问题。此外，如以下说明的那样，本实施例的PT-IGBT，与现有的用未加工的Si晶片形成的PT-IGBT不同，也不存在漏电流增加的问题。

图1的剖面图示出了本发明的一个实施例的PT-IGBT的制造方法。

首先，如图1(a)所示，在n^-型基极层1的表面上选择性地形成p型基极层2，接着，在p型基极层2的表面上选择性地形成n型发射极层3。n^-型基极层1是在向镜面研磨晶片内导入了n型杂质后，进行退火形成的。

其次，如图1(b)所示，在整个面上依次淀积上作为栅极绝缘膜4的绝缘膜和作为栅极电极5的导电膜之后，使这些导电膜和绝缘膜图形化，在被n型发射极层3和n^-型基极层1夹在中间的p型基极层2上边，形成中间存在着栅极绝缘膜4地设置栅极电极5构成的绝缘栅极构造。栅极绝缘膜4，例如由硅氧化膜形成，栅极电极5例如由多晶硅形成。

其次，如图1(c)所示，向整个面上淀积层间绝缘膜6，在层间绝缘膜6上开出了接触孔之后，形成与p型基极层2和n型发射极层3接触的发射极电极7。发射极电极7例如由Al形成。

然后，用未画出来的钝化物膜把含有栅极电极5和发射极电极6的n^-型基极层1的表面被覆起来，然后再根据技术规格的耐压使n^-型基极层1变薄。这要用研磨n^-型基极层1背面的办法进行。该研磨，例如用CMP(Chemical Mechanical Polishing，化学机械抛光)法进行。

其次，如图1(d)所示，依次向n^-型基极层1的背面上，在例如剂量为1×10¹⁵cm^-2、加速电压为240KeV的条件下，注入磷等的n型杂质，在例如剂量为1×10¹⁵cm^-2、加速电压为50KeV的条件下，注入硼等的p型杂质之后，采用例如在能密度2.5J/cm²的条件下，向n^-型基极层1的背面(与n⁺型缓冲层8相反一侧的n^-型基极层1的表面)上照射准分子激光，从n^-型基极层1的背面进行使5微米以下的区域熔融这样的激光退火的办法，在n^-型基极层1的背面，形成本发明的n⁺型缓冲层8和p⁺型集电极层9。然后，用众所周知的方法形成集电极10。

本发明的所谓n⁺型缓冲层8和p⁺型集电极层9，指的是满足d2/d1＞1.5的层。在这里，d1是从n⁺型缓冲层8和p⁺型集电极层9之间的界面测定的n⁺型缓冲层8中的n型杂质的浓度成为峰值的深度，d2是在比n⁺型缓冲层8的d1还深的区域中，n⁺型缓冲层8的n型杂质的活化率a的值成为0.3的最初的深度。活化率a可以用(借助于SR(spreading resistance，扩展电阻)分析得到的已经活化的n型杂质的浓度)/(借助于SIMS分析得到的n型杂质的浓度)定义。

SR分析是众所周知的技术，简单地说来如下所述。就是说，使2根针的间隔足够地小(数10到数百微米)，并设其顶端与样品接触面的半径为a，则扩展电阻(Rs)与电阻率(ρ)之间的关系可以由Rs＝ρ/2a给出。

图2示出了在对已进行了杂质扩散的pn结进行斜研磨之后用针的间隔为20微米的器件进行SR分析的样子。图2的掺杂类型2相当于n⁺型缓冲层8，掺杂类型1相当于p⁺型集电极层9。

图3示出了n^-型基极层1、n⁺型缓冲层8和p⁺型集电极层9中的杂质浓度分布。具体地说，分别示出了借助于SR分析得到的杂质浓度分布、借助于SIMS分析得到的杂质浓度分布。此外，在图3中示出的区域A，表示残留有损伤层或损伤层和未激活性离子的区域。在图中，深度＝0相当于p⁺型集电极层9的背面，深度＝1相当于n⁺型缓冲层8与n^-型基极层1的界面。

在器件OFF状态下，含有残留有损伤层的区域A的n⁺型缓冲层8的一部分将耗尽化。为此，区域A越大则漏电流就越大。

残留有损伤层的区域A，是归因于形成n⁺型缓冲层8时的n型杂质的离子注入而产生的区域。因此，区域A可以与d2/d1相关连地考虑，具体地说，可以认为区域A越大则d2/d1将变得越小。就是说。可以认为只要把d2/d1形成得大，就可以减少漏电流。

于是，本发明人等，在研究d2/d1与区域A之间的关系时得知，如图4所示，以d2/d1＝1.5为界，当比该值还大时漏电流将变成为足够地小。

在这里，设d2为在比d1还深的区域中n⁺型缓冲层8中n型杂质的活化率a变成为0.3的最初的深度进行说明。其理由是：如图5所示，从n⁺型缓冲层8中的n型杂质的活化率a＝0.5向活化率a＝0.1的变化是陡峻的，作为这些值的平均值选择了0.3。但是，也可以把使d2变成为活化率a比0.3还小的深度，定义为例如比0.2还小的深度。在图5中，深度＝0相当于p⁺型集电极层9的背面，深度＝1相当于n⁺型缓冲层8与n^-型基极层1的界面。

当使n型杂质的离子注入条件相同而仅仅改变激光退火的条件时，由于Si熔融深度改变，故在d1大体上恒定的基础上d2发生变化。因此，采用使n型杂质的离子注入条件相同，减弱由激光退火实施的加热以使Si熔融深度形成得浅的办法，活化率a＜0.2就可以实现。

在这里，在使n型杂质的离子注入条件相同而仅仅改变激光退火的条件，把d2定义为活化率变成为a＜0.2的最初的深度的情况下的d2/d1，将变得比把d2定义为活化率变成为a＜0.3的最初的深度的情况下的d2/d1还大。因此，在把d2定义为活化率变成为a＜0.2的最初的深度的情况下，d2/d1＞1.5的条件当然可以满足。

另外，本发明并不限于上述实施例。例如在上述实施例中，虽然说明的是把第1导电类型定为n型，把第2导电类型定为p型，但是也可以反过来，把第1导电类型定为p型，把第2导电类型定为n型。

再有，在上述实施例中，虽然说明的是PT-IGBT单个器件(分立器件)，但是也可以在同一芯片内形成PT-IGBT及其控制电路和保护电路等其它电路。

还有，在上述实施例中，虽然说明的是PT-IGBT的情况，但是，本发明也可以适用于使用深沟槽的高耐压MOS晶体管。就是说，本发明对于具有高电阻的第1导电类型基极层/高杂质浓度的第1导电类型缓冲层/第2导电类型集电极层的半导体构造的半导体器件(半导体器件)可以适用。

另外，在上述实施例中还包括种种的阶段，借助于所公开的多个构成要素的适宜的组合，可以抽出种种的发明。例如，即便是从在实施例组中所示的全部构成要素中除去若干构成要素，也可以解决在发明内容那一标题栏中讲述的课题的情况下，作为发明就可以抽出把该构成要素去掉后的构成。

除此之外，在不偏离本发明的要旨的范围内，还可以进行种种变形后实施。

如以上所详述的那样，倘采用本发明，就可以实现具有可以有效抑制漏电流增加的高耐压半导体器件的半导体器件。

Claims

1.一种半导体器件，具备：

高电阻的第1导电类型基极层；

在该第1导电类型基极层的表面上选择性地形成的第2导电类型基极层；

在该第2导电类型基极层的表面上选择性地形成的第1导电类型发射极层；

在被该第1导电类型发射极层和上述第1导电类型基极层夹在中间的上述第2导电类型基极层上边，中间存在着栅极绝缘膜地设置的栅极电极；

在上述第1导电类型基极层的背面上中间存在着高杂质浓度的第1导电类型缓冲层设置的第2导电类型集电极层，

而且，设从与上述第1导电类型缓冲层相反一侧的第2导电类型集电极层的表面测定的上述第1导电类型缓冲层中的第1导电类型杂质的峰值浓度位置为d1，

设在比上述第1导电类型缓冲层的上述d1还深的区域内，用借助于SR分析得到的上述第1导电类型缓冲层中的已经活化的第1导电类型杂质的浓度除以借助于SIMS分析得到的上述第1导电类型缓冲层中的第1导电类型杂质的浓度定义的活化率成为规定值以下的最初深度为d2的情况下，

满足d2/d1＞1.5的条件。

2.根据权利要求1所述的半导体器件，其特征在于：上述规定值在0.3以下。

3.根据权利要求1或2所述的半导体器件，其特征在于：上述第1导电类型基极层、上述第2导电类型基极层、上述第1导电类型发射极层、上述第1导电类型缓冲层和上述第2导电类型集电极层，在镜面研磨晶片上形成。