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CN109300973B - 形成纳米片晶体管的方法及相关结构 - Google Patents

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CN109300973B CN201810818689.7A CN201810818689A CN109300973B CN 109300973 B CN109300973 B CN 109300973B CN 201810818689 A CN201810818689 A CN 201810818689A CN 109300973 B CN109300973 B CN 109300973B
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成敏圭
谢瑞龙
朴灿柔
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Abstract

本发明涉及形成纳米片晶体管的方法及相关结构，其中，一种根据本揭示内容的IC结构包括：衬底；一对晶体管部位，位在该衬底上，其中，该衬底横向在该对晶体管部位之间的上表面界定分离区；一对纳米片堆栈，各自位在该对晶体管部位的其中一者上；绝缘衬里，在该分离区内共形地位在该衬底的该上表面上，以及位在该对晶体管部位的各者的侧壁表面上；半导体心轴，位在该绝缘衬里上且位于该分离区上方；一对绝缘体区，各自在该对晶体管部位的各者的侧壁表面上横向位于该半导体心轴与该绝缘衬里之间；以及源极/漏极外延区，位于该对绝缘体区及该半导体心轴上方，其中，该源极/漏极外延区横向抵接该对纳米片堆栈。

Description

形成纳米片晶体管的方法及相关结构
技术领域
本揭示内容是有关于集成电路(IC)设计，且更特别的是，有关基于使用源极及漏极接触的底部介电隔离的电性隔离堆栈纳米片场效应晶体管结构的IC结构及其形成方法。
背景技术
纳米片晶体管是指包括在一对源极/漏极外延区之间延伸的多个堆栈纳米片的场效应晶体管(FET)类型。FET通常包括形成于半导体衬底中且被沟道区分离的掺杂源极/漏极外延区。栅极绝缘层位于沟道区之上而导电栅极电极位于该栅极绝缘层之上。栅极绝缘层与栅极电极可一起称为装置的“栅极堆栈”、“栅极结构”等等。通过施加适当的电压至栅极电极，沟道区变成导电且允许电流在该结构的源极区、漏极区之间流动。
为了改善FET的操作速度以及提高FET在集成电路(IC)上的密度，设计的尺寸已逐渐变小。减小FET的尺寸及沟道长度可改善FET 的切换速度。许多挑战随着FET及IC的特征尺寸变小而出现。例如，现有平面FET的尺寸大幅缩减可能会产生静电问题及电子移动率劣化。尺寸缩小的平面FET可能有更短的栅极长度使得它更加难以控制沟道。例如“环绕式栅极”纳米线或纳米片结构的替代装置架构允许进一步缩放IC，部分由于栅极经结构化成可缠绕沟道。此结构可以较低的泄露电流来提供更好的控制、更快的操作、以及较低的输出电阻。
纳米片晶体管与现有晶体管结构之间的结构差异以及形成纳米片晶体管所需的加工，可能与操作期间的效能差异相关。此类效能效应在结构上可能难以管理，包括个别晶体管之间有不同的分离距离，例如，在装置的“短沟道”区中的两个横向毗邻晶体管与在“长沟道”区中的两个横向毗邻晶体管。在以统一流程形成有不同的横向分离的纳米片晶体管的情形下，以单一制造方案形成有不同尺寸的结构可能会是技术上的挑战。例如，不同工艺的负载效应可能会在具有不同尺寸的结构的加工之间造成矛盾，例如，在较宽区域中可能形成比较小区域有更多的氧化物或其他物质。负载效应及类似的加工限制可能影响单一加工范例是否能成功地将目标晶体管结构与在装置的另一区域中有不同物理尺寸、分离等等的晶体管一起形成在装置的一区域中。
发明内容
本揭示内容的第一方面提供一种集成电路(IC)结构，包括：衬底，具有一对晶体管部位(site)，其中该衬底横向在该对晶体管部位之间的上表面界定分离区；一对纳米片堆栈，各自位在该对晶体管部位的其中一者上；绝缘衬里(liner)，在该分离区内共形地位在该衬底的该上表面上；半导体心轴，位于该绝缘衬里上且位于该衬底的该分离区上方；一对绝缘区，各自横向位于该半导体心轴与在该对晶体管部位的各者的侧壁表面上的该绝缘衬里之间；以及源极/漏极外延区，位于该对绝缘区及该半导体心轴上方，其中该源极/漏极外延区横向抵接该对纳米片堆栈的各者。
本揭示内容的第二方面提供一种形成集成电路(IC)结构的方法，该方法包括：在衬底的上表面上形成绝缘衬里，该衬底被包括在前驱结构(precursor structure)中，该前驱结构具有：横向隔开的一对晶体管部位，界定于该衬底内，其中该绝缘衬里形成于该衬底横向在该对晶体管部位之间的该上表面上，各自位在该对晶体管部位中的一者上的一对纳米片堆栈，以及各自位在该对纳米片堆栈的其中一者上的一对栅极结构；在该绝缘衬里上形成牺牲结构，其中该牺牲结构包括：位在该绝缘衬里上的半导体心轴，以及位在该半导体心轴上的掩膜层，其中该掩膜层的上表面位于该对栅极结构之上；形成一对绝缘体区，该对绝缘区的各者横向位在该牺牲结构与该对晶体管部位的其中一者之间；以及移除该掩膜层以暴露该半导体心轴的该上表面；以及从该对纳米片堆栈的暴露侧壁与该半导体心轴的该暴露上表面，外延成长在该对纳米片堆栈之间的源极/漏极外延区。
本揭示内容的第三方面提供一种形成集成电路(IC)结构的方法，该方法包括：从衬底形成第一对晶体管部位及第二对晶体管部位，其中该第一对晶体管部位之间的横向分离距离小于该第二对晶体管部位之间的分离距离，且其中该第一对晶体管部位与该第二对晶体管部位各自包括各自位在该对晶体管部位的各自一者上的一对纳米片堆栈，以及各自位在该对晶体管部位的各自一者上的一对栅极结构；选择性地形成绝缘区于该第一对晶体管部位之间以覆盖该衬底在该第一对晶体管部位之间的第一部分，其中该第二对晶体管部位与该衬底在该第二对晶体管部位之间的第二部分在选择性地形成该绝缘衬里之后仍然暴露；从该对纳米片堆栈在该第一对晶体管部位上的暴露部分，外延成长第一源极/漏极外延区于该第一对半导体晶体管部位之间，致使该第一源极/漏极外延区上覆该绝缘区；以及从该衬底的该第二部分与该对纳米片堆栈在该第二对晶体管部位上的暴露部分，外延成长一第二源极/漏极外延区于该第二对半导体晶体管部位之间。
附图说明
以下参考附图详述本揭示内容的具体实施例，其中类似的组件用相同的附图标记表示，且其中：
图1的横截面图根据本揭示内容图示衬底与待加工成初级结构的纳米片堆栈。
图2的横截面图根据本揭示内容图示形成一组栅极结构于该纳米片堆栈上用于加工成初级结构。
图3的横截面图根据本揭示内容图示蚀刻该纳米片堆栈及衬底在该栅极结构之间的部分以形成一前驱结构。
图4的横截面图根据本揭示内容图示共形地形成于暴露表面上的囊封衬里。
图5的横截面图根据本揭示内容图示使用共形工艺沉积的牺牲半导体层。
图6的横截面图根据本揭示内容的数个具体实施例图示经形成为可产生牺牲结构的掩膜层。
图7的横截面图根据本揭示内容的数个具体实施例图示被选择性地蚀刻的牺牲半导体层。
图8的横截面图根据本揭示内容的数个具体实施例图示被移除的囊封衬里。
图9根据本揭示内容的数个具体实施例图示选择性地凹陷交替纳米片以形成内间隔体凹部的工艺。
图10的横截面图根据本揭示内容的数个具体实施例图示共形地形成于暴露表面上的薄绝缘衬里。
图11的横截面图根据本揭示内容的数个具体实施例图示通过各向异性沉积介电材料于绝缘衬里上而形成的绝缘区。
图12的横截面图根据本揭示内容的数个具体实施例图示共形地形成于暴露表面上以夹止(pinch-off)内间隔体凹部的薄绝缘衬里。
图13根据本揭示内容的数个具体实施例图示凹陷绝缘衬里以形成内间隔体且暴露半导体心轴的工艺。
图14的横截面图根据本揭示内容的数个具体实施例图示外延成长源极/漏极外延区。
图15的横截面图图示在按照本揭示内容的具体实施例形成第一金属层级接触于源极/漏极外延区上之后的IC结构。
图16根据本揭示内容的数个具体实施例图示形成用于IC结构的功函数金属的平面图。
图17的横截面图根据本揭示内容的数个具体实施例图示形成在数个连续栅极上共形地形成的囊封衬里。
图18的横截面图根据本揭示内容的数个具体实施例图示形成掩膜层于衬底及数个连续栅极上面。
图19的横截面图根据本揭示内容的数个具体实施例图示凹陷掩膜层以在短沟道区中产生剩余部分，接着是囊封衬里的去角 (chamfering)。
图20的横截面图根据本揭示内容的数个具体实施例图标剥除在短沟道区中的掩膜层且形成另一囊封衬里。
图21的横截面图根据本揭示内容的数个具体实施例图示从交替纳米片形成内间隔体凹部。
图22的横截面图根据本揭示内容的数个具体实施例图示共形地形成于暴露表面上以夹止内间隔体凹部的绝缘涂层。
图23的横截面图根据本揭示内容的数个具体实施例图示凹陷绝缘涂层以界定内间隔体且暴露交替纳米片。
图24的横截面图根据本揭示内容的数个具体实施例图示外延成长源极/漏极外延区以产生IC结构。
图25的横截面图示在按照本揭示内容的具体实施例形成第一金属层级接触于源极/漏极外延区上之后的IC结构。
应注意，本揭示内容的附图未按比例绘制。附图旨在只描绘本揭示内容的典型方面，因此不应被视为限制本揭示内容的范畴。附图中，类似的组件用相同的附图标记表示。
具体实施方式
本揭示内容是有关于集成电路(IC)设计，且更特别的是，有关于包括使用源极及漏极接触的底部介电隔离的(“纳米片晶体管”)IC结构，及其形成方法。具体言之，本揭示内容提供具有使源极及漏极接触与衬底以物理及电气方式分离的绝缘介电材料的各种IC结构，及其形成方法。在纳米片晶体管结构中，通过从半导体纳米片边缘成长的半导电源极/漏极外延区，可提供与栅极区中用作晶体管沟道的各种纳米片的电性连接。在本揭示内容具体实施例中形成的源极/漏极外延区可位于在多个区域中为了加工一致性而形成的介电材料上方，以及提供与衬底的物理及电气分离。相比于现有加工，本文提及的各种具体实施例提供一致的加工技术以形成有电性隔离源极/漏极外延区的纳米片晶体管和对应接触，于有不同的横向栅极至栅极分离距离的多个区域中，同时维持与纳米片晶体管形成有关的优点。
也应了解，当例如层、区域或衬底的组件被指为在另一组件“上”或“上方”时，它可直接在该另一组件上或也可存在中介组件。相比之下，当组件被指为“直接位在另一组件上(directly on)”或“直接位在另一组件上方(directly over)”时，则可不存在中介组件。也应了解，当组件被指为“连接(connected)”或“耦合(coupled)”至另一组件时，它可直接连接或耦合至该另一组件或可存在中介组件。相比之下，当组件被指为“直接连接(directlyconnected)”或“直接耦合(directly coupled)”至另一组件时，则不存在中介组件。
如本文所述的方法可使用于IC芯片的制造。所产生的集成电路芯片可与其他芯片、离散电路组件及/或其他讯号处理装置整合成为(a) 例如主板的中间产品或者是(b)最终产品的一部分。最终产品可为包括任何集成电路芯片的任何产品。
图1的横截面图根据本揭示内容的数个具体实施例图示将会被加工的初始纳米片结构50。初始纳米片结构50可加工成为将会根据具体实施例来加工的前驱结构100(图3)，且可为用于制造成描述于本文的前驱结构100的较大IC结构的一部分。初始纳米片结构50与前驱结构100可经结构化成各自有一部分包括“短沟道”区100S与“长沟道”区100L。如图1所示和本文所述，在各区100S、100L中的不同组件及次组件可实质或完全相同，除了不同组件之间有不同的横向分离距离以外。
初始纳米片结构50可包括衬底102。如图示，衬底102可包括任何当前已知或以后开发能够加工成为晶体管结构的材料，且可包括，例如块状半导体层、绝缘体上覆半导体(SOI)衬底等等，它可包括以形成晶体管为目标的一或多个部位，亦即，如本文在别处所述的“晶体管部位”。因此，衬底102可上覆有不同材料及/或电气性质的一或多个其他材料层，且附图省略此类材料层以根据本揭示内容来较佳地图解说明形成IC结构的结构及工艺。衬底102可包括任何当前已知或以后开发的半导体材料，这可包括但不限于：硅、锗、碳化硅，以及实质由具有以公式AlX1GaX2InX3AsY1PY2NY3SbY4界定的组合物的一或更多III-V 族化合物半导体组成者，在此X1、X2、X3、Y1、Y2、Y3及Y4为相对比例，各个大于或等于零且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1为总相对莫耳量)。其他合适衬底包括具有组合物ZnA1CdA2SeB1TeB2的II-VI族化合物半导体，在此A1、A2、B1及B2为相对比例，各个大于或等于零且 A1+A2+B1+B2＝1(1为总莫耳量)。此外，衬底102的全部或一部分可带有应变。
衬底102可具有各种组态，例如图示的块硅组态。衬底102也可具有包括块硅层、埋藏绝缘层及主动层的绝缘体上覆硅(SOI)组态，其中半导体装置均形成于主动层中及主动层之上。衬底102可由硅制成或可由除硅以外的材料制成。因此，用语“衬底”或“半导体衬底”应被理解成涵盖所有半导体材料以及此类材料的所有形式。在衬底102 包括鳍形半导体区时，多个衬底102可各自位在底下层(underlying layer)上且取向为互相平行。通过形成半导体材料于底下结构(未图标) 上，可形成前驱结构100的衬底102。为了示范和简化，附图已省略位于衬底102下面的其他材料及/或层。此外，本文会以“横过栅极的方向”描绘各种横截面图。亦即，衬底102与从它形成的晶体管部位 128(图3)可经定位成横向邻近一组沟槽、绝缘材料等等以用于电性隔离不同的晶体管结构。
根据一实施例，衬底102可用沉积及/或晶片接合(wafer bonding) 形成，例如，氧离子植入隔离(separation by implantation of oxygen，SIMOX)。如本文所使用的，用语“沉积”可包括任何当前已知或以后开发适于沉积的技术，包括但不限于：例如，化学气相沉积 (CVD)，低压CVD(LPCVD)，等离子体增强CVD(PECVD)，半大气CVD(SACVD) 高密度等离子体CVD(HDPCVD)，快速热CVD(RTCVD)，超高真空 CVD(UHVCVD)，有限反应处理CVD(LRPCVD)，金属有机CVD(MOCVD)，溅镀沉积，离子束沉积，电子束沉积，激光辅助沉积，热氧化，热氮化，旋涂法，物理气相沉积(PVD)，原子层沉积(ALD)，化学氧化，分子束外延(MBE)，镀覆，及蒸镀。
前驱结构100可包括例如用外延成长形成于衬底102上的纳米片堆栈114，且纳米片堆栈114可包括位于衬底102上面的交替材料层。纳米片堆栈114可包括，例如，多个交替的半导体纳米片116及牺牲纳米片118。半导体纳米片116及牺牲纳米片118初始可在衬底102 的上表面上形成为交替材料层。半导体纳米片116可从任何当前已知或以后开发的半导体材料形成，例如，硅，其中有衬底102的各种示范组合物可操作供使用于半导体纳米片116。相比之下，相对于半导体纳米片116的组合物，牺牲纳米片118可由不同的材料构成，例如，经选定成在后续加工利于换成不同材料的一或多种材料。根据一示范具体实施例，牺牲纳米片118可包括硅锗(SiGe)。在此情形下，根据任何当前已知或以后开发的技术，牺牲纳米片118在后续加工可换成一或多种导电材料用于提供在半导体纳米片116之间的导电纳米片，例如，横向蚀刻及移除半导体材料且用导电金属填充及取代半导体材料。在任何情形下，相比于其他晶体管组件，通过具有显著减少的厚度，各纳米片116、118在结构上可与描述于本文的其他组件不同。在一实施例中，堆栈114中的各纳米片116、118各有例如小于约5.0纳米(nm)的厚度。
通过执行多个外延成长工艺以产生或界定纳米片堆栈114，纳米片 116、118可实质形成于整个衬底102上。在此图示实施例中，纳米片在纳米片堆栈114中的个数及厚度可随着特定应用而有所不同。在图标于此的实施例中，图标的纳米片堆栈114包括3个半导体纳米片 118。不过，实际上，可形成具有任何所欲个数的纳米片的纳米片堆栈 114，包括单一半导体纳米片116及牺牲纳米片118。另外，纳米片堆栈114包括多个第二牺牲纳米片118，各纳米片118不需要形成为有相同的厚度，然而有些应用可能会如此。同样，当纳米片堆栈114包括多个半导体纳米片116时，堆栈114内的各半导体纳米片116不需要形成为有相同的厚度，然而有些应用可能会如此。
翻到图2，一组栅极结构(或者，称为“虚拟栅极”)120可直接位在纳米片堆栈114上。各栅极结构120初始可形成于块状纳米片材料的目标区上以界定个别晶体管结构的长度，且提供用于在后续加工产生目标晶体管结构的牺牲材料。在一具体实施例中，各栅极结构120 可包括例如由非晶硅(a-Si)构成的上半导体(upper semiconductor)122。各栅极结构120可进一步包括横向抵接上半导体区122的侧壁间隔体124。例如用沉积及蚀刻的组合，可将用于栅极结构120的侧壁间隔体124形成于纳米片堆栈114的初始结构上方且横向邻近上半导体区122。侧壁间隔体126可由各种不同材料构成，例如氮化硅、SiBCN、SiNC、SiN、SiCO及SiNOC等等，且各自可由相同或不同的材料制成。由一或多层绝缘或掩膜材料构成的上掩膜(也称为硬掩膜)126位于上半导体区122上，用以在前驱结构100的后续加工期间保护上半导体区122及/或其他底下材料。具体而言，上掩膜126例如可包括位于一或多层掩膜材料下面由氮化物或氧化物材料构成的绝缘体，例如，氮化硅或氧化硅硬掩膜(用不同的剖面线表示)。根据一实施例，各栅极结构120的高度可在约50至约200纳米(nm)之间，长度可在约15纳米至约200纳米之间。
翻到图3，可例如用蚀刻及/或用于移除材料的其他工艺(用向下箭头表示)，移除纳米片堆栈114中不被栅极结构120覆盖的部分，以在短沟道区100S及长沟道区100L中形成多个纳米片堆栈114。例如，基于栅极结构120的尺寸，各纳米片堆栈114可经形成为具有预定长度和在相邻纳米片堆栈114之间的横向分离距离。在纳米片堆栈的形成期间，也可移除衬底102的底下部分，例如，以界定在各纳米片堆栈 114底下的晶体管部位128。各晶体管部位128在结构上可与衬底102 连续，且在有些情形下，在纳米片堆栈114形成后，可从衬底102的上表面突出。在其他情形下，晶体管部位128可单纯地被界定为衬底 102在一纳米片堆栈114下面的部分。因此，多个纳米片堆栈114各自可位在对应的晶体管部位128的上表面上。
尽管前驱结构100的短沟道区100S及长沟道区100L可包括有不同尺寸的类似或相同组件，但各组件在其中的相对位置在各区之间可不同。在短沟道区100S中，短沟道区100S的栅极结构120与晶体管部位128之间的分离距离RS可实质小于长沟道区100L的分离距离RL。根据一实施例，短沟道区100S的晶体管部位128之间的分离距离RS可小于约20纳米。相比之下，长沟道区100L的晶体管部位128之间的分离距离RL可大于约250纳米。各栅极结构120的栅极长度(例如，横跨栅极结构120从侧壁到侧壁的横向距离)在短沟道区100S中可小于约15纳米，同时栅极结构120的长度在长沟道区100L中可达约200 纳米。
请参考图4，前驱结构100(图3)的短沟道区100S及长沟道区100L 可被一起加工以产生根据本揭示内容的IC结构。在有些情形下，图4 至图15省略短沟道区100S用于与长沟道区100L对应的组件的参考线路及数目只是为了使图解说明清楚。本揭示内容的具体实施例可包括：在各区100S、100L中，共形地形成囊封衬里130于衬底102、晶体管部位128、纳米片堆栈114与栅极结构120的暴露表面上，如图所示。囊封衬里130可由任何当前已知或以后开发的绝缘材料构成，例如氧化物、氮化物及/或其他绝缘材料。适用于囊封衬里130的组合物的材料可包括，例如二氧化硅(SiO2)、氮化硅(SiN)、(SiCO)、氧化铪 (HfO2)、氧化铝(Al2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、二氧化钛(TiO2)、氧化镨(Pr2O3)、氧化锆(ZrO2)、氧化铒(ErOx)、其他基于硅及氮化物的材料(例如，SiBCN、SiNC、SiNOC)、有机硅化合物，及其他当前已知或以后开发有类似性质的材料。
翻到图5，本揭示内容可包括，例如，通过经由共形沉积于囊封衬里130的暴露表面上来形成牺牲半导体层132于囊封衬里130上，从而以横向在长沟道区100L的晶体管部位128之间在后续工艺用于掩膜的一区域为目标。由于用于形成牺牲半导体层132的共形工艺，牺牲半导体层132的厚度可大约等于RS，亦即，短沟道区100S中的栅极之间的分离距离。在形成后，牺牲半导体层132可上覆长沟道区100L中的衬底102、晶体管部位128、纳米片堆栈114、栅极结构120及囊封衬里130。牺牲半导体层132例如可由非晶硅(a-Si)构成或可包括可共形地沉积的不同半导体材料，例如硅锗(SiGe)。
牺牲半导体层132的共形沉积，以及在长沟道区100L中的较大分离距离，可在牺牲半导体层132中界定横向在栅极结构120、纳米片堆栈114之间的凹部134。凹部134可仅部分伸入牺牲半导体层132的深度，致使牺牲半导体层132的一部分位在凹部134下面及衬底102之上。如图示，凹部134的下表面可与横向相邻的纳米片堆栈114的一或多个纳米片116、118(图1)实质对齐。凹部134也可包括从纳米片堆栈114的侧壁表面横移的一对横向侧壁134W和囊封衬里130形成于其上的部分。因此，可将凹部134的形状制作成横向位在晶体管部位128、纳米片堆栈114与栅极结构120之间但分离的牺牲结构，以便保护衬底102及囊封衬里130不受后续加工影响。
翻到图6，本揭示内容的具体实施例可包括：用其他材料填充凹部 134(图5)以便保护底下层及/或组件。如图示，本揭示内容可包括在凹部134内形成掩膜层136，致使掩膜层136直接位在牺牲半导体层132 的一部分上和位在衬底102及囊封衬里130的底下部分之上。掩膜层 136可包括当前已知或以后开发的一或多种物质，其经组配成可承受集成电路材料的光刻加工，例如有机平坦化层(OPL)、软掩膜材料及/或经组配成可保护底下组件的其他光阻材料。不管用什么方法体现，掩膜层136可在形成后填充凹部134，例如，通过沉积于牺牲半导体层 132上，然后平坦化，致使掩膜层136的上表面与牺牲半导体层132 的上表面实质共面。在如本文所述地形成及加工后，在仍然没有短沟道区100S时，掩膜层136可横向位在长沟道区100L的晶体管部位 128、纳米片堆栈114与栅极结构120之间。
翻到图7，本揭示内容的具体实施例可包括：移除牺牲半导体层 132的数个部分(图2至图5)，在衬底102上方留下掩膜层136及其下的材料完好无损。依照任何当前已知或以后开发的移除半导体材料的工艺，例如选择性蚀刻，可移除牺牲半导体层132中不被掩膜层136 覆盖的部分。蚀刻大致上是指移除材料(例如，形成于衬底之上的各种结构)，且常用掩膜(例如，掩膜层136)在原位执行，使得可选择性地从衬底的某些区域移除材料，同时让在衬底的其他区域中的材料不受影响。图6中以向下的箭头符号图标蚀刻工艺。大致有两类蚀刻：(i) 湿蚀刻与(ii)干蚀刻。湿蚀刻用可选择能够选择性地溶解给定材料(例如，氧化物)的溶剂(例如，酸或碱)执行，同时留下相对完好无损的另一材料(例如，多晶硅或氮化物)。选择性蚀刻给定材料的能力对许多半导体工艺而言是基本的。湿蚀刻通常会各向同性地蚀刻匀质材料(例如，氮化物)，但是湿蚀刻也可各向异性地蚀刻单晶材料(例如，硅晶片)。干蚀刻可用等离子体执行。通过调整等离子体的参数，等离子体系统可用数种模态操作。普通等离子体蚀刻会产生在晶片表面起反应的电中性(neutrally charged)高能自由基。由于中性粒子会从所有角度冲击晶片，因此此过程为各向同性。离子研磨或溅镀蚀刻用大约从一个方向接近晶片的惰性气体高能离子轰击晶片，因此此过程有高度各向异性。反应性离子蚀刻(RIE)在居于溅镀、等离子体蚀刻中间的条件下操作且可用来产生深、窄的特征，例如STI沟槽。用于移除半导体材料的蚀刻材料及/或工艺可移除牺牲半导体层132而不影响囊封衬里130的数个部分。
简略参考图8，根据本揭示内容的进一步加工可包括进一步移除囊封衬里130(图3至图7)，例如，用对囊封衬里130的材料组合物有选择性而不影响掩膜层136的蚀刻剂。在囊封衬里130包括半导体材料的情形下，续续选择性蚀刻暴露表面可从短沟道区100S完全移除囊封衬里130，同时在长沟道区100L的掩膜层136下面只留下一部分的囊封衬里130完好无损。
翻到图9，移除牺牲半导体层132及囊封衬里130可暴露各纳米片堆栈114在晶体管部位128之上的横向侧壁。为了制备用于后续栅极形成的纳米片堆栈114，根据本揭示内容的进一步加工可包括横向凹陷的交替纳米片(例如，牺牲纳米片118(图1))以在各纳米片堆栈114中产生多个凹部114R。可提供交替纳米片的横向凹陷，例如，通过施加对牺牲纳米片118的组合物(例如，SiGe或类似结晶半导体)有选择性的湿蚀刻剂，且留下其他结构(例如，衬底102、晶体管部位128、掩膜层136等等)实质完好无损。随后在凹部114中可形成附加绝缘材料，例如，内间隔体，如本文在别处所述的。
请参考图10，在凹部114R形成后，可形成附加绝缘材料于纳米片堆栈114上。例如，可形成包括例如一或多个绝缘氧化物及/或描述于本文的其他电绝缘材料的绝缘涂层138以对各纳米片堆栈114中的暴露凹部114R涂上一层。由此，绝缘涂层138可提供经形成与纳米片堆栈114接触的其他组件的附加电绝缘。描述于本文的工艺可在长沟道区100L中产生牺牲结构140。被掩膜层136覆盖且先前没有被移除的牺牲半导体层132的剩余部分可在掩膜层136下面保持完好无损用作半导体心轴142。牺牲结构140的掩膜层136的上表面在长沟道区100L 中可位于栅极结构120的上表面之上，如图示。尽管在后续加工最终可从长沟道区100L移除牺牲结构140的数个部分，但牺牲结构140在长沟道区100L中的位置及形状可允许在各区100S、100L中一致地形成邻近晶体管部位128的附加材料。
请参考图11，本揭示内容的具体实施例可包括：在已加工结构的各区100S、100L中形成绝缘区146。长沟道区100L中的各绝缘区146 横向位于牺牲结构140的侧壁与一对应的晶体管部位128之间。牺牲结构140的所得结构允许绝缘区146成对地紧邻各自的晶体管部位128 而形成。由于在短沟道区100S中的晶体管部位128之间的分离距离缩减，所以在没有牺牲结构140存在于其中的情况下，可形成绝缘区146 于短沟道区100S中。除了形成于各区的晶体管部位128上以外，绝缘区146初始也可形成于掩膜层136及各栅极结构的上表面上，如图示。随后可移除纳米片堆栈114及掩膜层136上的绝缘区146而不影响形成于晶体管部位128上的绝缘区，如本文在别处所述的。长沟道区100L 的晶体管部位128与牺牲结构140的毗邻侧壁之间的分离距离可设计成大约等于在短沟道区100S内的晶体管部位128之间的分离距离，例如，达约20纳米。可通过各向异性高密度等离子体(HDP)沉积绝缘材料(例如，SiO2或描述于本文的其他电绝缘材料)于其他绝缘材料上，例如，至少于在晶体管部位128与半导体心轴142之间的绝缘涂层138 上，及/或于纳米片堆栈114及掩膜层136的暴露表面上，而形成绝缘区146。在需要或适用时，绝缘材料的数个部分可从纳米片堆栈114 及掩膜层136移除，或者可保持完好无损以形成纳米片堆栈114及/或掩膜层136的一部分。在各晶体管部位128之间，绝缘区146的上表面在衬底102以上的高度可实质等于或大于半导体心轴142的上表面。
前往图12，本揭示内容的具体实施例可包括：除了纳米片堆栈114 与栅极结构120中先前已形成绝缘涂层138的暴露表面以外，在掩膜层136及绝缘区146上形成附加绝缘涂层138。附加绝缘涂层138例如可包括氮化物衬里及/或绝缘材料，用以在形成后“夹止”凹部114R(图8)以在纳米片堆栈114中产生位在交替纳米片之间的内间隔体148。内间隔体148可经定位成横向邻近各纳米片堆栈114的牺牲纳米片118(图1)，且垂直位在各纳米片堆栈114的半导体纳米片116(图 1)之间。如图示，绝缘涂层138的数个部分也可形成于掩膜层136及绝缘区146上。
请参考图13，可移除牺牲结构140(图10至图12)及绝缘涂层138 的数个部分以制备纳米片堆栈114及半导体心轴142供后续加工用。如本文在别处所述的，牺牲结构140的位置及尺寸可允许同样在邻近短沟道区100S及长沟道区100L的晶体管部位128的空间内形成绝缘区146。为了形成纳米片晶体管的栅极的组件，可从长沟道区100L移除牺牲结构140的各种绝缘组件。例如，通过用于移除暴露电绝缘材料的非选择性蚀刻剂，可移除绝缘涂层138中不形成内间隔体148的数个部分的暴露部分。此类材料的移除另外可移除，例如，先前形成于纳米片堆栈114的上表面上的绝缘区146。由于内间隔体148存在于交替纳米片之间，所以内间隔体148在移除绝缘涂层138后仍然可实质完好无损。此外，可保护绝缘衬里144在半导体心轴142下面的部分不被移除，从而也可保持完好无损。
除了移除绝缘涂层138的暴露部分外，本揭示内容的具体实施例也可包括：移除掩膜层136以暴露在其下面的半导体心轴142的上表面SU。任何剩余的绝缘区146可与掩膜层136一起移除，例如，通过在同一个工艺一起移除此类剩余部分与掩膜层136。用于移除掩膜层 136的工艺例如可包括选择性蚀刻OPL物质及/或掩膜层136的类似材料而不实质影响衬底102上的其他材料。根据更特定的实施例，移除掩膜层136可包括：形成有附加数量的OPL或类似的掩膜材料以增加掩膜层136的尺寸，由此覆盖晶体管部位128、纳米片堆栈114与栅极结构120。然后，可剥除扩大的OPL以暴露半导体心轴142的上表面 SU和先前被掩膜层136覆盖的其他材料。
翻到图14，本揭示内容的具体实施例可包括：例如，从半导体纳米片116的暴露侧壁(图1至图3)及半导体心轴142的上表面SU(图13) 外延成长源极/漏极外延区150在各对的纳米片堆栈114之间。用语“外延成长及/或沉积”及“经外延形成及/或成长”意指成长半导体材料于也被称为“种子层”的半导体材料的沉积表面上，其中被成长的半导体材料与半导体材料的沉积表面可具有相同的结晶特性。在外延沉积工艺中，控制由气体源提供的化学反应剂并设定系统参数，使得到达半导体衬底沉积表面的沉积原子有足够的能量在表面上四处走动且自行以沉积表面中的原子的晶体排列为方向。因此，外延半导体材料可具有与它可形成于其上的沉积表面相同的结晶特性。例如，沉积于{100}晶面上的外延半导体材料可取得{100}取向。在一些具体实施例中，外延成长及/或沉积工艺对于形成于半导体表面上可具有选择性，且可不沉积材料于电介质表面上，例如二氧化硅或氮化硅表面(例如，纳米片堆栈114、绝缘区146、内间隔体148)。尽管半导体心轴 142可包括非晶硅，然而源极/漏极外延区150可包括例如结晶硅，因为它是从具有与半导体心轴142及/或纳米片堆栈114的半导体材料不同的半导体材料或组合物的种子层形成。
源极/漏极外延区150可形成通到纳米片堆栈114的电气连接的一部分，例如，用以电气连接至纳米片晶体管的沟道区。例如，由于通过描述于本文的其他工艺形成半导体心轴142及绝缘区146，所以源极 /漏极外延区150可一起形成于在衬底102之上的短沟道区100S及长沟道区100L中。在形成后，长沟道区100L中的源极/漏极外延区150 各自可位在各对晶体管部位128之间且位在绝缘区146上方。绝缘衬里144可使半导体心轴142及源极/漏极外延区150与各区100S、100L 中的衬底102电气分离，如本文在别处所述的。由于各纳米片堆栈114 与半导体心轴142的相对位置，所以长沟道区100L中的源极/漏极外延区150在形成后可呈实质U形或其他阶状几何。在各区100S、100L 中形成源极/漏极外延区150可由此产生根据本揭示内容的数个具体实施例的IC结构160。
请参考图15，本揭示内容的具体实施例可进一步包括：形成附加组件于IC结构160上以界定通到纳米片晶体管的栅极接触及终端接触 (terminal contact)。具体言之，在形成源极/漏极外延区150于各区 100S、100L中后，进一步的加工可包括：在短沟道区100S及长沟道区 100L中形成绝缘体162(例如，通过沉积)于各栅极结构120及源极/漏极外延区150上。绝缘体162的组合物可包括任何当前已知或以后开发的绝缘材料，例如，包括在描述于本文别处的栅极结构120及/或绝缘区146内的一或多个绝缘体。
在形成绝缘体162以覆盖纳米片堆栈114及源极/漏极外延区150 后，根据本揭示内容的进一步加工可包括：移除绝缘体162的目标部分，例如，在纳米片堆栈114之间和在源极/漏极外延区150上面的部分，以提供通到晶体管栅极端子的电气连接。因此，本揭示内容的具体实施例可包括：在绝缘体162内形成一或多个开口以供填充沟槽硅化物164。绝缘体162在纳米片堆栈114上方的剩余部分可界定各自位在纳米片堆栈114上以及源极/漏极外延区150的数个部分上的一组绝缘帽盖。沟槽硅化物164可形成于绝缘体162的开口内以从源极/漏极外延区150延伸到绝缘体162的上表面。硅化物大致是指由硅与金属制成的一或多种合金以形成通到半导体材料的导电接触。示范硅化物化合物例如可包括硅化钛(TiSi2)、硅化钴(CoSi2)、硅化镍(NiSi)及/ 或包括半导体材料(例如，硅)及一或多种导电金属的其他化合物或合金。在沟槽硅化物164的情形下，其中的半导体粒子至少部分可由在其下的源极/漏极外延区150提供。除了沟槽硅化物164以外，本揭示内容的具体实施例可包括：在绝缘体162的相对侧壁表面上形成保护衬里165。保护衬里165至少部分可由一或多种导电金属构成，例如，包括在沟槽硅化物164中的一或多种硅化物材料。保护衬里165例如可包括硅化钴及/或由耐火金属形成的一或多种材料，以使沟槽硅化物 164与绝缘体162电气分离。
根据本揭示内容的IC结构160可包括根据略述于本文的工艺所形成的各种结构中的一或多个结构。IC结构160可包括在单一衬底上的数个短沟道区100S及数个长沟道区100L，彼等各自可包括衬底102 与位于其上的数对晶体管部位128。衬底102横向在晶体管部位128 之间的上表面可界定在各对晶体管部位128之间的分离区(RS、RL(图 1))。数对纳米片堆栈114可对应地位在一对晶体管部位128中的一者上。绝缘衬里144在衬底102上可位在晶体管部位128之间，其中位于其上的半导体心轴142只在长沟道区100L内。数对绝缘区146可横向位在半导体心轴142与横向毗邻晶体管部位128的侧壁表面之间。源极/漏极外延区150可位于各绝缘区146及半导体心轴142上面，使得半导体区150横向抵接对应的纳米片堆栈114对。除了存在半导体心轴142与尺寸有相对差异外，IC结构160在短沟道区100S 及长沟道区100L中可包括实质相同的组件。IC结构160的各晶体管部位128与纳米片堆栈114可包括在其上的栅极结构120，除了在其上方的绝缘体162以外。沟槽硅化物162可直接位在源极/漏极外延区150 上以界定通到它的电气连接，且直接位在各个纳米片堆栈114与绝缘体162的数个部分之间。
由于在较早的工艺中形成牺牲结构140(图10至图12)，所以绝缘体162在各栅极结构120与长沟道区100L中的沟槽硅化物164及/或保护衬里165之间的横向宽度DF可大约等于各绝缘区146在各晶体管部位128与半导体心轴142之间的横向宽度DG。在操作期间，可通过沟槽硅化物164施加电压至纳米片堆栈114，这样可以允许该电压在装置的操作期间流动通过纳米片堆栈114的数个部分，如本文所述。
请一起参考图15(横截面图)及图16(平面图，只有长沟道区 100L)，根据本揭示内容的工艺也可包括：用高功函数金属166(以下简称“功函数金属”，例如钴(Co)、钡(Be)、金(Au)等等)取代牺牲纳米片118(图1)及/或上半导体区122(图1)以提供通过IC结构160的导电性。功函数金属166在图16中以幻影图示以表示它位于绝缘体162 下面。根据一具体实施例，IC结构160例如可横向延伸进出图15的页面以电气连接在相对两端的各个源极/漏极端子。功函数金属166也以与沟槽硅化物164不同的剖面线图标，以强调材料组合物的差异。为了用导电材料取代牺牲纳米片118及/或上半导体区122的半导体材料，根据任何用于以导电材料取代牺牲半导体材料的当前已知或以后开发的工艺，牺牲纳米片118及上半导体区122可换成功函数金属166 及/或类似导电材料。根据一示范工艺，可形成邻近纳米片堆栈114与栅极结构120的横向相对两端的开口L(只图示于图15)以暴露纳米片堆栈114与栅极结构120的侧壁表面。然后，例如，通过施加湿蚀刻剂或其他材料以选择性地移除SiGe、非晶硅及/或包括在牺牲纳米片 118及/或上半导体区122中的其他材料，可选择性地移除牺牲纳米片 118及/或上半导体区122，同时让纳米片堆栈114与栅极结构120的其他部分完好无损。然后，例如，通过沉积以填充来自牺牲纳米片118 及上半导体区122中已被移除的空间，从而可形成功函数金属166。应了解，或者，根据当前已知或以后开发的其他工艺，可形成功函数金属166于纳米片堆栈114内及/或与其接触。
翻到图17，本揭示内容的其他具体实施例可包括：进一步应用描述于本文的各种工艺及材料以产生不同的IC结构，例如，供使用于具有不同形状的纳米片晶体管。有关图1至图16所描述于本文别处的各种工艺在适用时因此可应用于描述于本文的其他具体实施例或实作，反之亦然。相比于图1至图16，图17至图25中的组件的大小、尺度等等的任何差异只是为了清楚图解说明描述于本文的工艺。
如本文所述，前驱结构100可用在说明图1至图13时提及的各种初始加工步骤形成。除了各自位在短沟道区100S及长沟道区100L中的多对晶体管部位128以外，根据本揭示内容的待加工的前驱结构100 可包括由一或多个半导体材料构成的衬底102。各鳍片可包括纳米片堆栈114，在其上具有交替序列的半导体纳米片116与牺牲纳米片118。除了各区100S、100L中的晶体管部位128之间有不同的分离距离RS、 RL以外，晶体管部位128、纳米片堆栈114与栅极结构120在各区100S、 100L中的结构则可实质相同。根据本揭示内容的工艺可包括：根据用于任何当前已知或以后开发用于在衬底102上或从衬底102形成此类结构的工艺，例如，针对本文说明图1的组件时提及的一或多种制造技术，形成除了纳米片堆栈114与栅极结构120以外的晶体管部位128。
如本文所述，各栅极结构120可包括一对应组的不同组件。例如，栅极结构120可包括由本文提及的其中一种示范材料(例如，非晶硅 (a-Si))构成的上半导体区122，视需要其具有使虚拟栅极120的上半导体区122与底下的纳米片堆栈114垂直分离的薄二氧化硅(SiO2)层 (未图示)或其他栅极介电材料。在有些情形下，上半导体区122在后续工艺可换成栅极电介质及/或导电材料区。各栅极结构120可进一步包括横向抵接上半导体区122的侧壁间隔体124。例如，用沉积及蚀刻的组合，可形成侧壁间隔体124于纳米片堆栈114上方且横向邻近上半导体区122。侧壁间隔体124可包括任何现有间隔体材料，例如氧化物。栅极结构120也可包括，例如，由一或多层绝缘材料构成的上掩膜126，且可位于上半导体区122上以在前驱结构100的后续加工期间提供上半导体区122及/或其他底下材料的进一步保护。
继续参考图17，本揭示内容的具体实施例可包括：在各区100S、 100L的晶体管部位128上形成电绝缘材料，例如，囊封衬里130，且能至少覆盖衬底102在晶体管部位128之间的一部分。绝缘涂层可经由沉积或形成绝缘材料于暴露表面上的其他技术形成，且根据一特定实施例，可包括一或多个涂层的氧化物材料或类似的电绝缘物质。
翻到图18，根据本揭示内容的进一步加工可包括：在形成(例如，沉积)囊封衬里130于衬底102、晶体管部位128、纳米片堆栈114与栅极结构120上后，紧接着形成掩膜层136于囊封衬里130的暴露表面上。不论在各区100S、100L中的大小、分离、距离等等的差异为何，绝缘区146可在囊封衬里130与栅极结构120在各区100S、100L中的至少上表面之间垂直延伸。掩膜层136至少部分可包括描述本文别处的一或多个OPL材料及/或其他掩膜材料。尽管掩膜层136可由单层绝缘材料构成，然而应了解，在替代具体实施例中，掩膜层136可包括多种不同材料层。在任何情形下，囊封衬里130与掩膜层因此初始在形成后可位在各区100S、100L内的相似位置。
请参考图19，本揭示内容可包括：从各区100S、100L的目标区移除囊封衬里130及掩膜层136的部分。各区100S、100L可移除掩膜层 136与囊封衬里的部分，例如，通过用选择性蚀刻与凹陷OPL或类似掩膜材料的组合，接着是选择性蚀刻或移除氧化物材料，及/或适合用于从结构移除绝缘体(例如，氧化物去角)的其他组合。短沟道区100S中的晶体管部位128之间的分离距离的缩减可能妨碍蚀刻剂及/或其他移除材料接触绝缘掩膜层136的暴露部分且与其反应的能力，从而造成各区100S、100L内的蚀刻速率或等效反应速率不一样。不过，由于各区100S、100L内相邻的晶体管部位128之间的分离距离不一样，所以尽管从长沟道区100L完全移除掉，囊封衬里130只在短沟道区100S 内的至少一部分仍然可维持完好无损。
翻到图20，附加绝缘涂层138可共形地形成于暴露表面上以在短沟道区100L内界定绝缘区146。如图示，可剥除掩膜层136的剩余部分，且换成绝缘涂层138形成于短沟道区100S中的晶体管部位128之间的部分。如图示，绝缘涂层138的剩余部分及/或随后形成的绝缘区 146可一起从衬底102延伸到大约在短沟道区100S内的晶体管部位128 的上表面或纳米片堆栈114的下半部。相比之下，在长沟道区100L的晶体管部位128之间的较宽分离可造成绝缘涂层138及掩膜层136在同一个工艺中被完全移除。
图21根据本揭示内容的数个具体实施例图示用于横向凹陷交替纳米片(例如，牺牲纳米片118(图1、17)的工艺。在短沟道区100S中形成及界定绝缘区146之后，可加工各区100S、100L的纳米片堆栈114 以制备内间隔体在各纳米片堆栈114与栅极结构120上的后续形成。各堆栈114的交替纳米片可根据任何当前已知或以后开发用于移除结构的横向部分的工艺而部分横向凹陷，例如，描述于本文别处用于横向移除导电材料或半导体材料的数个部分的一或多个各种工艺。更特别的是，可用湿沉积及/或类似工艺选择性地横向蚀刻纳米片堆栈 114。由此，此类工艺可形成垂直在纳米片堆栈114的交替纳米片之间的多个凹部114R，例如，在半导体纳米片116(图1、17)之间且邻近牺牲纳米片118，如本文在别处所述的。
请参考图22，本揭示内容的具体实施例可包括：形成绝缘涂层138 的附加区域在晶体管部位128、纳米片堆栈114、栅极结构120上以及直接在绝缘区146上。绝缘涂层138的附加区域例如可包括一或多个绝缘材料，例如氮化物绝缘体、氧化物绝缘体及/或任何其他当前已知或以后开发经组配成在晶体管中可用作间隔体材料的物质。在一示范具体实施例中，经由选择性或非选择性沉积于暴露表面上，可形成绝缘涂层于区100S、100L的晶体管部位128、纳米片堆栈114、栅极结构120及绝缘区146的暴露表面上。根据一示范具体实施例，绝缘涂层138可选择性地形成于晶体管部位128、纳米片堆栈114与栅极结构 120上，致使衬底102不包括绝缘涂层138。不管用什么方法形成，绝缘涂层138的数个部分可形成于纳米片堆栈114的交替纳米片之间，例如，垂直在半导体纳米片116之间(图1、14)且在其横向凹陷后横向邻近牺牲纳米片118(图1、14)。绝缘涂层138在交替纳米片之间先前已形成有凹部114R(图17)的此种区域可界定在纳米片堆栈114内以及晶体管部位128上方的一组内间隔体148。
翻到图23，本揭示内容可包括：移除绝缘涂层138中不形成部分内间隔体148的部分，由此允许进一步加工晶体管部位128、纳米片堆栈114与栅极结构120及/或连接至其他组件。绝缘涂层138的数个部分可与经组配成可将绝缘涂层138的材料组合物溶解、逐出等等的一或多种材料一起选择性地移除，同时让衬底102上的其他材料实质完好无损。根据一实施例，可施加热亚磷酸以蚀刻绝缘涂层138。在此情形下，可控制酸的数量致使在短沟道区110S及长沟道区100L内的纳米片堆栈114上的内间隔体148保持完好无损。此外，在热磷酸施加至用以蚀刻的结构后，可移除绝缘涂层138不包括在内间隔体148内的任何其他部分。如图示，在移除绝缘涂层138后，可暴露长沟道区 100L的晶体管部位128及衬底102。不过，绝缘区146与绝缘涂层138 中被绝缘区146覆盖的剩余部分可保护短沟道区100S中的衬底102及晶体管部位128。
请参考图24，本揭示内容具体实施例的进一步加工可包括：外延形成纳米片晶体管的源极/漏极区以产生例如根据本揭示内容的IC结构160B。与描述于本文的其他工艺类似，本揭示内容可包括：例如，从各区100S、100L中的半导体纳米片116(图14)的暴露侧壁外延成长源极/漏极外延区150于各对纳米片堆栈114之间。此外，衬底102在长沟道区100L中仍然暴露，这可允许源极/漏极外延区150也可从衬底102在晶体管部位128之间的暴露表面成长。在适用情况下，源极/ 漏极外延区150可包括例如基于半导体纳米片116及/或衬底102的组合物的结晶硅。在此情形下，半导体区146可直接位在短沟道区100S 的源极/漏极外延区150下面，而长沟道区100L中由于缺少半导体心轴142(图10至图15)而不存在。
如本文在别处所述的，各区100S、100L中的源极/漏极外延区150 可形成通到纳米片堆栈114的电气连接的一部分，例如，以根据本揭示内容的数个具体实施例提供通到纳米片堆栈114的电气连接。如本文所述，由于绝缘区146只形成于目标区(例如，短沟道区100S)，源极/漏极外延区150在衬底102上方一起形成于短沟道区100S及长沟道区100L中，且与短沟道区100S的绝缘区146接触。在形成后，长沟道区100L中的源极/漏极外延区150各自位在各对晶体管部位128 之间且直接在衬底102上。由于长沟道区100L中的晶体管部位128与纳米片堆栈114的相对位置及分离距离，所以IC结构160的源极/漏极外延区150在形成后也可呈实质U形或其他阶状几何。在各区100S、 100L中形成源极/漏极外延区150，由此可产生根据本揭示内容的数个具体实施例的IC结构160B。
翻到图25，根据本揭示内容的进一步加工可包括：形成绝缘体 162、沟槽硅化物164及/或保护衬里165于各区100S、100L上，如在本文别处于说明不同实作时所述者。如本文所述，可形成邻近各区 100S、100L中的栅极结构120的绝缘体162。绝缘体162也可至少部分覆盖在IC结构160B的各区100S、100L中的源极/漏极外延区150。绝缘体162的组合物可由任何当前已知或以后开发的绝缘材料构成，例如，包括在栅极结构120及/或绝缘区146内的一或多个绝缘体。在绝缘体162形成前，可移除各栅极结构120的其他绝缘组件(例如，上掩膜126(图1、14)以允许绝缘体162形成于其上。如图标，IC结构 160B的其他修改例如可包括：移除绝缘体162在源极/漏极外延区150 上方的目标部分以形成通到源极/漏极外延区150的沟槽硅化物164以提供通到纳米片堆栈114的栅极接触。绝缘体162位于栅极结构120与沟槽硅化物164或保护衬里165之间的剩余部分可界定各自位在各个栅极结构120及源极/漏极外延区150的数个部分上的一组绝缘帽盖。如图示，沟槽硅化物164可实质从源极/漏极外延区150延伸到绝缘体162的上表面。此外，根据描述于本文的其他工艺，牺牲纳米片118(图14)可换成功函数金属166，例如，选择性地蚀刻目标半导体组合物用于以沉积来换成功函数金属166。因此，根据本揭示内容所产生的IC结构160B可包括短沟道区100S及长沟道区100L，其中源极/漏极外延区150位在横向相邻的纳米片堆栈114之间，而绝缘区146只出现在短沟道区100S的晶体管部位128之间。尽管图示及讨论与对应加工技术有关的多个IC结构160(图15至图16)、160B(图24至图25)，然而应了解，可一起形成结构160、160B于同一个衬底102的各个部分上，及/或可独立形成于多个衬底102上。
提出本揭示内容的描述是为了图解说明而非旨在穷尽或以所揭示的形式限制本揭示内容。本领域一般技术人员明白有许多修改及变体而不脱离本揭示内容的范畴及精神。例如，尽管本揭示内容描述与纳米片装置有关的方法，然而应了解类似的工艺可应用于FinFET装置。该具体实施例经选择及描述成可最佳地解释本揭示内容的原理及其实际应用，且使得本领域的其他一般技术人员能够了解本揭示内容有不同修改的不同具体实施例适合使用于想到的特定用途。

Claims (20)

1.一种集成电路(IC)结构，包含：
衬底，具有一对晶体管部位，其中，该衬底横向在该对晶体管部位之间的上表面界定分离区；
一对纳米片堆栈，各自位在该对晶体管部位的其中一者上；
绝缘衬里，在该分离区内共形地位在该衬底的该上表面上；
半导体心轴，位于该绝缘衬里上且位于该衬底的该分离区上方；
一对绝缘区，各自横向位于该半导体心轴与在该对晶体管部位的各者的侧壁表面上的该绝缘衬里之间；以及
源极/漏极外延区，位于该对绝缘区及该半导体心轴上方，其中，该源极/漏极外延区横向抵接该对纳米片堆栈的各者。
2.如权利要求1所述的集成电路 ( IC )结构，其中，该对晶体管部位的各者之间的横向分离大于约250纳米(nm)。
3.如权利要求1所述的集成电路 ( IC ) 结构，进一步包含：
一对栅极结构，各自位在该对纳米片堆栈的其中一者上；
一对绝缘帽盖，各自位在该对栅极结构的其中一者上且直接位在该源极/漏极外延区的一部分上；以及
沟槽硅化物，位在该源极/漏极外延区上且横向在该对绝缘帽盖之间。
4.如权利要求3所述的集成电路(IC) 结构，其中，该对绝缘帽盖的各者在该栅极结构与该沟槽硅化物之间的横向宽度大约等于该对绝缘区在该对晶体管部位的各者与该半导体心轴之间的横向宽度。
5.如权利要求1所述的集成电路 ( IC ) 结构，其中，该半导体心轴包含非晶半导体，且其中，该源极/漏极外延区包含结晶半导体。
6.如权利要求1所述的集成电路(IC) 结构，其中，该对纳米片堆栈的各者包括各自被多个半导体纳米片的其中一者分离的多个牺牲纳米片。
7.一种形成集成电路(IC)结构的方法，该方法包含：
在衬底的上表面上形成绝缘衬里，该衬底被包括在前驱结构中，该前驱结构具有：
横向隔开的一对晶体管部位，界定于该衬底内，其中，该绝缘衬里形成于该衬底横向在该对晶体管部位之间的该上表面上，
一对纳米片堆栈，各自位在该对晶体管部位的其中一者上，
以及
一对栅极结构，各自位在该对纳米片堆栈的各自一者上；
在该绝缘衬里上形成牺牲结构，其中，该牺牲结构包括：
半导体心轴，位在该绝缘衬里上，以及
掩膜层，位在该半导体心轴上，其中，该掩膜层的上表面位于该对栅极结构之上；
形成一对绝缘区，该对绝缘区的各者横向位在该牺牲结构与该对晶体管部位的其中一者之间；以及
移除该掩膜层以暴露该半导体心轴的该上表面；以及
从该对纳米片堆栈的暴露侧壁与该半导体心轴的该暴露上表面，外延成长在该对纳米片堆栈之间的源极/漏极外延区。
8.如权利要求7所述的方法，其中，形成该牺牲结构进一步包括：
沉积牺牲半导体层于该衬底及该对晶体管部位上方；
形成凹部于横向在该对晶体管部位之间的该牺牲半导体层内，其中，该凹部的下表面实质对齐在该对纳米片堆栈的各者中的纳米片，且其中，该凹部包括与该对晶体管部位的侧壁横向分离的一对侧壁；
形成该掩膜层于该凹部内；以及
移除该牺牲半导体层不在该掩膜层下面的部分，致使在该移除后，该牺牲半导体层的剩余部分界定该半导体心轴。
9.如权利要求8所述的方法，其中，形成该绝缘衬里于该衬底的该上表面上包括：
形成绝缘涂层于该衬底、该对晶体管部位、该对纳米片堆栈及该对栅极结构的暴露表面上；以及
在移除该牺牲半导体层的数个部分后，从该对晶体管部位、该对纳米片堆栈及该对栅极结构的暴露表面移除该绝缘涂层，致使该绝缘涂层位在该衬底与该半导体心轴之间的剩余部分界定该绝缘衬里。
10.如权利要求7所述的方法，在形成该对绝缘区之前，进一步包含：
在该对纳米片堆栈的各者中横向凹陷一组交替的纳米片，以在该对纳米片堆栈中产生多个横向凹部；以及
形成绝缘涂层于该衬底、该对晶体管部位、该对纳米片堆栈、该对栅极结构及该牺牲结构的暴露表面上，其中，该绝缘涂层的一部分填充该多个横向凹部。
11.如权利要求10所述的方法，在形成该对绝缘区后，进一步包含：从该对纳米片堆栈、该对栅极结构及该牺牲结构的表面移除该绝缘涂层，致使该绝缘涂层位在该对纳米片堆栈的该多个横向凹部内的剩余部分界定内间隔体。
12.如权利要求7所述的方法，在成长该源极/漏极外延区后，进一步包含：
形成绝缘体于该对栅极结构的各者及该源极/漏极外延区上；
形成开口于该绝缘体内以暴露该源极/漏极外延区在该对纳米片堆栈之间的上表面，其中，该绝缘体的剩余部分界定各自位在该对栅极结构的其中一者上且直接位在该源极/漏极外延区的一部分上的一对绝缘帽盖；以及
形成沟槽硅化物于该开口内，致使该沟槽硅化物位在该源极/漏极外延区上且横向在该对绝缘帽盖之间，其中，该对绝缘帽盖的各者在该栅极结构与该沟槽硅化物之间的横向宽度大约等于该对绝缘区在该对晶体管部位的各者与该半导体心轴之间的横向宽度。
13.如权利要求7所述的方法，其中，该半导体心轴包含非晶半导体，且其中，该源极/漏极外延区包含结晶半导体。
14.一种形成集成电路(IC)结构的方法，该方法包含：
从衬底形成第一对晶体管部位及第二对晶体管部位，其中，该第一对晶体管部位之间的横向分离距离小于该第二对晶体管部位之间的分离距离，且其中，该第一对晶体管部位与该第二对晶体管部位各自包括各自位在该对晶体管部位的各自一者上的一对纳米片堆栈，以及各自位在该对晶体管部位的各自一者上的一对栅极结构；
选择性地形成绝缘区于该第一对晶体管部位之间以覆盖该衬底在该第一对晶体管部位之间的第一部分，其中，该第二对晶体管部位与该衬底在该第二对晶体管部位之间的第二部分在选择性地形成该绝缘衬里之后仍然暴露；
从该对纳米片堆栈在该第一对晶体管部位上的暴露部分，外延成长第一源极/漏极外延区于该第一对半导体晶体管部位之间，致使该第一源极/漏极外延区上覆该绝缘区；以及
从该衬底的该第二部分与该对纳米片堆栈在该第二对晶体管部位上的暴露部分，外延成长第二源极/漏极外延区于该第二对半导体晶体管部位之间。
15.如权利要求14所述的方法，其中，该第一源极/漏极外延区的下表面位在该第二源极/漏极外延区的下表面之上，且其中，该第二源极/漏极外延区接触且上覆该衬底。
16.如权利要求14所述的方法，在外延成长该第一及该第二源极/漏极外延区之前，进一步包含：
横向凹陷在位于该第一对及该第二对晶体管部位上方的该纳米片堆栈的各者中的一组交替纳米片，以在各纳米片堆栈中产生多个横向凹部；以及
形成绝缘区于至少该衬底、该纳米片堆栈及该栅极结构的暴露表面上，其中，该绝缘区的一部分填充该多个横向凹部。
17.如权利要求16所述的方法，在形成该绝缘区后，进一步包含：从该衬底、该纳米片堆栈及该栅极结构的表面移除该绝缘区 ，致使该绝缘区位于该纳米片堆栈的该多个横向凹部内的剩余部分界定内间隔体。
18.如权利要求14所述的方法，其中，该第一源极/漏极外延区的该外延成长与该第二源极/漏极外延区的该外延成长同时发生。
19.如权利要求14所述的方法，其中，选择性地形成该绝缘区于该第一对晶体管部位之间包括：
形成绝缘衬里于该衬底、该第一对晶体管部位、该第二对晶体管部位、该纳米片堆栈及该栅极结构的暴露表面上；
形成掩膜层于该衬底上，致使该掩膜层覆盖该第一对晶体管部位、该第二对晶体管部位、该纳米片堆栈及该栅极结构；
从该衬底的至少该第二部分、该纳米片堆栈及该栅极结构移除该绝缘衬里及该掩膜层，致使该绝缘衬里及该掩膜层的剩余部分位在该衬底的该第一部分上且在该第一对晶体管部位之间；
移除在该第一对晶体管部位之间的该掩膜层以在该第一对晶体管部位之间产生横向间隙；以及
形成绝缘体于在该第一对晶体管部位之间的该横向间隙内。
20.如权利要求19所述的方法，其中，形成该绝缘体于在该第一对晶体管部位之间的该横向间隙内包括：
形成绝缘涂层于该横向间隙内且于该衬底、该第二对晶体管部位、该纳米片堆栈及该栅极结构的暴露表面上；以及
从该衬底的该第二部分、该纳米片堆栈及该栅极结构移除该绝缘涂层，致使该绝缘衬里及该绝缘涂层的剩余部分界定在该第一对晶体管部位之间的该横向间隙内的该绝缘体。
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