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KR102903832B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법

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KR102903832B1
KR102903832B1 KR1020200082374A KR20200082374A KR102903832B1 KR 102903832 B1 KR102903832 B1 KR 102903832B1 KR 1020200082374 A KR1020200082374 A KR 1020200082374A KR 20200082374 A KR20200082374 A KR 20200082374A KR 102903832 B1 KR102903832 B1 KR 102903832B1
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channel
uppermost
layers
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김겸
김도희
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 제1 방향으로 연장된 핀 구조를 갖는 활성 영역을 포함하는 기판; 상기 핀형 활성 영역 상에 배치되며, 상기 기판의 상면에 수직인 방향으로 이격된 복수의 채널층; 상기 복수의 채널층을 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극; 상기 복수의 채널층과 상기 게이트 전극 사이에 배치된 게이트 절연막; 및 상기 제1 방향에 따른 상기 복수의 채널층의 양측에 연결되며, 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역;을 포함하며, 상기 복수의 채널층은 최상위 채널층과 최하위 채널층과, 상기 최상위 채널층과 상기 최하위 채널층 사이에 위치한 중간 채널층을 포함하고, 상기 제2 방향으로의 단면에서, 상기 최상위 채널층은 상기 중간 채널층의 폭보다 큰 폭을 갖는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICES AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다.
최근에는, 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 또한, 반도체 소자는 빠른 동작속도와 함께 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 집적회로 소자의 밀도를 높이기 위한 스케일링 기술 중 하나로서, 기판 상에 활성 핀을 형성하고, 상기 활성 핀을 이용하여 게이트를 형성하는 3차원 구조의 채널을 갖는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제들 중 하나는, 전기적 특성 및 신뢰성이 향상된 3차원 구조의 채널을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 제1 방향으로 연장된 핀형 활성 영역을 포함하는 기판; 상기 핀형 활성 영역 상에 배치되며, 상기 기판의 상면에 수직인 방향으로 이격된 복수의 채널층; 상기 복수의 채널층을 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극; 상기 복수의 채널층과 상기 게이트 전극 사이에 배치된 게이트 절연막; 및 상기 제1 방향에 따른 상기 복수의 채널층의 양측에 연결되며, 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역;을 포함하며, 상기 복수의 채널층은 최상위 채널층과 최하위 채널층과, 상기 최상위 채널층과 상기 최하위 채널층 사이에 위치한 중간 채널층을 포함하고, 상기 제2 방향으로의 단면에서, 상기 최상위 채널층은 상기 중간 채널층의 폭보다 큰 폭을 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 제1 방향으로 연장된 핀형 활성 영역을 포함하는 기판; 상기 핀형 활성 영역 상에 배치되며, 상기 기판의 상면에 수직인 방향으로 이격된 복수의 채널층; 상기 복수의 채널층을 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극; 상기 복수의 채널층과 상기 게이트 전극 사이에 배치된 게이트 절연막; 및 상기 제1 방향에 따른 상기 복수의 채널층의 양측에 연결되며, 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역;을 포함하며, 상기 복수의 채널층은 최상위 채널층과, 상기 핀형 활성 영역의 상부 영역에 의해 제공되는 최하위 채널층과, 상기 최상위 채널층과 상기 최하위 채널층 사이에 위치한 중간 채널층을 포함하고, 상기 제2 방향으로의 단면에서, 상기 최하위 채널층은 상기 중간 채널층의 폭보다 큰 폭을 가지며, 위로 향하는 경사진 측면을 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 제1 방향으로 연장된 핀형 활성 영역을 포함하는 기판; 상기 핀형 활성 영역 상에 배치되며, 상기 기판의 상면에 수직인 방향으로 이격된 복수의 채널층; 상기 복수의 채널층을 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극; 상기 복수의 채널층과 상기 게이트 전극 사이에 배치된 게이트 절연막; 및 상기 제1 방향에 따른 상기 복수의 채널층의 양측에 연결되며, 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역;을 포함하며, 상기 복수의 채널층은 최상위 채널층과, 상기 핀형 활성 영역의 상부 영역에 의해 제공되는 최하위 채널층과, 상기 최상위 채널층과 상기 최하위 채널층 사이에 위치한 중간 채널층을 포함하고, 상기 제2 방향으로의 단면에서, 상기 최상위 채널층 및 상기 최하위 채널층은 각각 상기 중간 채널층의 폭보다 큰 폭을 가지며, 상기 최상위 채널층의 상면은 돌출된 모서리부를 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 기판의 활성 영역 상에 복수의 제1 반도체층 및 복수의 제2 반도체층을 교대로 적층하여 적층 구조체를 형성하는 단계; 상기 적층 구조체를 식각하여 상기 활성 영역 상에 핀형 구조체를 형성하는 단계; 상기 핀형 구조체의 표면에 실리콘 에피택셜 라이너를 형성하는 단계; 상기 실리콘 에피택셜 라이너 상에 상기 핀형 구조체를 둘러싸도록 갭필 절연막을 형성하는 단계; 상기 갭필 절연막에 습식 어닐링 공정을 적용하는 단계 - 상기 습식 어닐링 공정에서 상기 실리콘 에피택셜 라이너의 적어도 일부가 산화됨 - ; 및 상기 핀형 구조체가 노출되도록 상기 갭필 절연막을 부분적으로 제거하는 단계;를 포함하는 반도체 장치 제조방법을 제공한다.
본 발명의 일 실시예에 따르면, 전기적 특성 및 신뢰성이 향상된 3차원 구조의 채널을 갖는 반도체 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도2는 도 1에 도시된 반도체 장치를 D1-D1'선 및 D2-D2'선을 따라 절개하여 본 단면도들이다.
도 3은 도 2의 반도체 장치의 "A" 부분을 확대한 단면도이다.
도 4a 내지 도 7a은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정(핀 구조체 형성공정)을 설명하기 위한 사시도들이다.
도 4b 내지 도 7b은 각각 도 4a 내지 도 7a의 공정 결과물을 D2-D2'선을 따라 절개하여 본 단면도들이다.
도 8a 내지 도 10a는 각각 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정(소자 분리층 형성)을 설명하기 위한 단면도들이다.
도 8b 내지 도 10b는 각각 도 8a 내지 도 10a의 단면의 일부를 확대한 부분 확대도들이다.
도 11은 습식 어닐링 공정에 따른 실리콘 소모량을 나타내는 그래프이다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 다른 일부 공정(더미 게이트 구조체 및 소스/드레인 형성)을 설명하기 위한 사시도들이다.
도 13a 내지 도 16a 및 도 13b 내지 도 16b는 각각 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 다른 일부 공정(게이트 구조체 형성)을 설명하기 위한 D1-D1'선 및 D2-D2'선에 따른 단면도들이다.
도 17a 및 도 17b는 본 개시의 일 실시예에 따른 반도체 장치를 D1-D1'선 및 D2-D2'선을 따라 절개하여 본 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 19a 내지 도 19c는 도 18에 도시된 반도체 장치를 D2a-D2a'선, D2b-D2b'선 및 D2c-D2c'선을 따라 절개하여 본 단면도들이다.
도 20a 내지 도 20c는 도 19c에 도시된 반도체 장치의 제조방법의 일부 공정을 나타나낸 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 2는 도 1에 도시된 반도체 장치를 D1-D1'선 및 D2-D2'선을 따라 절개하여 본 단면도들이다.
도 1과 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101)과, 상기 기판(101) 상에 배치된 활성 영역(105)과, 상기 활성 영역(105) 상에 배치된 복수의 채널층(CH)과, 상기 복수의 채널층(CH)을 둘러싸는 게이트 구조체(GS)를 포함할 수 있다.
기판(101) 상에는 핀형 활성 영역(105)이 제공될 수 있다. 상기 기판(101)은 반도체 기판일 수 있다. 일 예로, 상기 기판(101)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 핀형 활성 영역(105)은 상기 기판(101)의 상면으로부터 상기 기판(101)의 상면에 수직한 방향(Z 방향)으로 돌출되며, 상기 기판(101)의 상면에 평행한 제1 방향(X 방향)으로 연장된 핀 구조(fin structure)를 가질 수 있다. 일부 실시예들에서, 상기 핀형 활성 영역(105)의 핀 구조는 1개로 도시되어 있으나, 상기 제1 방향(X 방향)과 교차하는 제2 방향(Y 방향)으로 평행하게 배열된 복수개의 핀 구조로 제공될 수 있다.
소자 분리층(110)이 상기 핀형 활성 영역(105)의 양측에 상기 기판(101) 상에 제공될 수 있다. 상기 소자 분리층(110)은 상기 핀형 활성 영역(105)을 정의할 수 있다. 예를 들어, 상기 소자 분리층(110)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 일부 실시예들에서, 상기 소자 분리층(110)은 상기 핀형 활성 영역(105)의 상부 측벽들을 노출할 수 있다. 상기 소자 분리층(110)의 상면은 상기 활성 영역(105)의 상면보다 낮은 레벨에 위치할 수 있다.
도 2를 참조하면, 상기 복수의 채널층들(CH)은 상기 기판(101)의 상면에 수직한 방향(Z 방향)을 따라 서로 이격되어 배치될 수 있다. 본 실시예에 채용된 채널층들(CH)은 최상위에 위치한 제1 채널층(CH1)과 최하위에 위치한 제4 채널층(CH4)과, 상기 제1 채널층(CH1)과 상기 제4 채널층(CH4) 사이에 위치한 제2 및 제3 채널층들(CH2,CH3)을 포함할 수 있다. 여기서, 제2 및 제3 채널층들은 중간 채널층이라고 한다. 최하위인 제4 채널층(CH4)은 상기 핀형 활성 영역(105)의 상부 영역으로 제공되며, 나머지 다른 채널층, 즉 제1 내지 제3 채널층들(CH1,CH2,CH3)은 각각 상기 기판(101)의 상면에 수직한 방향(Z 방향)을 따라 상기 핀형 활성 영역(104)으로부터 서로 이격되어 배치될 수 있다. 상기 제1 내지 제3 채널층들(CH1,CH2,CH3)은 상기 핀형 활성 영역(105)과 동일하거나 유사한 반도체로 이루어진 나노 시트(nanosheet)로 구성될 수 있다.
도 3은 도 2의 반도체 장치에서 "A" 부분을 확대한 단면도이다.
도 2(우측 단면)와 함께 도 3을 참조하면, 최상위 및 최하위에 각각 위치한 제1 및 제4 채널층들(CH1,CH4)이 중간에 위치한 제2 및 제3 채널층들(CH2,CH3)보다 더 큰 폭을 가질 수 있다. 이러한 폭의 차이는 도 2에 도시된 제2 방향(Y 방향)으로의 단면에서 나타나며, 도 2에 도시된 제1 방향(X 방향)으로의 단면에서 이러한 폭 차이가 나타나지 않을 수 있다. 설령 있더라도 상기 제1 방향으로의 단면(도 2의 좌측 단면 참조)에서, 상기 제2 및 제3 채널층들(CH2,CH3)의 폭과 상기 제1 및 제4 채널층(CH1,CH4)의 폭의 차이는 상기 제2 방향으로의 단면(도 2의 우측 단면 참조)에서의 폭 차이보다 작을 수 있다. 예를 들어, 상기 제1 방향으로의 단면에서, 상기 제1 내지 제4 채널층들(CH1,CH2,CH3,CH4)의 폭은 실질적으로 동일한 폭을 가질 수 있다. 예를 들어, 상기 제2 방향으로의 단면(도 2의 우측 단면 참조)에서의 채널층 폭의 차이는 약 1㎚ ∼ 약 10㎚ 범위일 수 있으나, 이에 한정되지는 않는다.
도 3에 도시된 바와 같이, 최상위 채널층인 제1 채널층(CH1)은 그 상면의 양측에 돌출된 부분(PT)을 가질 수 있다. 돌출된 부분(PT)은 상부를 향해 비교적 뾰족한 단부를 가질 수 있다. 이러한 돌출된 부분(PT)은 상기 제1 방향으로 연장될 수 있다(도 12a 및 도 12b 참조). 이와 같이, 상기 제2 방향으로의 단면(도 2의 우측 단면 참조)에서, 상기 제1 채널층(CH1)의 상면은 돌출된 부분(PT)을 갖지만, 상기 제1 방향으로의 임의의 단면(도 2의 좌측 단면 참조)에서는, 상기 제1 채널층(CH1)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 제1 및 제4 채널층(CH1,CH4)은 그 사이에 위치한 제2 및 제3 채널층(CH2,CH4)의 폭(W1,W2)보다 큰 폭(Wa,Wb)을 가지며, 특히 상기 제1 채널층(CH1)은 돌출된 부분(PT)에 의해 채널 영역의 부피가 증가되고, 그 결과 반도체 소자의 DC 성능이 개선될 수 있다.
또한, 도 3에 도시된 바와 같이, 제1 채널층(CH1)은 아래로 향하는 경사진 측면들(EC1)을 가질 수 있다. 이와 유사하게, 제4 채널층(CH4)은 위로 향하는 경사진 측면들(EC2)을 가질 수 있다. 한편, 제2 및 제3 채널층(CH2,CH3)의 양 측단면은 볼록한 형상을 가질 수 있다.
본 실시예에 채용된 채널층들(CH1,CH2,CH3,CH4)의 폭과 형상은 실리콘 에피택셜 라이너의 도입 후에 갭필 절연막을 위한 습식 어닐링 공정(도 8b 및 도 9b 참조)에서 채널층들(CH1,CH2,CH3,CH4) 사이에 위치한 SiGe과 같은 희생층의 부분적 잠식(encroach)이 발행되며, 그 과정에서 상기 희생층과 잠식된 부분에 인접한 채널층(CH1,CH2,CH3,CH4) 부분도 잠식되어 발생된 결과로 이해할 수 있다.
예를 들어, 상기 복수의 채널층들(CH)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 본 실시예에 채용된 채널층들(CH)은 제1 내지 제3 채널층(CH1,CH2,CH3)을 위한 3개의 나노 시트를 도입한 것으로 예시되어 있으나, 채널층으로 도입되는 나노 시트의 개수는 이에 한정되지 않고 다른 복수의 개수로 변경될 수 있다.
게이트 구조체(GS)는 상기 핀형 활성 영역(105)과 교차하도록 상기 핀형 활성 영역(105) 상에 배치될 수 있다.
상기 게이트 구조체(GS)는 상기 복수의 채널층들(CH)을 둘러싸며, 상기 제1 방향(X 방향)과 교차하는 제2 방향(Y 방향)으로 연장된 게이트 전극(GE)을 포함한다. 상기 게이트 전극(GE)은 도 2에 도시한 바와 같이 제2 방향(Y 방향)으로 상기 제1 내지 제3 채널층(CH1,CH2,CH3)을 둘러싸고 상기 제4 채널층(CH4)을 덮을 수 있다. 상기 게이트 전극(GE)는 제1 채널층(CH1)("최상위 채널층"이라고도 함)의 상면을 덮는 메인 부분과, 상기 메인 부분에 연결되고 복수의 채널층들(CH) 사이의 공간에 위치한 서브 부분을 포함할 수 있다. 상기 게이트 전극(GE)의 메인 부분은 상기 제2 방향(Y 방향)으로 연장되어 상기 복수의 채널층들(CH)의 양 측면을 따라 상기 소자 분리층(110)의 상면을 덮을 수 있다. 예를 들어, 상기 게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다.
상기 복수의 채널층들(CH)과 상기 게이트 전극(GE) 사이에 게이트 절연막(GI)이 배치될 수 있다. 상기 게이트 절연막(GI)은 상기 복수의 채널층들(CH) 각각을 제2 방향(Y 방향)으로 둘러싸도록 배치될 수 있다. 상기 게이트 절연막(GI)은 제2 방향(Y 방향)으로 소자 분리층(110)의 상면에 연장되어 상기 게이트 전극(GE)과 상기 소자 분리층(110) 사이에 배치될 수 있다. 예를 들어, 상기 게이트 절연막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전율이 큰 물질을 포함할 수 있다.
본 실시예에 채용된 게이트 구조체(GS)는 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서들(GS) 및 상기 게이트 전극(GE) 상의 게이트 캐핑 패턴(GP)을 포함할 수 있다. 상기 게이트 절연막(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GS) 사이로 연장될 수 있고, 상기 게이트 절연막(GI)의 최상부면은 상기 게이트 전극(GE)의 상면과 실질적으로 공면을 가질 수 있다. 예를 들어, 상기 게이트 스페이서(GSP) 및 상기 게이트 캐핑 패턴(GP)의 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
이와 같이, 상기 게이트 전극(GE)은 상기 채널층들(CH)을 둘러싸도록 제공되어 게이트-올-어라운드(Gate-All-Around, GAA)형 전계 효과 트랜지스터를 제공할 수 있다.
소스/드레인 영역(SD)은 상기 게이트 구조체(GS)의 양 측의 핀형 활성 영역(105)에 배치되어 상기 복수의 채널층들(CH)의 양 측면에 각각 연결될 수 있다. 상기 소스/드레인 영역은 상기 복수의 채널층의 측벽들으로부터 선택적으로 재성장된 재성장층(regrowth layer)일 수 있다. 구체적으로, 소스/드레인 영역(SD)은 복수의 채널층의 측벽들과 핀형 활성 영역(105)의 리세스된 표면 상에 선택적 재성장된 에피택셜층들일 수 있다. 소스/드레인 영역(SD)은 SiC, Si, SiGe 또는 SiP을 포함할 수 있다.
상기 소스/드레인 영역(SD) 상에 층간 절연막(123)이 제공될 수 있다. 상기 게이트 구조체(GS)는 상기 층간 절연막(123) 내에 위치할 수 있다. 상기 층간 절연막(123)의 상면은 상기 게이트 캐핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 층간 절연막(123)은 실리콘 산화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 반도체 장치(100)는 상기 층간 절연막(123)을 관통하여 소스/드레인 영역들(SD)에 연결되는 콘택 플러그들(CT)을 포함할 수 있다. 상기 콘택 플러그들(CT)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다.
도 4a 내지 도 7a은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정(핀 구조체 형성공정)을 설명하기 위한 사시도들이며, 도 4b 내지 도 7b은 각각 도 4a 내지 도 7a의 공정 결과물을 D2-D2'선을 따라 절개하여 본 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(101) 상에, 제1 반도체층(111) 및 제2 반도체층(112)이 교대로 적층된 적층 구조체(ST)를 형성한다.
상기 기판(101)과 접하는 제1 반도체층(111) 상에 제2 반도체층들(112)과 제1 반도체층들(111)을 교대로 형성할 수 있다. 적층 구조체(ST)의 최상층은 제2 반도체층(112)일 수 있다. 제1 반도체층들(111)과 제2 반도체층들(112)은 예를 들어, 에피택셜 성장(epitaxial growth) 방법을 이용하여 형성될 수 있지만, 이에 한정되는 것은 아니다.
상기 제1 반도체층들(111)과 상기 제2 반도체층들(112)은 각각 식각 선택성이 다른 물질을 포함할 수 있다. 상기 제1 반도체층들(111)은 희생 반도체층이라고도 하고, 상기 제2 반도체층들(112)은 나노시트 반도체층이라고도 한다. 구체적으로, 제1 반도체층들(111)은 게이트 구조체를 형성하기 위한 희생층으로 사용되고, 제2 반도체층들(112)은 채널층으로 사용할 수 있다. 상기 제1 반도체층들(111)은 SiGe를 포함할 수 있다. 상기 제2 반도체층들(152)은 예를 들어, Si 또는 Ⅲ-Ⅴ족 화합물 반도체 중 하나를 포함할 수 있다.
이어, 적층 구조체(ST) 상에, 제1 방향(X 방향)으로 연장되는 제1 마스크 패턴(M1)을 형성할 수 있다. 상기 제1 마스크 패턴(M1)은 예를 들어, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 본 실시예와 같이, 상기 제1 마스크 패턴(M1)이 형성하기 전에 상기 적층 구조체(ST)(특히, 최상위 제2 반도체층) 상에 열팽창계수의 차이를 완화하기 위해서 버퍼 산화막(180)을 형성할 수 있다.
이어, 도 5a 및 도 5b를 참조하면, 제1 마스크 패턴(M1)을 이용하여 적층 구조체(ST)를 식각함으로써 핀형 구조체(AF)를 형성할 수 있다.
본 실시예에서, 상기 기판(101)의 상면 일부 영역까지 식각하여 핀형 구조체(AF)에 대응되는 돌출된 핀형 활성 영역(105)이 제공될 수 있다. 상기 핀형 구조체(AF)는 기판(101)의 핀형 활성 영역(AF)에 교대로 적층된 제1 반도체 패턴들(151)과 제2 반도체 패턴들(152)을 포함할 수 있다. 핀형 구조체(AF)는 핀형 활성 영역 (105)와 함께 제1 마스크 패턴(M1)에 대응되는, 제2 방향(Y 방향)으로 연장된 구조를 가질 수 있다.
이러한 식각 과정에서, 버퍼 산화막(180)의 모서리 부분은 오버 에칭되어 부분적으로 제거되고 최상위에 위치한 제2 반도체층(152) 상면의 모서리 부분(OE)은 노출될 수 있다. 이러한 노출된 모서리 부분(OE)은 제2 방향(Y 방향)으로 연장될 수 있다. 이러한 노출된 모서리 부분(OE)에는 후속되는 실리콘 에피택셜 라이너 형성 공정에서 실리콘 에피택셜(OE)의 성장면으로 제공될 수 있으며, 그 결과 최상위 제2 반도체층(152), 즉 최상위 채널층은 다른 형상(예, 돌출된 부분(PT))을 가질 수 있다. 이에 대해서는 후속 공정들에서 상세히 설명하기로 한다.
이와 달리, 전세정(precreaning) 공정을 충분히 하지 않아도, 후속 어닐링 공정에서 적층 구조체(AF) 측면의 실리콘 에피택셜 라이너(160) 부분(160E)으로부터 상기 제1 마스크 패턴(M1) 상부에 비정질 부분(160T)이 결정화되는 과정에서 뿔형상의 돌출된 부분(PT)이 형성될 수 있다.
다음으로, 도 6a 및 도 6b를 참조하면, 상기 핀형 구조체(AF) 표면에 실리콘 에피택셜 라이너(160)를 컨포멀(conformal)하게 형성할 수 있다.
실리콘 에피택셜 라이너(160) 형성 전에, 앞선 공정의 식각된 표면을 HF, SC-1과 같은 세정액을 이용한 세정하는 공정을 수행할 수 있다. 식각된 표면으로부터 잔류한 산화물 계열 및/또는 카본 계열의 불순물들 및 입자를 충분히 제거하여 에피택셜 성장을 위한 표면 상태로 전환시킬 수 있다.
실리콘 에피택셜 라이너(160) 형성은 주변 회로 영역(예, I/O 회로 영역)을 포함한 전체 영역을 위한 일반 에피택셜 성장공정 또는 셀 영역만을 위한 선택적 에피택셜 성장(SEG)을 수행할 수 있다. 일반 에피택셜 성장의 경우에는 주변 회로 영역의 트랜지스터에는 성장 표면 조건에 따라 에피택셜층이 아닌 폴리실리콘 또는 비정질 실리콘이 형성될 수 있다(도 20b 참조). 선택적 에피택셜 성장(SEG)은 일반 에피택셜 성장과 함께 다른 영역(예, 주변 회로 영역)에서 형성되는 물질(예, 폴리실리콘)을 에치백 공정을 적용하여 제거하는 방식으로 수행될 수 있다.
실리콘 에피택셜 라이너 형성은 이에 한정되지는 않으나 비교적 저온에서 수행될 수 있다. 예를 들어, 실리콘 에피택셜 라이너 형성은 300℃∼700℃ 범위에서 수행될 수 있다. 실리콘 에피택셜 라이너(160)는 종래의 실리콘 질화물(SiN) 라이너와 달리, 질소 원소의 전하(charge)로 인하여 야기되는 웰 리키지(well leakage) 문제를 개선할 수 있다.
또한, 실리콘 에피택셜 라이너(160)는 종래의 폴리 실리콘 라이너와 달리, SiGe와 같은 제2 반도체층들(152)에서 Ge 원소의 인터믹싱(intermixing) 발생을 억제할 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 후속되는 습식 어닐링 공정에서 폴리 실리콘은 비교적 급속하게 산화되어 소모(consume)되는 반면에, 실리콘 에피택셜는 상대적으로 지연되므로 인터믹싱을 방지하기 위한 라이너로 유용하게 사용될 수 있다.
본 공정에 형성되는 실리콘 에피택셜 라이너(160)는 상기 핀형 활성 영역(105)의 표면들 및 상기 핀형 구조체(AF)의 측면에서 성장되는 부분(160E)은 원하는 에피택셜로 성장되지만, 비정질 표면인 제1 마스크 패턴(M1)의 표면에서 성장되는 부분(160T)은 에피택셜로 성장되지 않고, 비정질 또는 폴리 실리콘으로 형성될 수 있다.
한편, 본 실리콘 에피택셜 라이너 형성 과정에서 버퍼 산화막(180)이 제거되어 노출된 제2 반도체층(152) 상면의 모서리 부분(OE)은 에피택셜 성장면으로 제공되고, 그 모서리 부분(OE) 상에도 실리콘 에피택셜 부분(ET)이 성장될 수 있다.
본 공정에서, 실리콘 에피택셜 라이너(160)는 비교적 일정한 두께(ts)를 갖도록 컨포멀하게 형성될 수 있다. 실리콘 에피택셜 라이너(160)의 두께(ts)는 후속되는 습식 어닐링 공정에서 산화되어 소모될 수 있으면서도 저마늄(Ge)의 인터믹싱 조절 인자로서 적절하게 결정될 수 있다. 예를 들어, 상기 실리콘 에피택셜 라이너(160)의 두께(ts)는 5Å∼50Å 범위일 수 있다.
본 공정에서, 실리콘 에피택셜 라이너 형성 후에 선택적으로 플라즈마를 이용하여 실리콘 에피택셜 라이너의 표면에 질화 처리하는 공정을 수행할 수 있다. 예를 들어, 상기 실리콘 에피택셜 라이너(160)의 표면에 플라즈마 질화공정(plasma nitridation)을 적용할 수 있다. 이러한 질화처리된 표면(165)에 의해 후속 공정에서 실리콘 에피택셜 라이너(160)의 산화 속도는 조절될 수 있다.
다음으로, 소자 분리층(도 2의 110)을 형성하는 공정을 수행할 수 있다. 본 실시예에 따른 소자 분리층의 형성공정을 도 7 내지 도 10을 참조하여 상세히 설명하기로 한다.
우선, 도 7a 및 도 7b를 참조하면, 실리콘 에피택셜 라이너(180) 상에 상기 핀형 구조체(AF)를 둘러싸도록 제1 갭필 절연막(110A')을 형성할 수 있다.
본 공정에서 형성되는 제1 갭필 절연막(110A')은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅(spin coating) 공정에 의해 형성된 산화막을 포함할 수 있다. 본 실시예에 따른 소자 분리층 형성공정은 갭필 절연막 형성 및 습식 어닐링 과정을 복수회(예, 2회) 걸쳐 수행하는 것으로 예시되어 있으므로, 본 공정에서 1차로 제공되는 제1 갭필 절연막(110A')은 후속 공정에서 충분히 강건화될 수 있는 두께로 제공될 수 있다.
다음으로, 도 8a 및 도 8b를 참조하면, 어닐링 공정을 이용하여 제1 갭필 절연막(110A')을 강건화시킬 수 있다.
본 공정을 통해서 갭필 절연막(110A')은 SiO2인 제1 절연막(110A)으로 전환될 수 있다. 본 공정은 습식 어닐링 또는 건식 어닐링으로 수행될 수 있다(흑색 화살표 표시). 예를 들어, 습식 어닐링 공정은 H2O 증기와 함께 H2/O2 분위기에서 300℃∼1100℃에서 수행될 수 있다. 본 공정에서, 실리콘 에피택셜 라이너(160)의 적어도 일부가 산화되고, 이로 인해 라이너(160)의 부피가 증가될 수 있다(백색 화살표 표시). 이러한 실리콘 에피택셜 라이너(160)의 부피 증가로 인해 제1 갭필 절연막(110A')에 압축 응력에 인가되어 제1 갭필 절연막(110A')을 더 효과적으로 강건화될 수 있다. 이와 같이, 실리콘 에피택셜 라이너(160)는 제1 갭필 절연막(110A')의 강건화에도 기여할 수 있는 효과를 제공한다.
이 과정에서, 종래의 폴리 실리콘 라이너에 비교하여, 제2 반도체층들(152)(예, Si)의 잠식(encroach)은 크게 완화되는 반면에, 도 8b에 도시된 바와 같이, 상대적으로 제1 반도체층들(151)(예, SiGe)의 잠식은 부분적으로 발생될 수 있다.
이어, 도 9a 및 도 9b를 참조하면, 상기 제2 갭필 절연막(110B)을 형성하고, 어닐링 공정을 추가적으로 적용할 수 있다.
핀 구조체(AF) 사이의 공간이 충분히 갭필될 때까지 갭필 절연막 형성과 어닐링 공정을 반복하여 수행될 수 있다. 이러한 어닐링 공정에서, 실리콘 에피택셜 라이너(160)는 산화되어 압축 응력으로 발생시켜 갭필 절연막(110)을 더 강건화시킬 수 있다. 또한, 추가적인 어닐링 과정에서 제1 및 제2 반도체층들(151,152)의 잠식량 차이가 증폭되어 제1 및 제2 반도체층들(151,152)의 폭 및 형상의 변화가 발생될 수 있다.
한편, 버퍼 산화막(180)이 제거된 제2 반도체층(152) 상면의 모서리 부분(OE)에 성장된 실리콘 에피택셜 부분(ET)은 본 공정 후에도 최상위 제2 반도체층(152)의 상면의 양 모서리에 돌출된 부분(PT)으로 잔류할 수 있다.
일부 실시예에서는, 제2 갭필 절연막(110B) 형성 전에, 상기 제1 갭필 절연막(110A) 상에 폴리 실리콘막(미도시)을 형성할 수 있다. 상기 폴리 실리콘막은 습식 어닐링 과정에서 실리콘 에피택셜에 비해 산화 소모량이 훨씬 큰 점(도 12 참조, 약 3배)을 이용하여 더 큰 압축 응력을 발생시켜 갭필 절연막의 강건화에 크게 기여할 수 있다. 예를 들어, 폴리 실리콘막은 디-이소프로필-아미노실란(Di-IsoPropyl-Amino-Silane, DIPAS)를 시드층으로 사용하여 300℃∼600℃ 온도 범위에서 증착될 수 있다.
다음으로, 도 10a 및 도 10b를 참조하면, 상기 핀형 구조체(AF)가 노출되도록 상기 갭필 절연막을 부분적으로 제거하여 소자 분리막을 형성할 수 있다.
본 공정은 제1 마스크 패턴(M1)을 CMP와 같은 공정을 이용하여 제거하고, 갭필 절연막(110')에 대한 에치백(etch back) 공정에 의해 수행될 수 있다 에치백 공정에서 핀 구조체(AF)와 일부 핀형 활성 영역이 노출될 수 있다. 본 공정에서 산화된 실리콘 에피택셜 라이너(160)는 제거되지 않고 잔류할 수 있으나, 설명의 편의를 위해서 생략하여 도시하였다. 실제 공정에서는, 산화된 라이너(160)는 게이트 구조체 형성 및 소스/드레인 형성 과정에서 사용되는 선택적 공정을 위해서 사용되는 산화막 제거과정에서 함께 제거될 수 있다.
앞서 설명한 바와 같이, 상술된 습식 어닐링 공정에서, 상기 제1 반도체층들(151)은 제2 방향(Y 방향)으로의 양 측면에서 상당한 잠식량이 발생되는 반면에, 상기 제2 반도체층들(152)은 거의 잠식되지 않을 수 있다. 다만,상기 제1 반도체층들(152)과 인접한 모서리 영역에서 부분적으로 잠식될 수 있으며, 상기 제1 반도체층들(151) 사이에 위치한 제2 반도체층들(152)은 상하부 모서리 영역이 잠식되는 과정에서 다소 폭이 감소될 수 있다.
그 결과, 도 2에 도시된 바와 같이, 최상위 및 최하위에 위치한 제1 반도체층들(152)의 폭(Wa,Wb)은 그 사이에 위치한 제1 반도체층들(151)의 폭(W1,W2)보다 클 수 있다. 예를 들어, 이러한 폭의 차이는 약 1㎚ ∼ 약 10㎚ 범위일 수 있다.
또한, 최상위에 위치한 제2 반도체층(152)은 그 상면의 양측에 돌출된 부분(PT)을 가질 수 있다. 돌출된 부분(PT)은 상부를 향해 비교적 뾰족한 단부를 가질 수 있다. 이러한 돌출된 부분(PT)은 도 12a에 도시된 바와 같이, 상기 제1 방향(X 방향)으로 연장될 수 있다.
상기 제2 반도체층들은 채널층으로 제공되며, 최상위 및 최하위에 위치한 제2 반도체층들은 상대적으로 큰 폭을 가지며, 특히 상기 최상위 제2 반도체층(152)은 돌출된 부분(PT)에 의해 채널 영역의 부피를 증가시킬 수 있으므로, 반도체 소자의 DC 성능을 개선시킬 수 있다.
한편, 도 10b에 도시된 바와 같이, 최상위 제2 반도체층(152)은 아래로 향하는 경사진 측면들(EC1)을 가질 수 있다. 이와 유사하게, 최하위 제2 반도체층(152)은 위로 향하는 경사진 측면들(EC2)을 가질 수 있다. 제1 반도체층들(151) 사이에 위치하여 상부 및 하부의 모서리 영역 모두가 잠식되어 그 폭이 감소된 제2 반도체층들(152)의 양 측단면은 볼록한 형상을 가질 수 있다.
다음으로, 게이트 구조체 형성 및 소스/드레인 형성 과정이 수행될 수 있다. 앞서 설명한 바와 같이, 산화된 실리콘 에피택셜 라이너(160')는 게이트 구조체 형성 및 소스/드레인 형성 과정에서 선택적 공정(예, P형 트랜지스터 영역 및 N형 트랜지스터 영역, 또는 셀 영역 및 주변 회로 영역)을 위해서 사용되는 마스크(예, 산화막)의 증착 및 제거 과정에서 함께 제거될 수 있다.
도 12a 내지 도 12d는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 다른 일부 공정(더미 게이트 형성 및 소스/드레인 형성)을 설명하기 위한 사시도들이다.
도 12a를 참조하면, 핀형 구조체(AF) 상 제2 방향(Y 방향)으로 연장된 더미 게이트 전극(DG)를 형성할 수 있다.
핀형 구조체(AF) 상에 순차적으로 식각 저지층(131)과 더미 게이트층을 형성하고, 제2 마스크 패턴(M2)을 이용하여 식각 공정을 수행하여 더미 게이트 전극(DG)를 형성한다. 상기 더미 게이트 전극(DG)은 핀형 구조체(AF)의 일부 영역과 교차하여 제2 방향(Y)으로 연장되는 더미 게이트 전극(DG)을 형성할 수 있다. 본 식각 공정에서, 반도체 캡층(155)과 식각 저지층(131)도 더미 게이트층과 함께 패터닝될 수 있다. 예를 들어, 더미 게이트층 또는 더미 게이트 전극(DG)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 예를 들어, 식각 저지층(131)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
다음으로, 도 12b를 참조하면, 더미 게이트 전극(DG)의 측벽 상에 게이트 스페이서(GSP)를 형성할 수 있다.
구체적으로, 더미 게이트 전극(DG)과 핀형 구조체(AF)를 덮는 스페이서막을 기판(101) 상에 형성한다. 이어, 스페이서막을 에치백하여 더미 게이트 전극(DG)의 측벽에 잔류하는 게이트 스페이서(GSP)를 형성할 수 있다. 예를 들어, 게이트 스페이서(GSP)는 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 게이트 스페이서(GSP)는 각각 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있다.
이어, 도 12c를 참조하면, 더미 게이트 전극(DG) 및 게이트 스페이서(GSP)의 양측에 노출되는 핀형 구조체(AF) 영역을 제거하여 핀형 활성 영역(105) 상에 리세스(R)을 형성한다.
리세스(R) 형성 후에 기판(101)과 접하는 핀형 활성 영역(105)의 일부를 잔류할 수 있으며, 최하위 채널 영역으로 제공될 수 있다. 리세스(R)의 측면을 통해, 교대로 적층된 제1 반도체층들(151) 및 제2 반도체층들(152)이 노출될 수 있다. 일부 실시예에서, 내부 스페이서를 형성하기 위한 선택적 식각 공정을 추가로 수행할 수 있다(도 17 참조).
다음으로, 도 12d를 참조하면, 리세스(R)에 의해 노출된 표면에 선택적 에피택셜 재성장 공정을 수행하여 소스/드레인 영역(SD)을 형성할 수 있다.
더미 게이트 전극(DG)의 양측에 성장되는 에피택셜은 소스/드레인 영역들(SD)로 제공될 수 있다. 재성장 에피택셜층은, 리세스(R)의 바닥면에 노출된 반도체 표면과 리세스(R)의 측면에 노출된 제1 반도체층들(151) 및 제2 반도체층들(152)으로부터 성장될 수 있다. 소스/드레인 영역들(SD)은 성장 과정에서 결정학적으로 안정적인 면으로 정의되는 다양한 형상을 가질 수 있다. 예를 들어, 상기 소스/드레인 영역(SD)은 오각형상의 단면을 가질 수 있다. 한편, 소스/드레인 영역(SD)이 n형 불순물이 도핑된 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함한 경우에, 소스/드레인 영역(SD)의 단면은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다.
도 13a 및 도 13b는 도 12d에 도시된 부분을 D1-D1'선 및 D2-D2'선에 따라 절개하여 본 단면도들이다.
도 13a 및 도 13b를 참조하면, 소스/드레인 영역(SD)은 더미 게이트 전극(DG) 및 게이트 스페이서(GSP)의 하부에 위치하는 핀형 구조체(AF)의 측면, 즉 제1 반도체층들(151) 및 제2 반도체층들(152)과 접촉할 수 있다.
다음으로, 더미 게이트 전극(DG)을 리얼 게이트 전극으로 교체하여 게이트 구조체(GS)를 형성하는 공정을 수행할 수 있다. 도 14a 내지 도 16a 및 도 14b 내지 도 16b는 각각 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 게이트 구조체 형성 공정을 설명하기 위한 공정 단면도들이다.
도 14a 및 도 14b를 참조하면, 기판(101) 상에 소스/드레인 영역(SD)과, 더미 게이트 전극(DG)과, 게이트 스페이서(GSP)를 덮도록 층간 절연막(123)을 형성하고, 이어 더미 게이트 전극(DG)이 노출될 때까지, 층간 절연막(123)을 평탄화한다.
본 평탄화 공정에서 제2 마스크 패턴(M2)이 제거될 수 있다. 층간 절연막(123)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 산화물 또는 이들의 조합을 포함할 수 있다.
이어, 도 15a 및 도 15b를 참조하면, 노출된 영역을 통해서 더미 게이트 전극(DG)를 제거하고, 식각 저지층(131)을 선택적으로 제거할 수 있다.
본 공정에 의해, 게이트 스페이서(GSP) 사이에 오픈 영역(H)이 형성될 수 있다. 오픈 영역(H)을 통해 제2 방향(Y 방향)으로 핀형 구조체(AF)의 제1 반도체층들(151) 및 제2 반도체층들(152)의 측면들이 노출될 수 있다.
제1 반도체층들(151)에 대한 식각률보다 제2 반도체층들(152)에 대한 식각률이 높은 에천트(etchant)를 이용하여 제1 반도체층(151)을 제거할 수 있다. 제1 반도체층들(151)에 각각 대응되는 복수의 공간(H)이 형성될 수 있다. 그 결과, 제2 반도체층들(152)은 상기 제1 방향(X 방향)으로 소스/드레인 영역들(SD)을 연결되어 복수의 채널층으로 제공될 수 있다. 상기 제2 반도체층들(152)의 폭 및 형상은 도 10b에서 설명된 고유한 특징들을 가질 수 있다.
다음으로, 도 16a 및 도 16b를 참조하면, 제2 반도체층들(152)의 주위와 게이트 스페이서(GSP)의 측벽과, 노출된 소스/드레인 영역(SD)을 따라 게이트 절연막(GI)을 형성할 수 있다.
게이트 절연막(GI)은 컨포멀하게 형성될 수 있으며, 다른 절연막 형성 공정에 의해 수행될 수 있다. 이어, 게이트 절연막(GI) 상에 게이트 전극(GE)을 상기 제2 방향(Y)으로 연장되도록 형성될 수 있다. 구체적으로, 게이트 스페이서(GI) 사이의 공간과, 상기 채널층들(CH) 사이의 공간과, 상기 채널층(CH) 및 상기 핀형 활성 영역(105) 사이의 공간에 형성될 수 있다. 이로써, 원하는 게이트 구조체(GS)를 형성할 수 있다.
도 17a 및 도 17b는 본 개시의 다른 실시예에 따른 반도체 장치를 D1-D1'선 및 D2-D2'선을 따라 절개하여 본 단면도들이다.
본 실시예에 따른 반도체 장치(100A)는, 내부 스페이서(IS)를 포함하는 점과 최상위 채널층인 제1 채널층(CH1)의 형상이 상이한 점을 제외하고 도 2에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 2에 도시된 반도체 장치(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
앞선 실시예에 채용된 반도체 장치(100)의 제1 채널층(CH1)은 그 상면의 양 측에 돌출된 부분(도 2 및 도 3의 "PT")을 갖지만, 본 실시예에 채용된 반도체 장치(100A)의 제1 채널층(CH1)는 비교적 평탄한 표면을 가질 수 있다. 도 5 및 도 6에서 설명된 바와 같이, 돌출된 부분(도 2 및 도 3의 "PT")은 마스크 구조, 특히 버퍼 산화막의 부분적 에칭에 의해 제공되는 구조이므로, 마스크 형성 공정 및 마스크 물질에 따라 오버 에칭된 부분이 발생되지 않을 수 있으며, 이 경우에, 도 17b에 도시된 바와 같이, 제1 채널층(CH1)의 상면은 돌출된 부분을 갖지 않을 수 있다. 이와 달리, 다른 실시예에서 버퍼 산화막의 오버 에칭된 부분이 클 경우에 e돌출된 구조는 상대적으로 큰 크기를 가질 수도 있다.
도 17a에 도시된 바와 같이, 본 실시예에 따른 반도체 장치(100A)는 소스/드레인 영역(SD)과 상기 게이트 전극(GE) 사이에 제공된 내부 스페이서들(IS)을 포함할 수 있다. 상기 내부 스페이서들(IS)은 상기 게이트 전극(GE)의 일 측에 제공될 수 있다. 상기 내부 스페이서들(IS) 및 상기 채널층들(CH)은 상기 기판(101)의 상기 상면에 수직한 방향을 따라 교대로 위치할 수 있다. 상기 소스/드레인 영역(SD)은 상기 채널층(CH)과 접할 수 있고, 상기 내부 스페이서들(IS)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 절연막(GI)은 상기 게이트 전극(GE)과 상기 채널층들(104)의 각각 사이에 개재되되, 상기 게이트 전극(GE)과 상기 내부 스페이서들(IS)의 각각 사이로 연장될 수 있다. 상기 내부 스페이서들(IS)의 각각은 상기 게이트 절연막(GI)과 접할 수 있다.
리세스를 형성(도 12c 참조)한 후 그리고 소스/드레인 영역(SD)을 형성(도 12d 참조)하기 전에, 제1 반도체층들(151)의 제1 방향(X 방향)으로의 측면에 선택적으로 부분 식각하고, 그 식각된 공간에 절연물질을 충전함으로써 내부 스페이서들(IS)를 형성할 수 있다. 예를 들어, 내부 스페이서들(IS)은 SiN, SiCN, SiON, SiBN, SiOCN, SiBCN 및/또는 SiOC을 포함할 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 19a 내지 도 19c는 도 18에 도시된 반도체 장치를 D2a-D2a'선, D2b-D2b'선 및 D2c-D2c'선을 따라 절개하여 본 단면도들이다.
도 18와 함께, 도 19a 및 도 19b를 참조하면, 상기 제1 및 제2 트랜지스터들(TR1,TR2)은 기판(101)의 제1 영역(Ⅰ)에 제공되며, 상기 기판(101)의 제1 영역(Ⅰ)은, 복수의 메모리 셀들이 형성되는 메모리 셀 영역이나 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 상기 제1 및 제2 트랜지스터들(TR1,TR2)은, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터 또는 프로세서 코어를 구성하는 로직 트랜지스터들의 일부일 수 있다.
도 18 및 도 19c를 참조하면, 상기 제3 트랜지스터들(TR3)는 기판(101)의 제2 영역(Ⅱ)에 제공되며, 상기 기판(101)의 제2 영역(Ⅱ)은 전원 공급 회로 등을 구성하는 주변 회로 영역일 수 있다. 일부 실시예에서, 이러한 제3 트랜지스터(TR3)는 예를 들어 입출력 디바이스를 구성하며, 제1 및 제2 트랜지스터(TR)보다 고전압에서 동작하도록 설계될 수 있다.
우선, 도 19a 및 도 19b를 참조하면, 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 서로 다른 도전형 웰(W1,W2)에 형성되는 다른 도전형의 트랜지스터로 예시되어 있다. 일 예로, 상기 제1 트랜지스터(TR1)는 n형 웰(W1)에 형성된 P-MOSFET일 수 있고, 상기 제2 트랜지스터(TR2)는 p형 웰(W2)에 형성되는 N-MOSFET일 수 있다. 하지만, 본 발명의 기술적 사상은 이에 한정되지 않으나, 다른 실시예에서는, 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 동일한 도전형 웰에 형성된 동일한 도전형 트랜지스터를 포함할 수 있다.
도 19a 및 도 19b에 도시된 바와 같이, 제1 및 제2 트랜지스터의 각 채널층(CH_A, CH_B)은 서로 다른 폭을 갖도록 설계될 수 있다. 예를 들어, 상기 제1 트랜지스터(TR1)의 채널층(CH_A)은 상기 제2 트랜지스터(TR2)의 채널층(CH_B)의 폭보다 큰 폭을 가질 수 있다. 이와 같이, 제1 및 제2 트랜지스터(TR1,TR2)가 서로 다른 폭을 갖도록 설계되더라도 실리콘 에피택셜 라이너의 도입과 소자 분리층을 형성하기 위한 어닐링 공정에서, 각각의 채널층들의 폭 및 형상은 상술된 바와 같이 고유한 특징을 가질 수 있다.
예를 들어, 제1 트랜지스터(TR1)에서, 제1 및 제4 채널층들(CH1a,CH4a)은 그 사이에 위치한 제2 채널층(CH2a,CH3a)의 폭보다 큰 폭을 가지며, 제2 트랜지스터(TR2)에서도, 이와 유사하게 제1 트랜지스터(TR1)에서, 제1 및 제4 채널층들(CH1b,CH4b)은 그 사이에 위치한 제2 채널층(CH2b,CH3b)의 폭보다 큰 폭을 가질 수 있다. 또한, 제1 및 제2 트랜지스터(TR1,TR2)의 제1 채널층(CH1a,CH1b)은 그 상면들의 양 모서리부에 상부를 향해 돌출된 부분을 가질 수 있으며, 아래로 향하는 경사진 측면들을 가질 수 있다. 이와 유사하게, 제1 및 제2 트랜지스터(TR1,TR2)의 제4 채널층(CH4a,CH4b)은 위로 향하는 경사진 측면들을 가질 수 있다. 한편, 제2 및 제3 채널층(CH3a,CH3b,CH4a,CH4b)의 양 측단면은 볼록한 형상을 가질 수 있다.
제1 및 제2 소스/드레인 영역들(SD1,SD2)은 핀형 활성 영역(105)의 바닥면과 측면의 채널층들(CH_A,CH_B)로부터 재성장된 에피택셜층들일 수 있다. 상기 제1 트랜지스터(TR1)가 P-MOSFET인 경우, 상기 제1 소스/드레인 영역들(SD1)은 상기 채널층들(CH_A)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(SD1)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 상기 제1 소스/드레인 영역들(SD1)은 P형 불순물 영역을 가질 수 있다. 이와 달리, 상기 제2 트랜지스터(TR2)가 N-MOSFET인 경우, 상기 제2 소스/드레인 영역들(SD2)은 상기 채널층들(CH_B)에 인장성 스트레인을 제공하는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제2 소스/드레인 영역들(SD2)은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(101)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 상기 제2 소스/드레인 영역들(SD2)은 N형 불순물 영역을 가질 수 있다.
도 19c를 참조하면, 상기 제3 트랜지스터들(TR3)는 앞서 설명한 바와 같이, 입출력 디바이스와 같은 주변 회로를 구성할 수 있으며, 멀티 나노시트를 이용한 채널 구조가 아니라 단일한 활성 핀(FA)을 갖는 채널 구조를 채용할 수 있다. 도 20a 내지 도 20c는 도 19c에 도시된 반도체 장치의 제조방법의 일부 공정을 나타나낸 단면도들이다.
우선, 도 20a를 참조하면, 활성 핀(FA)의 표면에는 절연막(171)을 형성할 수 있다. 상기 절연막(171)은 산화물과 같은 비정질 물질을 포함할 수 있다. 이어, 도 20b를 참조하면, 상기 절연막(171) 상에 폴리 실리콘 또는 비정질 실리콘을 갖는 라이너(175)를 형성한다. 본 라이너 형성 공정은 도 6에 도시된 실리콘 에피택셜 라이너 공정과 함께 수행될 수 있다. 도 6에서 설명된 실리콘 에피택셜 라이너(160) 형성 과정에서, 제2 영역의 비정질인 절연막(171) 상에는 실리콘 에피택셜이 아닌 폴리 실리콘 또는 비정질 실리콘인 라이너(175)가 형성될 수 있다. 다음으로, 도 20c를 참조하면, 상기 라이너(175) 상에 갭필 절연막(110) 및 어닐링 공정과 같은 소자 분리막 형성 공정 등의 후속 공정들을 수행할 수 있다
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 방향으로 연장된 핀형 활성 영역을 포함하는 기판;
    상기 핀형 활성 영역 상에 배치되며, 상기 기판의 상면에 수직인 방향으로 이격된 복수의 채널층;
    상기 복수의 채널층을 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극;
    상기 복수의 채널층과 상기 게이트 전극 사이에 배치된 게이트 절연막; 및
    상기 제1 방향에 따른 상기 복수의 채널층의 양측에 연결되며, 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역;을 포함하며,
    상기 복수의 채널층은 최상위 채널층과 최하위 채널층과, 상기 최상위 채널층과 상기 최하위 채널층 사이에 위치한 중간 채널층을 포함하고,
    상기 제2 방향으로의 단면에서, 상기 최상위 채널층은 상기 중간 채널층의 폭보다 큰 폭을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 방향으로의 단면에서, 상기 중간 채널층의 폭은 상기 최하위 채널층의 폭보다 작은 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 방향으로의 단면에서, 상기 최상위 채널층은 아래로 향하는 경사진 측면들을 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 방향으로의 단면에서, 상기 최하위 채널층은 위로 향하는 경사진 측면들을 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 방향으로의 단면에서, 상기 중간 채널층의 양 측면들은 각각 볼록한 형상을 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 방향으로의 단면에서, 상기 중간 채널층과 상기 최상위 채널층의 폭 차이는 1㎚∼10㎚ 범위인 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 방향으로의 단면에서 상기 중간 채널층은 상기 최상위 채널층의 폭과 동일한 폭을 갖는 큰 반도체 장치.
  8. 제1항에 있어서,
    상기 최상위 채널층의 상면은 상기 제2 방향으로 위치한 양측에 위로 돌출된 모서리부를 가지며, 상기 돌출된 모서리부는 상기 제1 방향으로 연장되는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 방향으로의 단면에서, 상기 최상위 채널층은 평탄한 상면을 갖는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 방향으로의 단면에서, 상기 게이트 전극의 양 측면들에 각각 배치된 게이트 스페이서들을 더 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 복수의 채널층 사이에 위치한 상기 게이트 전극의 부분들과 상기 소스/드레인 영역 사이의 공간들에 각각 배치된 복수의 내부 스페이서들을 더 포함하는 반도체 장치.
  12. 제1항에 있어서,
    상기 소스/드레인 영역에 연결되며 상기 수직인 방향으로 연장된 콘택 플러그를 더 포함하는 반도체 장치.
  13. 제1항에 있어서,
    상기 소스/드레인 영역은 상기 복수의 채널층의 측면들에서 재성장된 재성장층(regrowth layer)을 포함하는 반도체 장치.
  14. 제1항에 있어서,
    상기 최하위 채널층은 상기 핀형 활성 영역의 상부 영역에 의해 제공되는 반도체 장치.
  15. 제1 방향으로 연장된 핀형 활성 영역을 포함하는 기판;
    상기 핀형 활성 영역 상에 배치되며, 상기 기판의 상면에 수직인 방향으로 이격된 복수의 채널층;
    상기 복수의 채널층을 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극;
    상기 복수의 채널층과 상기 게이트 전극 사이에 배치된 게이트 절연막; 및
    상기 제1 방향에 따른 상기 복수의 채널층의 양측에 연결되며, 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역;을 포함하며,
    상기 복수의 채널층은 최상위 채널층과, 상기 핀형 활성 영역의 상부 영역에 의해 제공되는 최하위 채널층과, 상기 최상위 채널층과 상기 최하위 채널층 사이에 위치한 중간 채널층을 포함하고,
    상기 제2 방향으로의 단면에서, 상기 최하위 채널층은 상기 중간 채널층의 폭보다 큰 폭을 가지며, 상기 최상위 채널층의 상면은 위로 돌출된 모서리부를 갖는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2 방향으로의 단면에서, 상기 최하위 채널층은 위로 향하는 경사진 측면을 갖는 반도체 장치.
  17. 제15항에 있어서,
    상기 돌출된 모서리부는 상기 제1 방향으로 연장되는 반도체 장치.
  18. 제15항에 있어서,
    상기 제2 방향으로의 단면에서, 상기 최상위 채널층은 상기 중간 채널층의 폭보다 큰 폭을 갖는 반도체 장치.
  19. 제18항에 있어서,
    상기 제2 방향으로의 단면에서, 상기 최상위 채널층은 아래로 향하는 경사진 측면을 갖는 반도체 장치.
  20. 제1 방향으로 연장된 핀형 활성 영역을 포함하는 기판;
    상기 핀형 활성 영역 상에 배치되며, 상기 기판의 상면에 수직인 방향으로 이격된 복수의 채널층;
    상기 복수의 채널층을 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극;
    상기 복수의 채널층과 상기 게이트 전극 사이에 배치된 게이트 절연막; 및
    상기 제1 방향에 따른 상기 복수의 채널층의 양측에 연결되며, 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역;을 포함하며,
    상기 복수의 채널층은 최상위 채널층과, 상기 핀형 활성 영역의 상부 영역에 의해 제공되는 최하위 채널층과, 상기 최상위 채널층과 상기 최하위 채널층 사이에 위치한 중간 채널층을 포함하고,
    상기 제2 방향으로의 단면에서, 상기 최상위 채널층 및 상기 최하위 채널층은 각각 상기 중간 채널층의 폭보다 큰 폭을 가지며, 상기 최상위 채널층의 상면은 위로 돌출된 모서리부를 갖는 반도체 장치.
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