CN109300894A - 功率器件保护芯片及其制备方法 - Google Patents
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Abstract
本发明提供功率器件保护芯片，其包括衬底；形成在衬底上的第一外延层；间隔形成在第一外延层内的整流区，整流区包括自第一外延层的上表面向第一外延层内形成的第一沟槽、自第一沟槽的底部向第一外延层内形成的第二沟槽及自第二沟槽的底部向第一外延层内形成的第三沟槽，所述第一沟槽、所述第二沟槽及第三沟槽连通且宽度依次减小，第一沟槽、第二沟槽及第三沟槽内的金属层与第一外延层之间的肖特基势垒高度依次减小；位于两个整流区之间自第一外延层的上表面延伸至衬底的隔离区，隔离区包括第四沟槽、位于第四沟槽的底部的注入区、形成在第四沟槽内的第二外延层。本发明还提供功率器件保护芯片的制备方法，增强可靠性，缩小封装面积和降低成本。
Description
技术领域
本发明涉及半导体芯片制造工艺技术领域,尤其涉及功率器件保护芯片及其制备方法。
背景技术
随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压存在于各种电子器件中。
浪涌保护芯片是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。基于不同的应用，浪涌保护芯片不仅用于保护敏感电路免遭浪涌的冲击，还可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。在高频电路中，由于浪涌保护芯片也会存在寄生电容而导致电路信号衰减较大，甚至影响整个电路的稳定性。
发明内容
有鉴于此，本发明提供一种稳定性高、缩小封装面积、防浪涌能力强的功率器件保护芯片，来解决上述存在的技术问题，一方面，本发明采用以下技术方案来实现。
一种功率器件保护芯片，其包括：
第一导电类型的衬底；
形成在所述衬底上的第一导电类型的外延层；
间隔形成在所述第一外延层内的整流区，所述整流区包括自所述第一外延层的上表面向所述第一外延层内形成的第一沟槽、自所述第一沟槽的底部向所述第一外延层内形成的第二沟槽及自所述第二沟槽的底部向所述第一外延层内形成的第三沟槽，所述第一沟槽、所述第二沟槽及所述第三沟槽连通且宽度依次减小，所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁均形成有第一阻挡层，所述第一沟槽、所述第二沟槽及所述第三沟槽内均填充有金属层，所述第一沟槽、所述第二沟槽及所述第三沟槽内的金属层与所述第一外延层之间的肖特基势垒高度依次减小；
位于两个所述整流区之间自所述第一外延层的上表面延伸至所述衬底的隔离区，所述隔离区包括第四沟槽、位于所述第四沟槽的底部的第二导电类型的注入区、形成在所述第四沟槽的侧壁的第二阻挡层及填满所述第四沟槽的第二导电类型的第二外延层。
本发明提供一种功率器件保护芯片的有益效果为：通过在所述衬底上形成第一外延层，在所述第一外延层内间隔形成整流区，在所述整流区依次形成深度相同的第一沟槽、第二沟槽及第三沟槽，并在所述第一沟槽、所述第二沟槽及所述第三沟槽内依次形成位于所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁的第一阻挡层，分别在所述第一沟槽、所述第二沟槽及所述第三沟槽内填充金属层，降低了所述整流区的寄生电容，从而防止所述功率器件保护芯片导通时控制电流的流向，阻断电流出现不均匀的情况，从而提高所述功率器件保护芯片的稳定性。所述第一沟槽、所述第二沟槽及所述第三沟槽内填充的金属层分别与所述外延层形成肖特基接触，降低了寄生电容，减少了所述功率器件保护芯片的导通损耗，同样也增加了所述功率器件保芯片内的电流支路实现分流，从而提高所述功率器件保护芯片的防浪涌能力。所述第四沟槽内形成的第二外延层与所述衬底形成PN结，从而提高了所述功率器件保护芯片的耐压性能，所述第一金属区及所述第二金属区均形成在所述衬底的上方，缩小了所述功率器件保护芯片的封装面积，降低了制备成本。在所述整流区之间形成延伸至所述衬底的隔离区，使所述整流区的电流阻断，提高了所述功率器件保护芯片的可靠性。
另一方面，本发明还提供一种功率器件保护芯片的制备方法，其包括以下工艺步骤：
S501：提供一个第一导电类型的衬底，在所述衬底上形成第一导电类型的第一外延层；
S502：在所述第一外延层内依次形成宽度依次减小并连通的第一沟槽、第二沟槽及第三沟槽；
S503：对所述第一沟槽之间的所述第一外延层进行光刻，形成自所述第一外延层的上表面延伸至所述衬底的第四沟槽；
S504：在所述第一沟槽、所述第二沟槽、所述第三沟槽、所述第四沟槽及所述第一外延层上沉积氧化硅，之后去除所述第四沟槽的底部的氧化硅形成位于所述第四沟槽的侧壁的第二阻挡层；
S505：向所述第四沟槽的底部并位于所述衬底内注入第二导电类型离子形成注入区，在所述注入区的上表面并位于所述第四沟槽内形成第二导电类型的第二外延层；
S506：去除所述第一沟槽、所述第二沟槽及所述第三沟槽的底部及所述第一外延层上的氧化硅形成位于所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁的第一阻挡层；
S507：分别在所述第一沟槽、所述第二沟槽及所述第三沟槽内填充金属层形成整流区，所述第一沟槽、所述第二沟槽及所述第三沟槽内的金属层与所述第一外延层之间的肖特基势垒高度依次减小。
本发明通过在所述衬底上形成第一外延层，在所述第一外延层内形成宽度依次减小并连通的第一沟槽、第二沟槽及第三沟槽，在所述第一沟槽之间形成自所述第一外延层的上表面延伸至所述衬底的第四沟槽，在所述第四沟槽的侧壁形成第二阻挡层，在所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁形成第一阻挡层，在所述第四沟槽的底部并位于所述衬底内形成与所述衬底的导电类型不同的注入区，在所述注入区的上表面并位于所述第四沟槽内形成第二外延层。其中，所述第一沟槽、所述第二沟槽及所述第三沟槽内填充的金属层与所述第一外延层形成肖特基接触，降低了寄生电容，减小了所述功率器件保护芯片的导通损耗，所述第一沟槽、所述第二沟槽及所述第三沟槽内填充的金属层与所述第一外延层的肖特基势垒高度依次减小，所述第三沟槽内填充的金属层与所述第一外延层形成的肖特基接触优先导通，所述第二沟槽及所述第一沟槽内填充的金属层与所述第一外延层形成的肖特基接触依次导通，且所述第一沟槽、所述第二沟槽及所述第三沟槽内填充的金属层分别与所述第一外延层形成三个并联的肖特基二极管，相当于增加了多条电流路径实现分流，提高了所述功率器件保护芯片的防浪涌能力，每个肖特基二极管的反向恢复时间短和正向导通压降低的特点，从而对所述功率器件保护芯片在集成电路中起到整流作用。在所述第一沟槽之间设置自所述第一外延层延伸至所述衬底的隔离区，用于隔离两个所述整流区的电流流向，确保在所述功率器件保护芯片内的电流均匀流通，提高所述功率器件保护芯片的稳定性。在所述第四沟槽的底部并位于所述衬底内注入与所述衬底的导电类型不同的离子形成注入区，在所述注入区的上表面并位于所述第四沟槽内形成第二外延层，使所述衬底与所述注入区形成PN结，相当于增加了一层耐压层，增强了所述功率器件保护芯片的可靠性，同时便于后续在第二外延层上形成第二金属区作为所述功率器件保护芯片的背面金属，有效缩小了所述功率器件保护芯片的封装面积，降低了制备成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明功率器件保护芯片的结构示意图；
图2至图12为本发明功率器件保护芯片的制备过程图；
图13为本发明功率器件保护芯片的制备流程图；
图14为本发明功率器件保护芯片的等效电路图。
图中：功率器件保护芯片1；衬底10；第一外延层20；整流区30；第一沟槽31；第二沟槽32；第三沟槽33；第四沟槽34；隔离区40；第一阻挡层41；第二阻挡层42；注入区43；第二外延层44；金属层50；第一氧化硅层51；第二氧化硅层52；第一金属区61；第二金属区62。
具体实施方式
为了能够更清楚地理解本发明的具体技术方案、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
参阅图1，一方面，本发明提供一种功率器件保护芯片1，采用以下技术方案来实现。
一种功率器件保护芯片1，其包括：
第一导电类型的衬底10；
形成在所述衬底10上的第一导电类型的第一外延层20；
间隔形成在所述第一外延层20内的整流区30，所述整流区30包括自所述第一外延层20的上表面向所述第一外延层20内形成的第一沟槽31、自所述第一沟槽31的底部向所述第一外延层20内形成的第二沟槽32及自所述第二沟槽32的底部向所述第一外延层20内形成的第三沟槽33，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33连通且宽度依次减小，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的侧壁均形成有第一阻挡层41，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内均填充有金属层50，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内的金属层50与所述第一外延层20之间的肖特基势垒高度依次减小；
位于两个所述整流区30之间自所述第一外延层20的上表面延伸至所述衬底10的隔离区40，所述隔离区40包括第四沟槽34、位于所述第四沟槽34的底部的第二导电类型的注入区43、形成在所述第四沟槽34的侧壁的第二阻挡层42及填满所述第四沟槽34的第二导电类型的第二外延层44。
本发明通过在所述衬底10上形成第一外延层20，在所述第一外延层20内间隔形成整流区30，在所述整流区30依次形成深度相同的第一沟槽31、第二沟槽32及第三沟槽33，并在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内依次形成位于所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的侧壁的第一阻挡层41，分别在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充金属层50，降低了所述整流区30的寄生电容，从而防止所述功率器件保护芯片1导通时控制电流的流向，阻断电流出现不均匀，从而提高所述功率器件保护芯片1的稳定性。所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充的金属层50分别与所述第一外延层20形成肖特基接触，降低了寄生电容，减少了所述功率器件保护芯片1的导通损耗，同样也增加了所述功率器件保芯片1内的电流支路实现分流，从而提高所述功率器件保护芯片1的防浪涌能力。所述第二外延层44与所述衬底10导电类型不同相当于增加了耐压层，从而提高了所述功率器件保护芯片1的耐压性能，所述第一金属区61及所述第二金属区62均形成在所述第一外延层20的上方，缩小了所述功率器件保护芯片1的封装面积，降低了制备成本。在所述整流区30之间形成延伸至所述衬底10的隔离区40，使所述整流区30的电流阻断，提高了所述功率器件保护芯片1的可靠性。
进一步地，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的深度均相同。在本实施方式中，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33依次连通并深度相同形成在所述衬底10内，有效实现在后续所述功率器件保护芯片1导通时电流均匀流通，便于后续制备所述金属层50。
进一步地，所述第四沟槽34的宽度大于所述第三沟槽33的宽度的一半。在本实施方式中，在所述第一沟槽31、所述第二沟槽32、所述第三沟槽33及所述第四沟槽34内同时沉积氧化硅，形成位于上述所有沟槽侧壁的氧化硅阻挡层，便于后续在所述第四沟槽34内形成所述第二外延层44，节省制备工艺流程，提高制备效率，降低制备成本。
进一步地，所述功率器件保护芯片1还包括间隔形成在所述第一外延层20的上表面的第一氧化硅层51、形成在所述第一氧化硅层51的上表面并延伸至所述第一沟槽31的上表面的第一金属区61、形成在所述隔离区40的上表面的两侧的第二氧化硅层52及形成在所述第二氧化硅层52的上表面并贯穿所述第二氧化硅层52与所述第二外延层44的上表面相连的第二金属区62。在本实施方式中，在所述第一外延层20上形成间隔排列的第一氧化硅层51及第二氧化硅层52，并在所述第一氧化硅层51与所述第二氧化硅层52之间形成第一金属区61作为所述功率器件保护芯片1的正面金属，并将传统的所述功率器件保护芯片1的背面金属与正面金属制作到均位于所述第一外延层20的上方，可以缩小所述功率器件保护芯片1的面积，节省了成本。
参阅图2至图12及图13，另一方面，本发明还提供一种功率器件保护芯片1的制备方法，其包括以下工艺步骤：
S501：提供一个第一导电类型的衬底10，在所述衬底10上形成第一导电类型的第一外延层20；
参阅图2，具体的，提供一个第一导电类型的衬底10，所述衬底10的材料可以是硅或锗，在本实施方式中，选用高纯度硅作为衬底10的材料，如此，便于实现，且可以降低制造成本。外延生长可以是同质外延层，也可以是异质外延层，本实施方式中优选同质外延，即所述衬底10为第一导电类型，所述第一外延层20为第一导电类型，在其他实施方式中，根据实际情况，所述衬底10与所述第一外延层20的导电类型可以相同也可以不同。同样实现外延生长也有很多方法，包括分子束外延，超高真空化学气相沉积，常压及减压外延等，可以得到满足要求的所述第一外延层20。本实施方式中，采用低压同质外延，外延：是指在单晶衬底上、按衬底10晶向生长单晶薄膜的工艺过程。同质外延：生长第一外延层20和衬底10是同一种材料，这种工艺为同质外延，这类工艺简单，但成本较高。异质外延：外延生长的薄膜材料和衬底10材料不同，或者说生长化学组分、甚至是物理结构和衬底完全不同的第一外延层20，相应的工艺就叫做异质外延，这类工艺复杂、成本较低，可以得到满足要求的一定厚度的第一外延层20，便于后续制备工艺。
S502：在所述第一外延层20内依次形成宽度依次减小并连通的第一沟槽31、第二沟槽32及第三沟槽33；
参阅图3，具体的，先在所述第一外延层20上间隔涂覆光刻胶，对未被光刻胶覆盖的所述外延层20进行光刻，依次形成所述第一沟槽31、第二沟槽32及第三沟槽33。在本实施方式中，形成所述第一沟槽31的具体过程为：在所述第一外延层20上形成刻蚀阻挡层(图未示)，然后在刻蚀阻挡层上形成光刻胶层(图未示)，之后采用具有所述第一沟槽31图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述第一沟槽31图形的光刻胶层。以具有所述第一沟槽31图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述第一沟槽31的图形开口(图未示)。然后以具有所述第一沟槽31图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述第一外延层20区域，进而在所述第一外延层20内形成所述第一沟槽31，此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。在完成所述第一沟槽31之后，接着在所述第一沟槽31内采用上述相同的光刻技术形成与所述第一沟槽31的深度相同但宽度小于所述第一沟槽31的第二沟槽32，完成后采用上述相同的光刻技术形成与所述第二沟槽32的深度相同但宽度小于所述第二沟槽32的第三沟槽33，在垂直于所述衬底10的上表面的方向上，所述第一沟槽31、第二沟槽32及第三沟槽33呈梯形结构排列，便于后续在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充金属及形成氧化硅侧墙。
S503：对所述第一沟槽31之间的所述第一外延层20进行光刻，形成自所述第一外延层20的上表面延伸至所述衬底10的第四沟槽34；
参阅图4，具体的，先在所述第一外延层20上间隔涂覆光刻胶，采用干法刻蚀技术在所述整流区30之间的第一外延层20进行光刻，形成延伸至所述衬底10的第四沟槽34。在本实施方式中，形成所述第四沟槽34的具体过程为：在所述第一外延层20上形成刻蚀阻挡层(图未示)，然后在刻蚀阻挡层上形成光刻胶层(图未示)，之后采用具有所述第四沟槽图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述第四沟槽34图形的光刻胶层。以具有所述第四沟槽34图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述第四沟槽34的图形开口(图未示)。然后以具有所述第四沟槽34图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述第一外延层20区域，进而在所述第一外延层20内形成所述第四沟槽34，此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。形成所述第四沟槽34的宽度大于所述第三沟槽33的宽度的一半，便于后续制备工艺，在所述功率器件芯片保护芯片1导通时，所述隔离区40可以有效隔离所述整流区30的电流，提高了所述功率器件保护芯片1的稳定性。
S504：在所述第一沟槽31、所述第二沟槽32、所述第三沟槽33、所述第四沟槽34及所述第一外延层20上沉积氧化硅，之后去除所述第四沟槽34的底部的氧化硅形成位于所述第四沟槽34的侧壁的第二阻挡层42；
参阅图5及图6，具体的，先在所述第一沟槽31、所述第二沟槽32、所述第三沟槽33、所述第四沟槽34及所述第一外延层20上采用热氧化法沉积一层氧化硅，，之后采用干法刻蚀去除所述第四沟槽34的底部的氧化硅形成位于所述第四沟槽34的侧壁的第二阻挡层42。在本实施方式中，所述第四沟槽34的宽度大于所述第三沟槽33的宽度的一半，所述第四沟槽34内沉积的氧化硅未填满，便于在上述所有沟槽内形成氧化硅侧墙，在后续所述功率器件保护芯片1导通时，防止电流出现不均匀流通，从而增强所述功率器件保护芯片1的工作稳定性。
S505：向所述第四沟槽34的底部并位于所述衬底10内注入第二导电类型离子形成注入区43，在所述注入区43的上表面并位于所述第四沟槽34内形成第二导电类型的第二外延层44；
参阅图7及图8，具体的，先在所述第四沟槽34的底部并位于所述衬底10内的位置采用光罩、曝光、显影，显示出所述注入区43的图形，注入第二导电类型的离子形成注入区43。在本实施方式中，第二导电类型的离子为磷，且所述注入区43的浓度大于所述衬底10的浓度，所述衬底与所述注入区的导电类型不同形成PN结，提高所述功率器件保护芯1的耐压性能，在所述第四沟槽34内形成第二外延层44，进一步提高所述功率器件保护芯片1的击穿电压。
S506：去除所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的底部及所述第一外延层20上的氧化硅形成位于所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的侧壁的第一阻挡层41；
参阅图9，具体的，先采用干法刻蚀技术去除所述第一沟槽31、所述第二沟槽32及所述第三沟槽33底部的氧化硅，同时去除所述第一外延层20上的氧化硅，保留所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的侧壁的氧化硅，形成位于所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的侧壁的第一阻挡层41。在本实施方式中，所述第一阻挡层41的材料为氧化硅，可以通过热氧化法沉积氧化硅制备，所述第一阻挡层41位于上述所有沟槽的侧壁，有效控制电流依次在所述第三沟槽33、所述第二沟槽32及所述第一沟槽31内均匀流通，进一步提高所述功率器件保护芯片1的可靠性。
S507：分别在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充金属层50形成整流区30，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内的金属层50与所述第一外延层20之间的肖特基势垒高度依次减小；
参阅图10，具体的，先采用磁控溅射的技术在所述第三沟槽33内填充金属，接着在所述第二沟槽32内采用磁控溅射技术填充金属，最后在所述第一沟槽31内采用磁控溅射技术填充金属，之后快速热退火。在本实施方式中，填充的金属的材料可以相同，也可以不同，即所述金属层50的材料可以是金、铝、铜中的一种或三种，且所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内的金属层50与所述第一外延层20之间形成的肖特基势垒高度依次减小，所述第三沟槽33内的金属层50与所述第一外延层20的肖特基接触形成的导通压降最小，在后续所述功率器件保护芯片1导通后，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内的金属层50与所述第一外延层20形成三个并联的肖特基二极管，相当于三条电流路径实现分流，增强所述功率器件保护芯片1的防浪涌能力，所述第三沟槽33、所述第二沟槽32及所述第一沟槽31对应的肖特基二极管依次导通，从而确保所述功率器件保护芯片1内的电流的稳定性。
S508：在所述第一沟槽31、所述隔离区40及所述第一外延层20的上表面沉积一层氧化硅，刻蚀去除所述第一沟槽31的上表面对应的氧化硅形成间隔排列在所述第一外延层20上的第一氧化硅层51，去除所述第二外延层44的上表面对应的氧化硅形成第二氧化硅层52；
参阅图11，具体的，先在所述第一沟槽31、所述隔离区40及所述第一外延层20的上表面采用热氧化法沉积一层氧化硅，采用干法刻蚀去除所述第一沟槽31的上表面对应的氧化硅形成间隔排列在所述第一外延层20上的第一氧化硅层，采用干法刻蚀去除所述第二外延层44的上表面对应的氧化硅形成间隔排列的第二氧化硅层52。在本实施方式中，所述第二氧化硅层52位于所述第一氧化硅层51之间，便于后续制备形成所述第一金属区61及所述第二金属区62。
S509：在所述第一氧化硅层51的上表面形成并延伸至所述第一沟槽31的上表面的第一金属区61，在所述第二氧化硅层52的上表面并延伸至所述第二外延层44的上表面的第二金属区62，所述第一金属区61与所述第二金属区62间隔排列，最后得到功率器件保护芯片1。
参阅图12，具体的，先采用磁控溅射技术在所述第一氧化硅层51及所述第二氧化硅层52的上表面填充一层金属，之后采用干法刻蚀去除所述第二氧化硅层52的部分金属，形成位于所述第一氧化硅层51的上表面并延伸至所述第一沟槽31的上表面的第一金属区61，并形成于所述第一金属区62间隔排列的第二金属区62。在本实施方式中，所述第一金属区61与所述第二金属区62均位于所述第一外延层20的上方，且所述第二金属区62自所述第二氧化硅层52的上表面延伸至所述第二外延层44，所述第一金属区61作为所述功率器件保护芯片1的阳极，所述第二金属区62作为所述功率器件保护芯片1的阴极，因此，缩小了所述功率器件保护芯片1的封装面积，降低了成本。
参阅图14，在本实施方式中，第一导电类型为P型，第二导电类型为N型，所述第一金属区61为所述功率器件保护芯片1的阳极，所述第二金属区62为所述功率器件保护芯片1的阴极。
本发明通过在所述衬底10上形成第一外延层20，在所述第一外延层20内形成宽度依次减小并连通的第一沟槽31、第二沟槽32及第三沟槽33，在所述第一沟槽31之间形成自所述第一外延层2.0的上表面延伸至所述衬底10的第四沟槽34，在所述第四沟槽34的侧壁形成第二阻挡层42，在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的侧壁形成第一阻挡层41，在所述第四沟槽34的底部并位于所述衬底10内形成与所述衬底10的导电类型不同的注入区43，在所述注入区43的上表面并位于所述第四沟槽34内形成第二外延层44。其中，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充的金属层50与所述第一外延层20形成肖特基接触，降低了寄生电容，减小了所述功率器件保护芯片1的导通损耗，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充的金属层50与所述第一外延层20的肖特基势垒高度依次减小，所述第三沟槽33内填充的金属层50与所述第一外延层20形成的肖特基接触优先导通，所述第二沟槽32及所述第一沟槽31内填充的金属层50与所述第一外延层20形成的肖特基接触依次导通，且所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充的金属层50分别与所述第一外延层20形成三个并联的肖特基二极管，相当于增加了多条电流路径实现分流，提高了所述功率器件保护芯片1的防浪涌能力，每个肖特基二极管的反向恢复时间短和正向导通压降低的特点，从而对所述功率器件保护芯片1在集成电路中起到整流作用。在所述第一沟槽31之间设置自所述第一外延层20延伸至所述衬底10的隔离区40，用于隔离两个所述整流区30的电流流向，确保在所述功率器件保护芯片1内的电流均匀流通，提高所述功率器件保护芯片1的稳定性。在所述第四沟槽34的底部并位于所述衬底10内注入与所述衬底10的导电类型不同的离子形成注入区43，在所述注入区43的上表面并位于所述第四沟槽34内形成第二外延层44，使所述衬底10与所述注入区43形成PN结，所述第二外延层43相当于增加了耐压层，增强了所述功率器件保护芯片1的可靠性，同时便于后续在第二外延层44上形成第二金属区62作为所述功率器件保护芯片1的背面金属，有效缩小了所述功率器件保护芯片1的封装面积，降低了制备成本。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (10)
1.一种功率器件保护芯片，其特征在于：其包括：
第一导电类型的衬底；
形成在所述衬底上的第一导电类型的第一外延层；
间隔形成在所述第一外延层内的整流区，所述整流区包括自所述第一外延层的上表面向所述第一外延层内形成的第一沟槽、自所述第一沟槽的底部向所述第一外延层内形成的第二沟槽及自所述第二沟槽的底部向所述第一外延层内形成的第三沟槽，所述第一沟槽、所述第二沟槽及所述第三沟槽连通且宽度依次减小，所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁均形成有第一阻挡层，所述第一沟槽、所述第二沟槽及所述第三沟槽内均填充有金属层，所述第一沟槽、所述第二沟槽及所述第三沟槽内的金属层与所述第一外延层之间的肖特基势垒高度依次减小；
位于两个所述整流区之间自所述第一外延层的上表面延伸至所述衬底的隔离区，所述隔离区包括第四沟槽、位于所述第四沟槽的底部的第二导电类型的注入区、形成在所述第四沟槽的侧壁的第二阻挡层及填满所述第四沟槽的第二导电类型的第二外延层。
2.根据权利要求1所述的功率器件保护芯片，其特征在于：所述第一沟槽、所述第二沟槽及所述第三沟槽的深度均相同。
3.根据权利要求1所述的功率器件保护芯片，其特征在于：所述第四沟槽的宽度大于所述第三沟槽的宽度的一半。
4.根据权利要求1所述的功率器件保护芯片，其特征在于：所述功率器件保护芯片还包括间隔形成在所述第一外延层的上表面的第一氧化硅层、形成在所述第一氧化层的上表面并延伸至所述第一沟槽的上表面的第一金属区、形成在所述隔离区的上表面的两侧的第二氧化硅层及形成在所述第二氧化硅层的上表面并贯穿所述第二氧化硅层与所述第二外延层的上表面相连的第二金属区。
5.一种如权利要求1所述的功率器件保护芯片的制备方法，其特征在于，其包括以下工艺步骤：
S501：提供一个第一导电类型的衬底，在所述衬底上形成第一导电类型的第一外延层；
S502：在所述第一外延层内依次形成宽度依次减小并连通的第一沟槽、第二沟槽及第三沟槽；
S503：对所述第一沟槽之间的所述第一外延层进行光刻，形成自所述第一外延层的上表面延伸至所述衬底的第四沟槽；
S504：在所述第一沟槽、所述第二沟槽、所述第三沟槽、所述第四沟槽及所述第一外延层上沉积氧化硅，之后去除所述第四沟槽的底部的氧化硅形成位于所述第四沟槽的侧壁的第二阻挡层；
S505：向所述第四沟槽的底部并位于所述衬底内注入第二导电类型离子形成注入区，在所述注入区的上表面并位于所述第四沟槽内形成第二导电类型的第二外延层；
S506：去除所述第一沟槽、所述第二沟槽及所述第三沟槽的底部及所述第一外延层上的氧化硅形成位于所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁的第一阻挡层；
S507：分别在所述第一沟槽、所述第二沟槽及所述第三沟槽内填充金属层形成整流区，所述第一沟槽、所述第二沟槽及所述第三沟槽内的金属层与所述外延层之间的肖特基势垒高度依次减小。
6.根据权利要求5所述的功率器件保护芯片的制备方法，其特征在于，还包括：
S508：在所述第一沟槽、所述隔离区及所述第一外延层的上表面沉积一层氧化硅，刻蚀去除所述第一沟槽的上表面对应的氧化硅形成间隔排列在所述第一外延层上的第一氧化硅层，去除所述第二外延层的上表面对应的氧化硅形成第二氧化硅层。
7.根据权利要求6所述的功率器件保护芯片的制备方法，其特征在于，还包括：
S509：在所述第一氧化硅层的上表面形成并延伸至所述第一沟槽的上表面的第一金属区，在所述第二氧化层的上表面并延伸至所述第二外延层的上表面的第二金属区，所述第一金属区与所述第二金属区间隔排列，最后得到功率器件保护芯片。
8.根据权利要求5所述的功率器件保护芯片的制备方法，其特征在于：所述步骤S503中，采用干法刻蚀形成所述第四沟槽，所述第四沟槽的宽度大于所述第三沟槽的宽度的一半。
9.根据权利要求5所述的功率器件保护芯片的制备方法，其特征在于：所述第一沟槽、所述第二沟槽及所述第三沟槽的深度相同，所述第一沟槽的宽度小于所述第一沟槽之间的距离。
10.根据权利要求5所述的功率器件保护芯片的制备方法，其特征在于：所述步骤S505中，采用磁控溅射依次在所述第三沟槽、所述第二沟槽及所述第一沟槽内填充金属层。
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Effective date of registration: 20210531 Address after: 518000 15th floor, tefa information technology building, 2 Qiongyu Road, Science Park community, Yuehai street, Nanshan District, Shenzhen City, Guangdong Province Applicant after: Shenzhen Wuxin Intelligent Technology Co.,Ltd. Address before: 518000 building 902, block 8, sijiyu garden, Liantang street, Luohu District, Shenzhen City, Guangdong Province Applicant before: SHENZHEN NANSHUO MINGTAI TECHNOLOGY Co.,Ltd. |
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| GR01 | Patent grant | ||
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Effective date of registration: 20211115 Address after: 518000 15 / F, tefa information technology building, No. 2 Qiongyu Road, Science Park community, Yuehai street, Nanshan District, Shenzhen, Guangdong Province Patentee after: Shenzhen Wuxin Technology Holding Group Co.,Ltd. Address before: 518000 15 / F, tefa information technology building, No. 2 Qiongyu Road, Science Park community, Yuehai street, Nanshan District, Shenzhen, Guangdong Province Patentee before: Shenzhen Wuxin Intelligent Technology Co.,Ltd. |
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Granted publication date: 20210618 |