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CN109216209B - 集成电路封装件及其形成方法 - Google Patents

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CN109216209B CN201810580009.2A CN201810580009A CN109216209B CN 109216209 B CN109216209 B CN 109216209B CN 201810580009 A CN201810580009 A CN 201810580009A CN 109216209 B CN109216209 B CN 109216209B
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Abstract

提供了一种用于形成集成电路(IC)封装件的方法。在一些实施例中，形成包括划线、第一IC管芯、第二IC管芯和钝化层的半导体工件。所述划线分离第一和第二IC管芯，并且钝化层覆盖第一和第二IC管芯。第一IC管芯包括电路和电耦合到电路的焊盘结构。焊盘结构包括第一焊盘、第二焊盘和桥。桥在划线内并将第一焊盘连接到第二焊盘。钝化层被图案化以暴露第一焊盘而不暴露第二焊盘，并且通过第一焊盘在电路上实施测试。沿着划线切割半导体工件以使第一和第二IC管芯个体化，并且移除桥。还提供了一种集成电路封装件。

Description

集成电路封装件及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路封装件及其形成方法。
背景技术
在集成电路(IC)的批量制造期间，在半导体衬底上形成多个IC管芯。然后将IC管芯分离和封装。一种用于封装IC管芯的工艺是芯片级封装(CSP)工艺。例如，CSP工艺可以是将单个IC管芯封装在IC管芯的管芯面积的约1.0-1.2倍之间的直接表面贴装封装件中的封装工艺。
发明内容
根据本发明的一方面，提供了一种用于形成集成电路(IC)封装件的方法，所述方法包括：形成包括划线区域、第一IC管芯和第二IC管芯的半导体工件，其中，所述划线区域分离并邻接所述第一IC管芯和所述第二IC管芯，其中，所述第一IC管芯包括电路和电耦合到所述电路的焊盘结构，其中，所述焊盘结构包括第一焊盘、第二焊盘和桥，并且所述桥在所述划线区域内并且从所述第一焊盘延伸到所述第二焊盘以将所述第一焊盘连接到所述第二焊盘；以及沿着所述划线区域切割所述半导体工件以使所述第一IC管芯和所述第二IC管芯个体化，其中，所述切割移除所述桥以分离所述第一焊盘和所述第二焊盘。
根据本发明的另一方面，提供了一种集成电路(IC)封装件，包括：IC管芯，包括电路、第一焊盘、第二焊盘和钝化层，其中，所述钝化层覆盖所述第二焊盘并且限定覆盖所述第一焊盘的开口，所述第一焊盘电浮置并且具有损坏的顶面，其中，所述第二焊盘电耦合到所述电路并且具有没有损坏的顶面，并且所述第一焊盘、所述第二焊盘和所述钝化层部分地限定所述IC管芯的公共侧壁；以及外部连接件，沿着所述公共侧壁从所述IC管芯的底部延伸到与所述第二焊盘横向接触。
根据本发明的又一方面，提供了一种用于形成集成电路(IC)封装件的方法，所述方法包括：形成包括划线区域、第一IC管芯和第二IC管芯的半导体工件，其中，所述划线区域分离并邻接所述第一IC管芯和所述第二IC管芯，并且所述第一IC管芯包括电路；在所述第一IC管芯上形成U形焊盘结构，其中，所述U形焊盘结构包括第一焊盘、第二焊盘和桥，其中，所述桥在所述划线区域内并且从所述第一焊盘延伸到所述第二焊盘以连接所述第一焊盘和所述第二焊盘，并且所述第一焊盘通过所述桥和所述第二焊盘电耦合到所述电路；形成覆盖所述半导体工件和所述U形焊盘结构的钝化层；在所述钝化层中实施蚀刻以形成暴露所述第一焊盘的电路探测(CP)开口但没有暴露所述第二焊盘；通过所述电路探测开口使用所述第一焊盘在所述电路上实施第一轮电路探测测试；形成覆盖所述电路和所述钝化层的滤色器的阵列；形成覆盖所述滤色器的阵列的微透镜的阵列；通过所述电路探测开口使用所述第一焊盘在所述电路上实施第二轮电路探测测试；沿着所述划线区域切割所述半导体工件以使所述第一IC管芯和所述第二IC管芯个体化，其中，所述切割移除所述桥以分离所述第一焊盘和所述第二焊盘，并且所述第一焊盘在完成所述切割时电浮置；以及形成沿着所述第一IC管芯的侧壁从与所述第二焊盘的侧壁横向接触延伸到所述第一IC管芯的下侧的外部连接件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A-图1C至图4A-图4C示出了使用受保护的芯片级封装(CSP)焊盘结构来形成集成电路(IC)封装件的方法的一些实施例的一系列示图。
图5示出了图1A-图1C至图4A-图4C的方法的一些实施例的流程图。
图6-图9、图10A、图10B、图11、图12A、图12B、图13-图19、图20A、图20B和图21-图26示出了图1A-图1C至图4A-图4C的方法的一些更详细的实施例的一系列示图。
图27示出了图6-图9、图10A、图10B、图11、图12A、图12B、图13-图19、图20A、图20B和图21-图26的方法的一些实施例的流程图。
图28A-图28C示出了根据图27的方法形成的IC封装件的一些实施例的示图。
具体实施方式
以下公开内容提供了用于实现本发明的不同部件的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在...下面”、“下部”、“在...之上”、“上部”等的空间相对术语来描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包含在使用或操作中的器件的不同取向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间相对描述符同样可以作出相应地解释。
许多电子器件包括互补金属氧化物半导体(CMOS)图像传感器(CIS)。根据用于形成CIS封装件的方法，在半导体衬底上形成多个集成电路(IC)管芯。每个IC管芯包括图像感测电路和多个焊盘。焊盘沿着IC管芯的外围横向地延伸并且被钝化层覆盖。此外，焊盘电耦合到图像感测电路。在IC管芯形成之后，在钝化层中形成开口以暴露焊盘，并且使用焊盘在图像感测电路上实施第一轮电路探测(CP，circuit probe)测试。假设第一轮CP测试是令人满意的(positive)，则在每个IC管芯上堆叠地形成滤色器阵列和微透镜阵列。此外，使用焊盘实施第二轮CP测试。假设第二轮CP测试是令人满意的，则实施芯片级封装(CSP)工艺。切割半导体衬底以个体化IC管芯并暴露焊盘的侧壁。此外，外部连接件为形成沿着IC管芯的侧壁从与焊盘的侧壁直接接触延伸到IC管芯的下侧。
该方法面临的挑战是，一旦开始第一轮CP测试，焊盘易受腐蚀和其他损坏。例如，在后续处理(例如，第一轮CP测试或形成滤色器阵列)期间产生的氯离子和其他污染物可能腐蚀焊盘。损坏焊盘可能会对CIS的功能和性能产生负面影响。例如，损坏可能会使焊盘的接触电阻增加到图像感测电路在第二轮CP测试中可能会失败的点。此外，损坏焊盘可能会对CIS的可靠性造成负面影响。例如，由于对焊盘的损坏，外部连接件可能与焊盘接合不良，从而导致随时间的推移而分层。通过氯离子或其他污染物从焊盘扩散到外部连接件中并损坏外部连接件可能会使这种问题加剧。
鉴于上述内容，本申请的各种实施例提供了使用受保护的CSP焊盘结构来形成IC封装件(例如，CIS封装件)的方法。在一些实施例中，形成包括划线区域、第一IC管芯、第二IC管芯和钝化层的半导体工件。划线区域将第一IC管芯和第二IC管芯分离和邻接，并且钝化层覆盖第一IC管芯和第二IC管芯。第一IC管芯包括电路和电耦合到该电路的焊盘结构。该焊盘结构包括第一焊盘、第二焊盘和桥。桥位于划线区域内，并从第一焊盘延伸至第二焊盘，以将第一焊盘连接至第二焊盘。钝化层被图案化以暴露第一焊盘而不暴露第二焊盘，并且通过第一焊盘在电路上实施测试(例如，CP测试)。沿着划线区域切割半导体工件以使第一IC管芯和第二IC管芯个体化并且移除桥，同时钝化层覆盖第二焊盘。
一旦钝化层被图案化以暴露第一焊盘，则第一焊盘在随后的处理期间经受腐蚀和其他损坏。然而，由于第二焊盘在随后的处理期间保持被钝化层覆盖，所以第二焊盘没有或基本没有受到腐蚀和其他损坏。而且，由于切割移除了桥，所以第二焊盘独立于第一焊盘并且不受第一焊盘的损坏的影响。因此，第二焊盘可以用于封装第一IC管芯，而不用担心腐蚀和其他损坏。例如，外部连接件可以形成为沿着第一IC的侧壁从与第二焊盘的横向接触延伸到第一IC管芯的下侧。反过来，这又增加了封装的第一IC管芯的功能性和可靠性。例如，第二焊盘与外部连接件之间的接触电阻可能较低。作为另一实例，第二焊盘和外部连接件之间的接合性能可能较高。
参照图1A-图1C至图4A-图4C，提供了使用受保护的CSP焊盘结构来形成IC封装件的方法的一些实施例的一系列示图100A-100C至400A-400C。具有后缀“A”的图是在该方法的各个阶段处的布局视图100A、200A、300A、400A。具有后缀“B”的图是沿着具有后缀“A”的图中的线A-A’截取的截面图100B、200B、300B、400B。具有后缀“C”的图是沿着具有后缀“A”的图中的线B-B’截取的截面图100C、200C、300C、400C。
如图1A的布局图100A所示，形成包括第一IC管芯104a和第二IC管芯104b的半导体工件102。在一些实施例中，半导体工件102包括额外的IC管芯(未示出)。第一IC管芯104a和第二IC管芯104b由半导体工件102的划线区域106围绕并且彼此横向间隔开。划线区域106是半导体工件102的区域，其中，管芯切割在后续处理期间横穿划线区域106以切割第一IC管芯104a和第二IC管芯104b。
第一IC管芯104a和第二IC管芯104b中的每一个均包括电路108和多个焊盘结构110。为了便于说明，仅将一些焊盘结构110标记为110。电路108位于IC管芯(例如，104a或104b)的中心处，并且可以是例如图像感测电路或一些其他电路。在一些实施例中，电路108包括像素传感器阵列108p和支持电路108s。注意，每个电路108的散列(hashing)已经在像素传感器阵列108p和支持电路108s之间变化，以便更容易区分这些区域。像素传感器阵列108p可以例如在电路108的中心处，并且支持电路108s可以例如在电路108的外围处。此外，支持电路108s支持像素传感器阵列108p的工作，并且可以包括例如图像信号处理器(ISP)、读/写电路以及其他支持电路。焊盘结构110沿着IC管芯的边界横向地围绕电路108，并且部分地位于划线区域106内。此外，焊盘结构110可以是或者另外包括例如铜、铝、铝铜、一些其他的导电材料、或上述材料的任意组合。
每个焊盘结构110均包括第一焊盘110f、第二焊盘110s和桥110b。为了便于说明，第一焊盘110f仅标记为针对一些焊盘结构110标记为110f，第二焊盘110s仅标记为针对一些焊盘结构110标记为110s，并且桥110b仅标记为针对一些焊盘结构110标记为110b。此外，每个焊盘结构110的散列均已经在第一焊盘110f、第二焊盘110s和桥110b之间变化，以便更容易地在焊盘结构的这些区域之间进行区分。尽管如此，应当理解，例如第一焊盘110f、第二焊盘110s和桥110b例如可以是连续的(例如，由共同的沉积物或共同的材料块形成)。如此后将会清楚的那样，第一焊盘110f也可以被称为CP焊盘，并且第二焊盘110s也可以被称为封装焊盘。第一焊盘110f和第二焊盘110s沿着IC管芯(例如，104a或104b)的边界横向地间隔开，并且桥110b沿着边界从第一焊盘110f延伸到第二焊盘110s，以电耦合第一焊盘110f和第二焊盘110s。此外，尽管第一焊盘110f和第二焊盘110s至少部分地位于划线区域106的外部，但是桥110b完全位于划线区域106内。在一些实施例中，每个焊盘结构110均具有U形布局或一些其他布局。
如图1B的截面图100B所示，半导体工件102包括半导体衬底112和互连结构114。半导体衬底112和互连结构114容纳并至少部分地限定电路108。例如，半导体衬底112可以至少部分地限定电路108的半导体器件，并且互连结构114可以互连电路108的半导体器件。半导体器件可以包括例如晶体管、光电二极管和其他半导体器件。
在其中电路108包括像素传感器阵列108p的一些实施例中，电路108包括布置为多行和多列的多个像素传感器116以限定像素传感器阵列108p。为了便于说明，仅将一些像素传感器116标记为116。像素传感器116可以是例如有源像素传感器(APS)或一些其他类型的像素传感器。此外，在其中电路108包括支持电路108s的一些实施例中，电路108包括多个支持器件118以至少部分地限定支持电路108s。支持器件118可以是或者另外包括例如金属氧化物半导体(MOS)场效应晶体管(MOFSET)、绝缘栅极场效应晶体管(IGFET)、一些其他类型的晶体管、一些其他类型的半导体器件或上述器件的任意组合。
半导体衬底112位于互连结构114下面，并且可以是例如块状硅衬底、绝缘体上硅(SOI)衬底或一些其他类型的半导体衬底。互连结构114包括层间介电(ILD)层120和覆盖ILD层120的钝化层122。ILD层120可以是或者另外包括例如二氧化硅、低k电介质、一些其他电介质、或者上述材料的任何组合。如本文所使用的，低k电介质是介电常数k小于约3.9、3.0、2.0或1.0的电介质。钝化层122可以是或者另外包括例如二氧化硅、氮化硅、一些其他的电介质或上述材料的任何组合。互连结构114还包括多个导电部件。
导电部件和焊盘结构110堆叠在ILD层120和钝化层122内。导电部件限定将电路108的器件(例如，像素传感器116和/或支持器件118)进行互连的导电路径，并且还限定将焊盘结构110电耦合到电路108的导电路径。在一些实施例中，导电部件直接电耦合到焊盘结构110的第二焊盘110s，并通过焊盘结构110的第二焊盘110s和桥110b(参见图1A)间接电耦合到焊盘结构110的第一焊盘110f(参见图1A)。导电部件包括导线124w和通孔124v。为了便于说明，仅将一些导线124w标记为124w，并且仅将一些通孔124v标记为124v。导线124w和/或通孔124v是或者另外包括铜、铝、铝铜、钨、一些其他的导电材料或上述材料的任何组合。
如图1C的截面图100C所示，焊盘结构110的第一焊盘110f和第二焊盘110s被钝化层122覆盖。焊盘结构110可以例如代表图1A和图1B中的每个其他的焊盘结构。因为钝化层122覆盖第一焊盘110f和第二焊盘110s，所以第一焊盘110f和第二焊盘110s被保护免受半导体工件102的周围环境的影响，其中，该周围环境可能会腐蚀或以其他方式损坏第一焊盘110f和第二焊盘110s。
如图2A-图2C的示图200A-200C所示，在钝化层122(参见图2B和图2C)中形成CP开口202(参见图2A或图2C)以暴露焊盘结构110的第一焊盘110f而不暴露焊盘结构110的第二焊盘110s。为了便于说明，仅将一些CP开口202标记为202。在一些实施例中，CP开口202包括用于每个第一焊盘110f的CP开口，和/或CP开口202与划线区域106重叠。此外，在一些实施例中，通过光刻和蚀刻工艺形成CP开口202。
在一些实施例中，在形成CP开口202之后，使用焊盘结构110的第一焊盘110f在电路108上实施第一轮CP测试。根据第一轮CP测试的结果，半导体工件102被报废或返工、或者继续进行下文所述的后续处理。此外，在一些实施例中，由于暴露于半导体工件102的周围环境，第一焊盘110f在第一轮CP测试期间被腐蚀或以其他方式被损坏。例如，由于这种暴露，第一焊盘110f可能氧化。尽管第一焊盘110f被腐蚀或以其他方式被损坏，但是焊盘结构110的第二焊盘110s保持未被损坏并且没有被腐蚀，因为在第一轮CP测试期间第二焊盘110s保持被钝化层122覆盖。
如图3A-图3C的视图300A-300C所示，在一些实施例中，滤色器304的阵列302(参见图3B)和微透镜308的阵列306(参见图3B)堆叠地形成在钝化层122上、覆盖每个像素传感器阵列108p。为了便于说明，仅将一些滤色器304标记为304，并且仅将一些微透镜308标记为308。此外，为了便于说明，滤色器304的阵列302仅针对像素传感器阵列108p中的一个标记为302，并且微透镜308的阵列306仅针对像素传感器阵列108p中的一个标记为306。
此外，在一些实施例中，在形成滤色器304的阵列302和微透镜308的阵列306之后，使用焊盘结构110的第一焊盘110f在电路108上实施第二轮CP测试。根据第二轮CP测试的结果，半导体工件102被报废或返工、或者继续进行下文所述的后续处理。
还由图3A-图3C的示图300A-300C所示，通过CP开口202在焊盘结构110的第一焊盘110f上形成损坏310(参见图3A和图3C)。损坏310可以包括例如腐蚀和其他损坏。在一些实施例中，在形成滤色器304的阵列302(参见图3B)和微透镜308的阵列306(参见图3B)或上述步骤的任何组合时，在第一轮CP测试、第二轮CP测试期间形成损坏310。例如，用于形成滤色器304的阵列302和微透镜308的阵列306的工艺可以使用导致损坏310的氯气。由于焊盘结构110的第二焊盘110s未被用于CP测试的CP开口202暴露并且保持被钝化层122覆盖，所以第二焊盘110s保持未被损坏并且没有被腐蚀。
如图4A-图4C的示图400A-400C所示，实施CSP工艺以封装第一IC管芯104a和第二IC管芯104b(参见图3A-图3C)。为了便于说明，仅示出了第一IC管芯104a。CSP工艺包括通过沿着划线区域106(参见图3A-图3C)切割半导体工件102(参见图3A-图3C)而分割第一IC管芯104a和第二IC管芯104b。分割移除了焊盘结构110的桥110b(参见图3A-图3C)，从而将第一焊盘110f与第二焊盘110s物理分离和电分离。例如，可以由管芯锯或一些其他的切割工具来实施分割。在一些实施例中，在分割和第二轮CP测试之间实施的工艺还引起对第一焊盘110f的腐蚀或损坏。
此外，对于至少一些(例如全部)的第二焊盘110s中的每一个，CSP工艺包括形成外部连接件402(参见图4A和图4B)，该外部连接件沿着相应的IC管芯(例如，第一IC管芯104a或第二IC管芯104b)的侧壁从与第二焊盘的侧壁横向接触延伸到相应的IC管芯的下侧。为了便于说明，外部连接件402仅针对一些第二焊盘110s标记为402。此外，为了便于说明，以下参考不同系列的附图来描述形成外部连接件402的工艺。外部连接件402可以是例如铝铜、铝、铜、一些其他的金属或一些其他的导电材料。
通过将第一焊盘110f与第二焊盘110s分离，第一焊盘110f是电浮置的。此外，可以在CSP工艺期间使用第二焊盘110s，而不用担心损坏或其他损坏。第二焊盘110s被钝化层122覆盖，并且因此没有腐蚀和其他腐蚀。此外，因为第二焊盘110s与第一焊盘110f分离，所以第二焊盘110s不受第一焊盘110f上的损坏310的影响。因此，与第二焊盘110s的接触电阻低，并且第二焊盘与外部连接件402之间的接合强度高。这转而增强了第一IC管芯104a和第二IC管芯104b的功能性和可靠性。
在一些实施例中，外部连接件402通过内衬于介于半导体衬底112和每个外部连接件402之间的横向侧壁的粘合层404与半导体衬底112的侧壁电绝缘。粘合层404可以是例如电介质环氧树脂或一些其他的电介质粘合剂。此外，在一些实施例中，粘合层404将下绝缘板406固定到半导体衬底112的下侧，使得粘合层404垂直地位于下绝缘板406和半导体衬底112之间。下绝缘板406可以是例如透明的、和/或可以是例如玻璃或一些其他的绝缘材料。在一些实施例中，每个外部连接件402均沿着下绝缘板406的侧壁延伸，并且沿着下绝缘板406的下侧横向地延伸，以垂直地位于阻挡元件408和下侧上的导电凸块410之间。阻挡元件408阻挡导电凸块410的材料迁移到下绝缘板406，并且可以是例如氧化硅、氮化硅或一些其他的电介质。导电凸块410通过相应的外部连接件与第二焊盘110s中的一个电耦合，并且可以是例如焊料或一些其他的导电材料。
参照图5，提供了图1A-图1C至图4A-图4C的方法的一些实施例的流程图500。
在步骤502处，形成包括第一IC管芯和第二IC管芯的半导体工件。第一IC管芯和第二IC管芯由划线区域分开，并且可以是或者另外包括例如CIS。第一IC管芯具有通过导电桥连接的封装焊盘和CP焊盘。此外，导电桥位于划线区域内(例如，参见图1A-图1C)。
在步骤504处，在覆盖封装焊盘和CP焊盘的钝化层中实施蚀刻以形成暴露CP焊盘的CP开口，但是不暴露封装焊盘(例如，参见图2A-图2C)。
在步骤506处，通过CP开口使用CP焊盘在第一IC管芯上实施第一轮CP测试。
在步骤508处，形成覆盖第一IC管芯的像素传感器阵列的滤色器和微透镜。在通过CP开口暴露CP焊盘的同时形成滤色器和微透镜(例如，参见图3A-图3C)。
在步骤510处，通过CP开口使用CP焊盘在第一IC管芯上实施第二轮CP测试。
在步骤512处，实施CSP工艺以封装第一和第二IC管芯(例如，参见图4A-图4C)。在步骤512a处，CSP工艺包括沿着划线区域切割半导体工件以分离第一IC管芯和第二IC管芯，并移除连接CP焊盘和封装焊盘的导电桥。此外，在步骤512b处，CSP工艺包括形成外部连接件，该外部连接件沿着第一IC管芯的侧壁从与封装焊盘的侧壁的横向接触延伸到第一IC管芯的下侧。
CP焊盘在被CP开口暴露之后用于CP测试，而封装焊盘保持被钝化层覆盖，并且因此没有腐蚀和其他损坏。此外，切割将CP焊盘和封装焊盘分离，使得可以在CSP工艺期间使用封装焊盘而不用担心腐蚀或其他损坏。这转而可以增强第一IC管芯和第二IC管芯的功能性和可靠性，并且还可以增强封装焊盘和外部连接件之间的接合性能。
虽然图5的流程图500在本文中被示出和描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制性意义。例如，一些动作可以与除本文所示和/或描述的那些之外的其他动作或事件以不同的顺序发生和/或同时发生。此外，并非所有示出的动作都可能需要来实施本文描述的一个或多个方面或实施例，并且本文所描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中实施。
参照图6-图9、图10A、图10B、图11、图12A、图12B、图13-图19、图20A、图20B和图21-图26，提供了使用受保护的CSP焊盘结构来形成IC封装件的方法的一些更详细的实施例的一系列示图600-900、1000A、1000B、1100、1200A、1200B、1300-1900、2000A、2000B、2100-2600。
如图6的截面图600所示，提供了包括第一IC管芯104a和第二IC管芯104b的半导体工件102a。第一IC管芯104a和第二IC管芯104b通过划线区域106彼此横向隔开，并且每个均包括电路108。在一些实施例中，电路108包括像素传感器阵列108p和支持电路108s。像素传感器阵列108p可以例如包括布置为多行和多列的多个像素传感器116。为了便于说明，仅将一些像素传感器116标记为116。支持电路108s支持像素传感器阵列108p的工作，并且可以包括例如多个支持器件118。
半导体工件102a还包括半导体衬底112和互连结构114a。半导体衬底112和互连结构114a容纳并至少部分地限定电路108。例如，半导体衬底112可以至少部分地限定电路108的器件(例如，像素传感器116和/或支持器件118)，并且互连结构114a可以互连电路108的器件。互连结构114a覆盖半导体衬底112，并且包括下ILD层120a和多个导电部件。下ILD层120a可以是或另外包括例如二氧化硅、低k电介质、一些其他的电介质或上述材料的任何组合。导电部件被堆叠在下ILD层120a内并且限定了互连电路108的器件的导电路径。导电部件包括第一导线124w1和第一通孔124v1。为了便于说明，仅将一些第一导线124w1标记为124w1，并且仅将一些第一通孔124v1标记为124v1。
如图7的截面图700所示，形成覆盖下ILD层120a的上ILD层120b。此外，上ILD层120b形成为具有平面或大致平面的顶面。上ILD层120b可以是或另外包括例如二氧化硅、低k电介质、一些其他的电介质或上述材料的任何组合。在一些实施例中，用于形成上ILD层120b的工艺包括在下ILD层120a上沉积上ILD层120b，并且随后在上ILD层120b的顶部实施平坦化以平坦化上ILD层120b的顶面。可以例如通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、溅射或一些其他的沉积工艺来实施沉积。可以例如通过化学机械抛光(CMP)或一些其他的平坦化工艺来实施平坦化。
如图8的截面图800所示，上ILD层120b被图案化以限定具有制造的附加导电部件(例如，焊盘结构、通孔和导线)布局的多个部件开口802。为了便于说明，仅将一些部件开口802标记为802。此外，部件开口802沿着上ILD层120b的底面暴露导电部件。在一些实施例中，通过一个或多个光刻/蚀刻工艺来实施图案化。例如，可以使用光刻在上ILD层120b上形成第一光刻胶掩模(未示出)，并且可以通过适当位置上的第一光刻胶掩模在上ILD层120b中实施第一蚀刻。第一蚀刻可以在上ILD层120b中延伸至深度De，其中，深度De小于上ILD层120b的厚度Ti，以部分地形成部件开口802。此后，可以剥离第一光刻胶掩模，并且可以使用光刻在上ILD层120b上形成第二光刻胶掩模(未示出)。此外，可以通过适当位置上的第二光刻胶掩模在上ILD层120b中实施第二蚀刻，并且随后可以剥离第二光刻胶掩模。第二蚀刻通过部分形成的部件开口802延伸到上ILD层120b中，以扩展部件开口802并且沿着上ILD层120b的底面暴露导电部件。
如图9的截面图900所示，形成覆盖上ILD层120b并填充部件开口802(参见图8)的第一导电层902。第一导电层902可以是例如铝铜、铜、铝、一些其他的金属、一些其他的导电材料或上述材料的任意组合。此外，可以通过例如CVD、PVD、溅射、化学镀、电镀、一些其他的沉积或电镀工艺或上述工艺的任意组合来形成第一导电层902。
如图10A和图10B的示图1000A、1000B所示，在第一导电层902(参见图9)中实施平坦化以与上ILD层120b的顶面大致齐平。图10A提供了沿着图10B中的线A的截面图1000A，并且图10B提供了图10A中的方框BX内的顶视图1000B。而且，虽然没有对图10A和10B进行描述，但是图1A可以例如代表图10A和图10B中的结构的更宽的布局。该平坦化在部件开口802(参见图8)内形成多个附加导电部件，并且可以例如通过CMP或一些其他的平坦化工艺来实施该平坦化。
附加导电部件包括第二导线124w2、焊盘结构110和第二通孔124v2。为了便于说明，仅将一些第二导线124w2标记为124w2。焊盘结构110通过下部的导电部件电耦合到电路108，其中，该下部的导电部件可以包括例如第一通孔124v1和/或第二通孔124v2中的至少一些、和/或第一导线124w1和/或第二导线124w2中的至少一些。如图10B所示，每个焊盘结构110均包括第一焊盘110f、第二焊盘110s和桥110b。为了便于说明，散列在第一焊盘110f、第二焊盘110s和桥110b之间已经变化，以便更容易区分焊盘结构110的这些区域。尽管如此，需要理解的是，第一焊盘110f、第二焊盘110s和桥110b在每个焊盘结构110内均是连续的(例如，由共同的材料块形成)。
每个焊盘结构110的第一焊盘110f和第二焊盘110s沿着相应的IC管芯(例如，104a或104b)的边界横向地间隔开，并且焊盘结构的桥110b从第一焊盘110f延伸到第二焊盘110s以电耦合第一焊盘110f和第二焊盘110s。此外，尽管第一焊盘110f和第二焊盘110s至少部分地位于划线区域106之外，但桥110b完全位于划线区域106内。因此，在第一IC管芯104a和第二IC管芯104b的分割(例如，切割或切断)期间，桥110b被完全去除，而第一焊盘110f和第二焊盘110s仅被部分去除。
在一些实施例中，焊盘结构110的每个桥110b均具有在约5-10微米、约5-20微米、约10-20微米或约10-30微米之间的桥宽度Wb。例如，桥宽度Wb可以是约20微米。在一些实施例中，划线区域106具有在约100-140微米、约110-130微米或约75-150微米之间的划线宽度Ws。例如，划线宽度Ws可以是约120微米。此外，在一些实施例中，每个焊盘结构110均以重叠焊盘宽度Wo与划线区域106重叠，其中，重叠焊盘宽度Wo在约10-30微米、约15-25微米或约5-50微米之间。例如，重叠焊盘宽度Wo可以是约20微米、和/或可以与桥宽度Wb相同或者大于桥宽度Wb。在一些实施例中，焊盘结构110的第一焊盘110f和第二焊盘110s中的每一个均具有在约50-100微米、约80-100微米、约85-95微米或约75-125微米之间的有效焊盘宽度Wp，和/或具有在约40-80微米、50-70微米或约50-120微米之间的焊盘高度Hp。例如，有效焊盘宽度Wp可以是约90或120微米，并且焊盘高度Hp可以是约60微米，反之亦然。有效焊盘宽度Wp是减去重叠焊盘宽度W0的第一或第二焊盘的总宽度。在一些实施例中，第一IC管芯104a和第二IC管芯104b的分别的相邻焊盘结构之间的焊盘与焊盘距离Dp是约250-350微米、约290-310微米或约275-325微米。焊盘到焊盘距离Dp可以是例如划线宽度Ws与有效焊盘宽度Wp的两倍的和。
注意，虽然图7-图9、图10A、图10B和图11示出了用于形成第二导线124w2、焊盘结构110和第二通孔124v2的双镶嵌类工艺，但是可以可选地采用另一种双镶嵌类工艺或单镶嵌类工艺。双镶嵌类工艺和单镶嵌类工艺分别是不限于铜的双镶嵌和单镶嵌工艺。
如图11的截面图1100所示，形成覆盖上ILD层120b、第二导线124w2、焊盘结构110和第二通孔124v2的上钝化层122。此外，上钝化层122形成为具有平面或大致平面的顶面。上钝化层122可以是例如二氧化硅、氮化硅、一些其他电介质或上述材料的任何组合。在一些实施例中，用于形成上钝化层122的工艺包括在上ILD层120b上沉积上钝化层122，并且随后在上钝化层122中实施平坦化以平坦化上钝化层122的顶面。可以例如通过CVD、PVD、溅射或一些其他的沉积工艺来实施沉积。可以例如通过CMP或一些其他的平坦化工艺来实施平坦化。
如图12A和图12B的示图1200A、1200B所示(在图12B中最佳可见)，上钝化层122被图案化以形成覆盖并暴露焊盘结构110的第一焊盘110f(参见图12B)的CP开口202。图12A提供了沿着图12B中的线A的截面图1200A，并且图12B提供了图12A中的方框BX内的顶视图1200B。而且，虽然没有对图12A和图12B进行描述，但是图2A可以例如代表图12A和图12B中的结构的更宽的布局。在一些实施例中，通过光刻/蚀刻工艺来实施图案化。例如，可以在上钝化层122上形成光刻胶掩模(未示出)，并且可以通过适当位置的光刻胶掩模在上钝化层122中实施蚀刻。光刻胶掩模可以例如具有CP开口202的布局，并且可以例如使用光刻形成。蚀刻延伸穿过上钝化层122并停止在焊盘结构110的第一焊盘110f上。
在一些实施例中，在形成CP开口202之后，使用焊盘结构110的第一焊盘110f在电路108上实施第一轮CP测试。根据第一轮CP测试的结果，半导体工件102a被报废或返工、或者继续进行下文所述的后续处理。此外，在一些实施例中，由于暴露于半导体工件102a的周围环境，第一焊盘110f在第一轮CP测试期间被腐蚀或以其他方式被损坏。例如，由于这种暴露，第一焊盘110f可能氧化。
如图13的截面图1300所示，在一些实施例中，滤色器304的阵列302和微透镜308的阵列306堆叠地形成在上钝化层122上，覆盖每个像素传感器阵列108p。为了便于说明，仅将一些滤色器304标记为304，并且仅将一些微透镜308标记为308。此外，为了便于说明，滤色器304的阵列302仅针对像素传感器阵列108p中的一个标记为302，并且微透镜308的阵列306仅针对像素传感器阵列108p中的一个标记为306。
此外，在一些实施例中，在形成滤色器304的阵列302和微透镜308的阵列306之后，使用焊盘结构110的第一焊盘110f在电路108上实施第二轮CP测试(参见图12B)。根据第二轮CP测试的结果，半导体工件102a被报废或返工、或者继续进行下文所述的后续处理。在一些实施例中，由于暴露于半导体工件102a的周围环境，在形成滤色器304的阵列302和微透镜308的阵列306时和/或在第二轮CP测试期间，第一焊盘110f被腐蚀或以其他方式被损坏。例如，在形成滤色器304和微透镜308时使用的氯离子可能损坏第一焊盘110f。
如图14的截面图1400所示，阻止层1402(dam layer)在划线区域106上方形成在上钝化层122上。阻止层1402是电介质并且可以是例如光刻胶或一些其他的介电材料。此外，阻止层1402可以例如具有环形布局(在截面图1400中不可见)，其中，该环形布局具有分别环绕第一IC管芯104a和第二IC管芯104b的一对环形部分。在一些实施例中，用于形成阻止层1402的工艺包括沉积阻止层1402并且随后图案化该阻挡层。可以例如通过旋涂或一些其他的沉积工艺来实施沉积，和/或可以例如使用光刻来实施图案化。
还如图14的截面图1400所示，上粘合层1404形成为覆盖阻止层1402。上粘合层1404可以是例如环氧树脂或一些其他的粘合剂。此外，上粘合层1404可以例如具有与阻止层1402相同或基本相同的布局。在一些实施例中，通过印刷工艺或一些其他的沉积工艺形成上粘合层1404。
如图15的截面图1500所示，上绝缘板1502通过阻止层1402和上粘合层1404接合到上钝化层122。上粘合层1404通过阻止层1402将上绝缘板1502粘附到上钝化层122。上绝缘板1502是透明的并且可以是例如玻璃或一些其他的绝缘材料。虽然在截面图1500中不可见，但是在一些实施例中，该接合密封(例如，气密性密封)位于每个电路108上方的空腔1506。
如图16的截面图1600所示，半导体衬底112被减薄以减小半导体衬底112的厚度Ts。在一些实施例中，通过CMP、一些其他的平坦化工艺或一些其他的薄化工艺使半导体衬底112变薄。
如图17的截面图1700所示，半导体衬底112被图案化以在划线区域106中限定划线开口1702。划线开口1702暴露下ILD层120a并且可以例如被限制到划线区域106中。在一些实施例中，通过光刻/蚀刻工艺实施该图案化。例如，可以在半导体衬底112上形成光刻胶掩模(未示出)，并且然后可以通过该光刻胶掩模将蚀刻剂施加到半导体衬底112。可以通过以下步骤形成光刻胶掩模：例如在半导体衬底112上沉积光刻胶层并且利用划线开口1702的布局图案化该光刻胶层。可以例如通过旋涂或一些其他的沉积工艺来实施沉积，和/或可以例如通过光刻来实施图案化。此后，光刻胶掩模可以被剥离。蚀刻剂相对于下ILD层120a可以具有用于半导体衬底112的高蚀刻速率，使得下ILD层120a用作蚀刻停止层。
如图18的截面图1800所示，在半导体衬底112上形成下粘合层404，并且进一步填充划线开口1702(参见图17)。下粘合层404可以例如是环氧树脂或一些其他的粘合剂。在一些实施例中，通过印刷工艺或一些其他的沉积工艺来形成下粘合层404。
还如图18的截面图1800所示，下绝缘板406通过下粘合层404接合到半导体衬底112。下绝缘板406可以是例如透明的、和/或可以是例如玻璃或一些其他的绝缘材料。
还如图18的截面图1800所示，在下绝缘板406上形成阻挡层1802，使得下绝缘板406将阻挡层1802与下粘合层404垂直地隔开。阻挡层1802可以是例如氧化硅、氮化硅或一些其他的电介质，和/或可以例如通过CVD、PVD或一些其他的沉积工艺形成该阻挡层。
如图19的截面图1900所示，阻挡层1802(参见图18)被图案化以在下绝缘板406上、电路108之下分别形成一对阻挡元件408。如下文所见，阻挡元件408对应于下文中形成的导电凸块(或球)。在一些实施例中，通过光刻/蚀刻工艺来实施图案化。例如，可以在阻挡层1802上形成光刻胶掩模(未示出)，并且然后可以通过该光刻胶掩模将蚀刻剂施加到阻挡层1802。例如，可以通过以下步骤来形成光刻胶掩模：在阻挡层1802上沉积光刻胶层并且利用阻挡元件408的布局图案化光刻胶层。可以例如通过旋涂或一些其他沉积工艺来实施沉积，和/或可以例如通过光刻来实施图案化。此后，光刻胶掩模可以被剥离。蚀刻剂相对于下绝缘板406可以具有用于阻挡层1802的高蚀刻速率，使得下绝缘板406用作蚀刻停止层。
如图20A和图20B的示图2000A、2000B所示，沿着划线区域106切割下粘合层404、下绝缘板406、半导体工件102a、上ILD层122b、上钝化层122、焊盘结构110、阻止层1402和上粘合层1404，以限定与划线区域106重叠的凹槽2002。图20A提供了沿着图20B中的线A的截面图2000A，并且图20B提供了在图20A中的方框BX内截取的顶视图2000B。而且，虽然没有对图20A和图20B进行描述，但是图4A可以例如代表在完成切割时第一IC管芯104a和第二IC管芯104b中的每一个的更宽的布局。切割分割/个体化第一IC管芯104a和第二IC管芯104b，并且可以例如由管芯锯或一些其他的切断工具来实施该切割。此外，该切割移除焊盘结构110的桥110b(参见图10B)，以将第一焊盘110f与第二焊盘110s物理分离以及电分离。
通过将第一焊盘110f与第二焊盘110s分开，第一焊盘110f是电浮置。此外，因为第二焊盘110s与第一焊盘110f分离，所以第二焊盘110s不受第一焊盘110f的损坏的影响。这种损坏可能在上述工艺期间通过CP开口202发生。此外，因为在前述工艺期间第二焊盘110s保持被上钝化层122覆盖，所以第二焊盘110s没有腐蚀和其他损坏。
如图21的截面图2100所示，第二导电层2102形成为内衬于阻挡元件408和凹槽2002，并且还横向地接触焊盘结构110的侧壁。第二导电层2102可以是或者包括例如铝铜、铜、铝、一些其他金属或一些其他导电材料。第二导电层2102可以例如共形地形成、和/或可以例如通过CVD、PVD、化学镀、电镀或一些其他的沉积或镀敷工艺形成。
如图22的截面图2200所示，第二导电层2102(参见图21)被图案化以限定外部连接件402，该外部连接件沿着凹槽2002的侧壁和焊盘结构110的侧壁从对应于第一IC管芯104a的一个阻挡元件408延伸到对应于第二IC管芯104b的另一个阻挡元件408。在一些实施例中，通过光刻/蚀刻工艺来实施图案化。例如，可以在第二导电层2102上形成光刻胶掩模(未示出)，然后可以通过该光刻胶掩模将蚀刻剂施加到第二导电层2102。光刻胶掩模可以例如通过以下步骤来形成：在第二导电层2102上沉积光刻胶层并且利用外部连接件402的布局图案化光刻胶层。可以例如通过旋涂或一些其他沉积工艺来实施沉积，和/或可以例如通过光刻来实施图案化。此后，光刻胶掩模可以被剥离。
如图23的截面图2300所示，下钝化层2302形成为内衬于外部连接件402上的凹槽2002，并且还内衬于下绝缘板406和阻挡元件408。下钝化层2302可以是或者另外包括例如氮化硅、氧化硅或一些其他电介质。可以例如通过CVD、PVD或一些其他沉积工艺形成下钝化层2302。
如图24的截面图2400所示，下钝化层2302被图案化以限定分别暴露阻挡元件408上的外部连接件402的部分的阻挡开口2402。在一些实施例中，通过光刻/蚀刻工艺实施图案化。例如，可以在下钝化层2302上形成光刻胶掩模(未示出)，并且然后可以通过该光刻胶掩模将蚀刻剂施加到下钝化层2302。可以例如通过以下步骤来形成光刻胶掩模：在下钝化层2302上沉积光刻胶层并且利用阻挡开口2402的布局图案化该光刻胶层。可以例如通过旋涂或者一些其他沉积工艺实施沉积，和/或可以例如通过光刻实施图案化。此后，光刻胶掩模可以被剥离。
如图25的截面图2500所示，在阻挡开口2402(参见图24)内的外部连接件402上形成导电凸块410，以限定位于每个电路108下方的BGA2502。导电凸块410可以是例如焊料或一些其他的导电材料、和/或可以通过以下步骤来形成该导电凸块：例如在阻挡开口2402中沉积焊料并且随后实施回流工艺以将沉积的焊料重新形成(reform)为导电凸块410。导电凸块410电耦合至外部连接件402，并且通过外部连接件402还电耦合至焊盘结构110。此外，导电凸块410通过焊盘结构110电耦合至电路108。
如图26的截面图2600所示，沿着划线区域106切割上绝缘板1502、外部连接件402和下钝化层2302。该切割将上绝缘板1502分割为第一IC管芯104a和第二IC管芯104b的一对独立的板区段。类似地，该切割将外部连接件402分割为第一IC管芯104a和第二IC管芯104b的一对独立的外部连接件区段，并且将下钝化层2302分割为第一IC管芯104a和第二IC管芯104b的一对独立的下钝化区段。可以例如通过管芯锯或一些其他的切断工具来实施切割。
参照图27，提供了图6-图9、图10A、图10B、图11、图12A、图12B、图13-图19、图20A、图20B和图21-图26的方法的一些实施例的流程图2700。
在步骤2702处，形成包括第一IC管芯和第二IC管芯的半导体工件。第一IC管芯和第二IC管芯通过划线区域分开。第一IC管芯具有通过导电桥连接的封装焊盘和CP焊盘(例如，参见图6-图9、图10A、图10B和图11)。
在步骤2704处，在覆盖封装焊盘和CP焊盘的钝化层中实施蚀刻以形成暴露CP焊盘的CP开口而没有暴露封装焊盘(例如，参见图12A和图12B)。在一些实施例中，此后通过CP开口在第一IC管芯上实施第一轮CP测试。
在步骤2706处，在蚀刻之后，并且在一些实施例中在第一轮CP测试之后，形成覆盖第一IC管芯的像素传感器阵列的滤色器和微透镜。在通过CP开口暴露CP焊盘的同时形成滤色器和微透镜(例如，参见图13)。在一些实施例中，随后通过CP开口在第一IC管芯上实施第二轮CP测试。
在步骤2708处，在形成滤色器和微透镜之后，并且在一些实施例中在第二轮CP测试之后实施CSP工艺以封装第一IC管芯和第二IC管芯(例如，参见图14-图19、图20A、图20B和图21-图26)。
在步骤2708a处，将第一绝缘板接合到半导体工件的正面(例如，参见图14和图15)。在步骤2708b处，半导体工件的背面变薄(例如，参见图16)。在步骤2708c处，在半导体工件的背面中实施蚀刻以在划线区域中形成划线开口(例如，参见图17)。在步骤2708d处，将第二绝缘板接合到半导体工件的背面(例如，参见图18)。在步骤2708e处，沿着划线区域切割第二绝缘板和半导体工件以分离第一IC管芯和第二IC管芯并移除导电桥(例如，参见图20A和图20B)。在步骤2708f处，形成沿着第一IC管芯的侧壁从与封装焊盘的侧壁的横向接触延伸到第二绝缘板的下侧的外部连接件(例如，参见图21和图22)。在步骤2708g处，BGA形成在第二绝缘板的下侧上，通过封装焊盘和外部连接件电耦合到第一IC管芯(例如，参见图23-图25)。在步骤2708h处，沿着划线区域切割第一绝缘板(例如，参见图26)。
CP焊盘在被CP开口暴露之后用于CP测试，而封装焊盘保持被钝化层覆盖，并且因此没有腐蚀和其他损坏。此外，切割将CP焊盘和封装焊盘分离，使得可以在CSP工艺期间使用封装焊盘，而不用担心腐蚀和其他损坏。这转而可以增强第一IC管芯和第二IC管芯的功能性和可靠性，并且还可以增强封装焊盘和外部连接件之间的接合性能。
尽管图27的流程图2700在本文中被示出和描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制性意义。例如，一些动作可以与除本文所示和/或描述的那些之外的其他动作或事件不同的顺序发生和/或同时发生。此外，并非所有示出的动作都可能需要来实施本文描述的一个或多个方面或实施例，并且本文所描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中实施。
参照图28A-图28C，提供了根据图27的方法形成的IC封装件的一些实施例的示图2800A-2800C。图28A提供了沿着图28B和图28C中的线A的截面图2800A。图28B和图28C分别提供了在图28A中的方框BX1和图28A中的方框BX2内的顶视图2800B、2800C。如图所示，下绝缘板406通过下粘合层404接合到半导体衬底112的背面112b。在一些实施例中，下粘合层404为容纳半导体衬底112的背面112b的杯状物，使得下粘合层404内衬于半导体衬底112的底面和半导体衬底112的侧壁。
BGA 2502在下绝缘板406的与半导体衬底112相对的一侧上位于下绝缘板406下面。BGA 2502包括多个导电凸块410，每个导电凸块410均通过阻挡元件408和外部连接件402与下绝缘板406垂直地隔开。为了便于说明，仅将一些导电凸块410标记为410。此外，为了便于说明，外部连接件402和阻挡元件408仅针对一些导电凸块410被标记。外部连接件402垂直地位于阻挡元件408和相应的一个导电凸块410之间，并且将焊料凸块电耦合到覆盖半导体衬底112的多个焊盘结构110中的至少一个。此外，外部连接件402内衬于下钝化层2302。
焊盘结构110电耦合到半导体衬底112的正面112f上的电路108，使得导电凸块410通过外部连接件402和焊盘结构110电耦合到电路108。电路108可以例如是图像感测电路或一些其他电路。在一些实施例中，电路108包括像素传感器阵列108p和支持电路108s。像素传感器阵列108p可以例如包括布置为多行和多列的多个像素传感器116。为了便于说明，仅将像素传感器116中的一个标记为116。支持电路108s支持像素传感器阵列108p的工作，并且可以包括例如多个支持器件118。支持器件118可以包括例如ISP、读/写器件和其他支持器件。
半导体衬底112和互连结构114至少部分地限定电路108。互连结构114覆盖半导体衬底112，并且包括下ILD层120a、上ILD层120b和上钝化层122。上ILD层120b覆盖下ILD层120a，并且上钝化层122覆盖上ILD层120b。此外，互连结构114包括多个导电部件。导电部件堆叠在下ILD层120a、上ILD层120b和上钝化层122内，并且限定电路108的互连器件的导电路径。导电部件包括导线124w、通孔124v和焊盘结构110。为了便于说明，仅将一些导线124w标记为124w，并且仅将一些通孔124v标记为124v。
在一些实施例中，滤色器304的阵列302和微透镜308的阵列306直接堆叠在像素传感器阵列108p上方。在一些实施例中，滤色器304凹进到上钝化层122的顶部中，和/或微透镜308分别覆盖滤色器304。每个滤色器304均使指定范围的波长(例如，红波长)通过，同时阻止指定范围之外的波长。例如，滤色器304可以限定拜耳滤色器马赛克(Bayer colorfilter mosaic)。每个微透镜分别将入射辐射聚焦在下面的一个像素传感器116上。
阻止层1402覆盖上钝化层122，并且沿着上钝化层122的周边横向延伸以横向地围绕电路108。在一些实施例中，阻止层1402具有环形布局或一些其他闭合路径布局。此外，上绝缘板1502覆盖并通过上粘合层1404接合到阻止层1402。上绝缘板1502是透明的并且覆盖电路108。在一些实施例中，密封介于上绝缘板1502和上钝化层122之间的空腔1506(例如，气密性密封)。
如图28B和图28C的顶视图2800B、2800C所示，每个焊盘结构110均包括第一焊盘110f和第二焊盘110s。由于在形成IC封装件期间在上钝化层122(参见图28A)中通过CP开口202暴露了第一焊盘110f，所以第一焊盘110f具有损坏310。在一些实施例中，CP开口202由阻止层1402(参见图28A)和/或上粘合层1404(参见图28A)进行填充。此外，由于在形成IC封装件期间移除了焊盘结构110的导电桥(未示出)，所以第一焊盘110f电浮置并且独立于第二焊盘110s。第二焊盘110s完全或基本上被上钝化层122(参见图28A)覆盖，并且因此没有腐蚀或其他损坏。此外，尽管第一焊盘110f电浮置，但是第二焊盘110s电耦合到外部连接件402和一些通孔124v。
在本申请的一些实施例中，涉及用于形成IC封装件的方法，所述方法包括：形成包括划线区域、第一IC管芯和第二IC管芯的半导体工件，其中，划线区域分隔并邻接第一IC管芯和第二IC管芯，其中，第一IC管芯包括电路和电耦合到所述电路的焊盘结构，其中，所述焊盘结构包括第一焊盘、第二焊盘和桥，并且其中，所述桥在划线区域内并且从第一焊盘延伸到第二焊盘以将第一焊盘连接到第二焊盘；以及沿着划线区域切割半导体工件以使所述第一IC管芯和第二IC管芯个体化，其中，所述切割移除所述桥以分离所述第一焊盘和第二焊盘。在一些实施例中，所述半导体工件包括覆盖第一焊盘和第二焊盘的钝化层，其中，所述方法还包括对所述钝化层实施蚀刻以形成暴露第一焊盘的开口而不暴露第二焊盘，并且其中，在第二焊盘被钝化层完全覆盖的同时实施切割。在一些实施例中，所述方法还包括通过开口使用第一焊盘在电路上实施CP测试。在一些实施例中，第一IC管芯还包括像素传感器阵列，其中，所述方法还包括：形成覆盖像素传感器的阵列并且凹进钝化层的顶部中的滤色器的阵列；以及形成覆盖滤色器的阵列的微透镜的阵列。在一些实施例中，所述方法还包括：通过开口使用第一焊盘在电路上实施第一轮CP测试，其中，在实施蚀刻和形成滤色器的阵列之间实施第一轮CP测试；以及通过开口使用第一焊盘在电路上实施第二轮CP测试，其中，在形成微透镜的阵列和切割半导体工件之间实施第二轮CP测试。在一些实施例中，所述方法还包括在实施蚀刻和切割半导体工件之间在第一焊盘上形成腐蚀，其中，通过开口在第一焊盘上形成腐蚀，并且其中，在切割半导体工件期间，基本上没有腐蚀第二焊盘。在一些实施例中，第一焊盘形成为通过第二焊盘和桥电耦合到所述电路，其中，第一焊盘在切割完成时电浮置。在一些实施例中，焊盘结构在切割之前具有U形布局。在一些实施例中，所述方法还包括：在切割之后，形成外部连接件，该外部连接件沿着第一IC管芯的侧壁从与第二焊盘的侧壁横向接触延伸到第一IC管芯的下侧；以及在第一IC管芯的下侧上形成焊料凸块，其中，焊料凸块通过第二焊盘和外部连接件电耦合到电路。
在实施例中，所述半导体工件包括覆盖所述第一焊盘和所述第二焊盘的钝化层，并且所述方法还包括：在所述钝化层中实施蚀刻以形成暴露所述第一焊盘的开口，但不暴露所述第二焊盘，并且在所述第二焊盘被所述钝化层完全覆盖的同时实施所述切割。
在实施例中，用于形成集成电路封装件的方法还包括：通过所述开口使用所述第一焊盘在所述电路上实施电路探测(CP)测试。
在实施例中，所述第一IC管芯还包括像素传感器的阵列，并且所述方法还包括：形成覆盖所述像素传感器的阵列并且凹进到所述钝化层的顶部中的滤色器的阵列；以及形成覆盖所述滤色器的阵列的微透镜的阵列。
在实施例中，用于形成集成电路封装件的方法还包括：通过所述开口使用所述第一焊盘在所述电路上实施第一轮电路探测(CP)测试，其中，在实施所述蚀刻和形成所述滤色器的阵列之间实施所述第一轮电路探测测试；以及通过所述开口使用所述第一焊盘在所述电路上实施第二轮电路探测测试，其中，在形成所述微透镜的阵列和切割所述半导体工件之间实施所述第二轮电路探测测试。
在实施例中，用于形成集成电路封装件的方法还包括：在实施所述蚀刻和切割所述半导体工件之间在所述第一焊盘上形成腐蚀，其中，所述腐蚀通过所述开口形成在所述第一焊盘上，并且所述第二焊盘在切割所述半导体工件期间没有腐蚀。
在实施例中，所述第一焊盘形成为通过所述第二焊盘和所述桥电耦合到所述电路，并且所述第一焊盘在所述切割完成时电浮置。
在实施例中，所述焊盘结构在所述切割之前具有U形布局。
在实施例中，用于形成集成电路封装件的方法还包括：在所述切割之后，形成沿着所述第一IC管芯的侧壁从与所述第二焊盘的侧壁横向接触延伸到所述第一IC管芯的下侧的外部连接件；以及在所述第一IC管芯的下侧上形成焊料凸块，其中，所述焊料凸块通过所述第二焊盘和所述外部连接件电耦合到所述电路。
在本申请的一些实施例中，涉及一种IC封装件，所述IC封装件包括：包括电路的IC管芯、第一焊盘、第二焊盘和钝化层，其中，钝化层覆盖第二焊盘并且限定覆盖第一焊盘的开口，其中，第一焊盘电浮置并且具有被损坏的顶面，其中，第二焊盘电耦合到电路并且具有基本上没有损坏的顶面，并且其中，第一焊盘、第二焊盘和钝化层部分地限定IC管芯的公共侧壁；以及外部连接件沿着公共侧壁从IC管芯的底部延伸到与第二焊盘横向接触。在一些实施例中，所述IC管芯还包括像素传感器阵列，其中，所述IC封装件还包括：覆盖像素传感器阵列并且凹进到钝化层的顶部中的滤色器的阵列；以及覆盖滤色器的阵列的微透镜的阵列。在一些实施例中，所述IC还包括：覆盖钝化层并且部分地限定公共侧壁的粘合层；以及覆盖微透镜和钝化层的透明板，并且还通过粘合层粘附到钝化层。在一些实施例中，所述IC还包括：半导体衬底；以及覆盖半导体衬底的互连结构，其中，互连结构包括ILD层、多条导线和多个通孔，其中，导线和通孔交替堆叠在ILD层内，其中，钝化层覆盖ILD层，其中，电路至少部分地由半导体衬底和互连结构进行限定，并且其中，ILD层部分地限定公共侧壁。在一些实施例中，外部连接件在公共侧壁处横向接触ILD层、钝化层和第二焊盘。在一些实施例中，所述IC还包括：粘合层，所述粘合层为容纳半导体衬底的下侧的杯状物，使得粘合层内衬于半导体衬底的侧壁，其中，粘合层部分地限定公共侧壁；以及绝缘板，所述绝缘板通过粘合层粘附到半导体衬底的下侧，其中，外部连接件从绝缘板的下侧延伸到第二焊盘。在一些实施例中，所述IC还包括在绝缘板的下侧上的BGA，其中，外部连接件从第二焊盘延伸到BGA并且将BGA电耦合到第二焊盘。
在实施例中，所述IC管芯还包括像素传感器阵列，并且所述IC封装件还包括：滤色器的阵列，覆盖所述像素传感器阵列并且凹进到所述钝化层的顶部中；以及微透镜的阵列，覆盖所述滤色器的阵列。
在实施例中，集成电路封装件还包括：粘合层，覆盖所述钝化层并且部分地限定所述公共侧壁；以及透明板，覆盖所述微透镜和所述钝化层，并且还通过所述粘合层粘附到所述钝化层。
在实施例中，所述IC管芯包括：半导体衬底；以及互连结构，覆盖所述半导体衬底，其中，所述互连结构包括层间介电(ILD)层、多条导线和多个通孔，并且所述导线和所述通孔交替地堆叠在所述层间介电层内；其中，所述钝化层覆盖所述层间介电层，所述电路至少部分地由所述半导体衬底和所述互连结构限定，并且所述层间介电层部分地限定所述公共侧壁。
在实施例中，所述外部连接件在所述公共侧壁处横向接触所述层间介电层、所述钝化层和所述第二焊盘。
在实施例中，集成电路封装件还包括：粘合层，为容纳所述半导体衬底的下侧的杯状物，使得所述粘合层内衬于所述半导体衬底的侧壁，其中，所述粘合层部分地限定所述公共侧壁；以及绝缘板，通过所述粘合层粘附到所述半导体衬底的下侧，其中，所述外部连接件从所述绝缘板的下侧延伸到所述第二焊盘。
在实施例中，集成电路封装件还包括：球栅阵列(BGA)，位于所述绝缘板的下侧上，其中，所述外部连接件从所述第二焊盘延伸到所述球栅阵列并且将所述球栅阵列电耦合到所述第二焊盘。
在本申请的一些实施例中，涉及用于形成IC封装件的另一方法，所述方法包括：形成包括划线区域、第一IC管芯和第二IC管芯的半导体工件，其中，划线区域分隔并邻接第一IC管芯和第二IC管芯，其中，第一IC管芯包括电路；在第一IC管芯上形成U形焊盘结构，其中，U形焊盘结构包括第一焊盘、第二焊盘和桥，其中，所述桥在划线区域内并且从第一焊盘延伸到第二焊盘以连接第一焊盘与第二焊盘，并且其中，第一焊盘通过桥和第二焊盘电耦合到电路；形成覆盖半导体工件和U形焊盘结构的钝化层；在钝化层中实施蚀刻以形成暴露第一焊盘的CP开口而不暴露第二焊盘；通过CP开口使用第一焊盘在电路上实施第一轮CP测试；形成覆盖电路和钝化层的滤色器的阵列；形成覆盖滤色器的阵列的微透镜的阵列；通过CP开口使用第一焊盘在电路上实施第二轮CP测试；沿着划线区域切割半导体工件以个体化第一IC管芯和第二IC管芯，其中，所述切割移除桥以分离第一焊盘和第二焊盘，并且其中，第一焊盘在完成切割时电浮置；以及形成沿着第一IC管芯的侧壁从与第二焊盘的侧壁横向接触延伸到第一IC管芯的下侧的外部连接件。在一些实施例中，所述方法还包括在实施蚀刻和切割之间在第一焊盘上形成腐蚀，其中，第二焊盘在切割时没有腐蚀。在一些实施例中，形成半导体工件包括：在半导体衬底的顶部中形成半导体器件；以及形成覆盖半导体器件和半导体衬底的互连结构，其中，互连结构包括下ILD层、多条导线和多个通孔，其中，导线和通孔交替地堆叠在下ILD层中，并且其中，半导体器件和互连结构至少部分地限定所述电路。在一些实施例中，形成焊盘结构包括：形成覆盖下ILD层的上ILD层；图案化上ILD层以利用焊盘结构的布局在上ILD层中限定部件开口；形成填充部件开口并且覆盖上ILD层的导电层；以及在导电层中实施平坦化以与上ILD层的顶面大致齐平，以从导电层形成焊盘结构，其中，焊盘结构通过导线和通孔电耦合到半导体器件。
在实施例中，用于形成集成电路封装件的方法还包括：在实施所述蚀刻和所述切割之间在所述第一焊盘上形成腐蚀，其中，所述第二焊盘在所述切割时没有腐蚀。
在实施例中，形成所述半导体工件包括：在半导体衬底的顶部中形成半导体器件；以及形成覆盖所述半导体器件和所述半导体衬底的互连结构，其中，所述互连结构包括下层间介电(ILD)层、多条导线和多个通孔，其中，所述导线和所述通孔交替地堆叠在所述下层间介电层中，并且所述半导体器件和所述互连结构至少部分地限定所述电路。
在实施例中，形成所述焊盘结构包括：形成覆盖所述下层间介电层的上层间介电层；利用所述焊盘结构的布局来图案化所述上层间介电层以在所述上层间介电层中限定部件开口；形成填充所述部件开口并且覆盖所述上层间介电层的导电层；以及在所述导电层中实施平坦化以与所述上层间介电层的顶面齐平，以由所述导电层形成所述焊盘结构，其中，所述焊盘结构通过所述导线和所述通孔电耦合到所述半导体器件。
在本申请的一些实施例中，涉及另一IC封装件，所述IC封装件包括：半导体衬底；在半导体衬底的顶部中的半导体器件；覆盖半导体器件和半导体衬底的互连结构，其中，所述互连结构包括ILD层、多个通孔和多条导线，其中，通孔和导线交替地堆叠在ILD层中；在ILD层上的第一焊盘和第二焊盘，其中，第一焊盘电浮置并且具有被腐蚀的顶面，其中，第二焊盘通过通孔和导线电耦合到半导体器件中的至少一个，并且其中，第一焊盘、第二焊盘和ILD层部分地限定公共侧壁；完全覆盖第二焊盘并且部分地限定公共侧壁的钝化层；以及沿着公共侧壁从与第二焊盘的横向接触延伸到半导体衬底的下侧的外部连接件。在一些实施例中，所述IC封装件还包括在半导体衬底的下侧上的BGA，其中，BGA通过外部连接件和第二焊盘电耦合到半导体器件。在一些实施例中，所述IC封装件还包括：粘合层，所述粘合层为容纳半导体衬底的下侧的杯状物，使得粘合层内衬于半导体衬底的底面和半导体衬底的侧壁；以及通过粘合层粘附到半导体衬底的下侧的绝缘板，其中，绝缘板和粘合层部分地限定公共侧壁，并且其中，BGA在绝缘板之下。在一些实施例中，半导体器件包括限定像素传感器阵列的多个像素传感器，其中，所述IC封装件还包括覆盖钝化层和像素传感器阵列的多个滤色器，并且其中，滤色器凹进到钝化层的顶部中。在一些实施例中，所述IC封装件还包括：覆盖钝化层并且沿着钝化层的周边横向地延伸以包围滤色器的粘合层；以及覆盖钝化层和滤色器的透明板，其中，所述透明板通过粘合层粘附到钝化层。在一些实施例中，透明板、钝化层和粘合层至少部分地限定滤色器周围的密封的空腔。在一些实施例中，所述IC封装件还包括在ILD层上的第三焊盘和第四焊盘，其中，第三焊盘电浮置并且具有被腐蚀的顶面，其中，第四焊盘通过通孔和导线电耦合到半导体器件，其中，第三焊盘、第四焊盘、ILD层和钝化层部分地限定第二公共侧壁，并且其中，第二公共侧壁和公共侧壁位于互连结构的相对侧上。
在本申请的一些实施例中，涉及又一IC封装件，所述IC封装件包括：半导体衬底；在半导体衬底的顶部中的多个半导体器件；容纳半导体衬底的下侧的杯状物的下粘合层，使得下粘合层内衬于半导体衬底的底面和半导体衬底的侧壁；通过下粘合层粘附到半导体衬底的下侧的下绝缘板；下绝缘板的下侧上的BGA；覆盖半导体器件和半导体衬底的互连结构，其中，互连结构包括ILD层、多个通孔和多条导线，其中，通孔和导线交替地堆叠在ILD层中；覆盖互连结构的钝化层；第一焊盘和第二焊盘，所述第一焊盘和所述第二焊盘均覆盖互连结构，位于互连结构和钝化层之间，其中，第一焊盘电浮置并且具有被腐蚀的顶面，其中，第二焊盘通过通孔和导线电耦合到半导体器件中的至少一个，并且具有未被腐蚀的顶面，并且其中，第一焊盘、第二焊盘、ILD层、钝化层、下粘合层和下绝缘板部分地限定公共侧壁；以及沿着公共侧壁从与第二焊盘横向接触延伸到BGA的外部连接件。在一些实施例中，所述IC封装件还包括：覆盖钝化层并且凹入钝化层的顶部中的滤色器阵列；覆盖滤色器阵列的微透镜阵列；覆盖钝化层并且围绕滤色器阵列横向地延伸的上粘合层，其中，上粘合层部分地限定公共侧壁；以及覆盖微透镜和钝化层的上绝缘板，并且其中，上绝缘板通过上粘合层粘附到钝化层。在一些实施例中，上粘合层、钝化层和上绝缘板限定围绕微透镜阵列的气密性密封空腔。在一些实施例中，所述BGA包括多个导电凸块，其中，所述IC封装件还包括在下绝缘板的下侧上的多个阻挡元件，其中，阻挡元件分别将导电凸块与下绝缘板隔开，并且其中，外部连接件直接位于一个导电凸块和一个阻挡元件之间。
在本申请的一些实施例中，涉及用于形成IC封装件的又一方法，所述方法包括：形成包括划线区域、第一IC管芯和第二IC管芯的半导体工件，其中，划线区域分离并邻接第一IC管芯和第二IC管芯，其中，第一IC管芯包括电路和电耦合到所述电路的焊盘结构，其中，焊盘结构包括第一焊盘、第二焊盘和桥，并且其中，桥位于划线区域内并且从第一焊盘延伸到第二焊盘以将第一焊盘连接到第二焊盘；在划线区域上形成覆盖半导体工件的上粘合层；通过上粘合层将上绝缘板接合到半导体工件的顶部；在半导体工件的底部中实施蚀刻以在划线区域中形成划线开口；形成内衬于半导体工件的底部并且填充划线开口的下粘合层；通过下粘合层将下绝缘板接合到半导体工件的底部；沿着划线区域切割下绝缘板、下粘合层、半导体工件、焊盘结构和上粘合层而没有切割上绝缘板，以限定将第一IC管芯和第二IC管芯分开的凹槽，其中，焊盘结构的切割移除桥以分离第一焊盘和第二焊盘；形成内衬于凹槽的外部连接件，并且所述外部连接件从与第二焊盘的侧壁横向接触延伸到下绝缘板的下侧；以及沿着划线区域切断外部连接件和上绝缘板。在一些实施例中，所述第一IC管芯还包括像素传感器的阵列，其中，所述方法还包括：形成覆盖像素传感器的阵列并且凹进到半导体工件的顶部中的滤色器的阵列；以及形成覆盖滤色器的阵列的微透镜的阵列，其中，上绝缘板是透明的并且覆盖微透镜的阵列。在一些实施例中，焊盘结构在焊盘结构的切割之前具有U形布局。在一些实施例中，在切割焊盘结构之前，第一焊盘电耦合到电路，其中，在完成焊盘结构的切割时，第一焊盘电浮置。在一些实施例中，所述半导体工件包括覆盖第一焊盘和第二焊盘的钝化层，其中，所述方法还包括在钝化层中实施第二蚀刻以形成暴露第一焊盘的开口，但不暴露第二焊盘，并且其中，在第二焊盘被钝化层覆盖的同时实施焊盘结构的切割。在一些实施例中，所述方法还包括通过开口使用第一焊盘在电路上实施CP测试。在一些实施例中，所述方法还包括在实施第二蚀刻和切割半导体工件之间通过开口在第一焊盘上形成腐蚀或损坏。在一些实施例中，形成半导体工件包括：在半导体工件的半导体衬底中形成半导体器件；形成覆盖半导体器件和半导体衬底的互连结构，其中，所述互连结构包括ILD层、多条导线和多个通孔，并且其中，导线和通孔交替地堆叠在ILD层中；在互连结构上形成焊盘结构；以及形成覆盖焊盘结构和互连结构的钝化层，其中，上粘合层形成在钝化层上。在一些实施例中，所述方法还包括在下绝缘板的下侧上形成BGA，其中，外部连接件将BGA电耦合到第二焊盘。
以上论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中进行多种变化、替换以及改变。

Claims (40)

1.一种用于形成集成电路封装件的方法，所述方法包括：
形成包括划线区域、第一集成电路管芯和第二集成电路管芯的半导体工件，其中，所述划线区域分离并邻接所述第一集成电路管芯和所述第二集成电路管芯，其中，所述第一集成电路管芯包括电路和电耦合到所述电路的焊盘结构，其中，所述焊盘结构包括第一焊盘、第二焊盘和桥，并且所述桥在所述划线区域内并且从所述第一焊盘延伸到所述第二焊盘以将所述第一焊盘连接到所述第二焊盘；以及
沿着所述划线区域切割所述半导体工件以使所述第一集成电路管芯和所述第二集成电路管芯个体化，其中，所述切割移除所述桥以分离所述第一焊盘和所述第二焊盘。
2.根据权利要求1所述的用于形成集成电路封装件的方法，其中，所述半导体工件包括覆盖所述第一焊盘和所述第二焊盘的钝化层，并且所述方法还包括：
在所述钝化层中实施蚀刻以形成暴露所述第一焊盘的开口，但不暴露所述第二焊盘，并且在所述第二焊盘被所述钝化层完全覆盖的同时实施所述切割。
3.根据权利要求2所述的用于形成集成电路封装件的方法，还包括：
通过所述开口使用所述第一焊盘在所述电路上实施电路探测测试。
4.根据权利要求2所述的用于形成集成电路封装件的方法，其中，所述第一集成电路管芯还包括像素传感器的阵列，并且所述方法还包括：
形成覆盖所述像素传感器的阵列并且凹进到所述钝化层的顶部中的滤色器的阵列；以及
形成覆盖所述滤色器的阵列的微透镜的阵列。
5.根据权利要求4所述的用于形成集成电路封装件的方法，还包括：
通过所述开口使用所述第一焊盘在所述电路上实施第一轮电路探测测试，其中，在实施所述蚀刻和形成所述滤色器的阵列之间实施所述第一轮电路探测测试；以及
通过所述开口使用所述第一焊盘在所述电路上实施第二轮电路探测测试，其中，在形成所述微透镜的阵列和切割所述半导体工件之间实施所述第二轮电路探测测试。
6.根据权利要求2所述的用于形成集成电路封装件的方法，还包括：
在实施所述蚀刻和切割所述半导体工件之间在所述第一焊盘上形成腐蚀，其中，所述腐蚀通过所述开口形成在所述第一焊盘上，并且所述第二焊盘在切割所述半导体工件期间没有腐蚀。
7.根据权利要求1所述的用于形成集成电路封装件的方法，其中，所述第一焊盘形成为通过所述第二焊盘和所述桥电耦合到所述电路，并且所述第一焊盘在所述切割完成时电浮置。
8.根据权利要求1所述的用于形成集成电路封装件的方法，其中，所述焊盘结构在所述切割之前具有U形布局。
9.根据权利要求1所述的用于形成集成电路封装件的方法，还包括：
在所述切割之后，形成沿着所述第一集成电路管芯的侧壁从与所述第二焊盘的侧壁横向接触延伸到所述第一集成电路管芯的下侧的外部连接件；以及
在所述第一集成电路管芯的下侧上形成焊料凸块，其中，所述焊料凸块通过所述第二焊盘和所述外部连接件电耦合到所述电路。
10.一种集成电路封装件，包括：
集成电路管芯，包括电路、第一焊盘、第二焊盘和钝化层，其中，所述钝化层覆盖所述第二焊盘并且限定覆盖所述第一焊盘的开口，所述第一焊盘电浮置并且在所述开口处具有损坏的第一部分顶面，所述第一焊盘的被所述钝化层覆盖的第二部分顶面没有所述损坏，其中，所述第二焊盘电耦合到所述电路并且具有没有损坏的顶面，并且所述第一焊盘、所述第二焊盘和所述钝化层部分地限定所述集成电路管芯的公共侧壁；以及
外部连接件，沿着所述公共侧壁从所述集成电路管芯的底部延伸到与所述第二焊盘横向接触。
11.根据权利要求10所述的集成电路封装件，其中，所述集成电路管芯还包括像素传感器阵列，并且所述集成电路封装件还包括：
滤色器的阵列，覆盖所述像素传感器阵列并且凹进到所述钝化层的顶部中；以及
微透镜的阵列，覆盖所述滤色器的阵列，
其中，所述第一部分顶面具有由氯离子导致的所述损坏。
12.根据权利要求11所述的集成电路封装件，还包括：
粘合层，覆盖所述钝化层并且部分地限定所述公共侧壁；以及
透明板，覆盖所述微透镜和所述钝化层，并且还通过所述粘合层粘附到所述钝化层。
13.根据权利要求10所述的集成电路封装件，其中，所述集成电路管芯包括：
半导体衬底；以及
互连结构，覆盖所述半导体衬底，其中，所述互连结构包括层间介电层、多条导线和多个通孔，并且所述导线和所述通孔交替地堆叠在所述层间介电层内；
其中，所述钝化层覆盖所述层间介电层，所述电路至少部分地由所述半导体衬底和所述互连结构限定，并且所述层间介电层部分地限定所述公共侧壁。
14.根据权利要求13所述的集成电路封装件，其中，所述外部连接件在所述公共侧壁处横向接触所述层间介电层、所述钝化层和所述第二焊盘。
15.根据权利要求13所述的集成电路封装件，还包括：
粘合层，为容纳所述半导体衬底的下侧的杯状物，使得所述粘合层内衬于所述半导体衬底的侧壁，其中，所述粘合层部分地限定所述公共侧壁；以及
绝缘板，通过所述粘合层粘附到所述半导体衬底的下侧，其中，所述外部连接件从所述绝缘板的下侧延伸到所述第二焊盘。
16.根据权利要求15所述的集成电路封装件，还包括：
球栅阵列(BGA)，位于所述绝缘板的下侧上，其中，所述外部连接件从所述第二焊盘延伸到所述球栅阵列并且将所述球栅阵列电耦合到所述第二焊盘。
17.一种用于形成集成电路封装件的方法，所述方法包括：
形成包括划线区域、第一集成电路管芯和第二集成电路管芯的半导体工件，其中，所述划线区域分离并邻接所述第一集成电路管芯和所述第二集成电路管芯，并且所述第一集成电路管芯包括电路；
在所述第一集成电路管芯上形成U形焊盘结构，其中，所述U形焊盘结构包括第一焊盘、第二焊盘和桥，其中，所述桥在所述划线区域内并且从所述第一焊盘延伸到所述第二焊盘以连接所述第一焊盘和所述第二焊盘，并且所述第一焊盘通过所述桥和所述第二焊盘电耦合到所述电路；
形成覆盖所述半导体工件和所述U形焊盘结构的钝化层；
在所述钝化层中实施蚀刻以形成暴露所述第一焊盘的电路探测开口但没有暴露所述第二焊盘；
通过所述电路探测开口使用所述第一焊盘在所述电路上实施第一轮电路探测测试；
形成覆盖所述电路和所述钝化层的滤色器的阵列；
形成覆盖所述滤色器的阵列的微透镜的阵列；
通过所述电路探测开口使用所述第一焊盘在所述电路上实施第二轮电路探测测试；
沿着所述划线区域切割所述半导体工件以使所述第一集成电路管芯和所述第二集成电路管芯个体化，其中，所述切割移除所述桥以分离所述第一焊盘和所述第二焊盘，并且所述第一焊盘在完成所述切割时电浮置；以及
形成沿着所述第一集成电路管芯的侧壁从与所述第二焊盘的侧壁横向接触延伸到所述第一集成电路管芯的下侧的外部连接件。
18.根据权利要求17所述的用于形成集成电路封装件的方法，还包括：
在实施所述蚀刻和所述切割之间在所述第一焊盘上形成腐蚀，其中，所述第二焊盘在所述切割时没有腐蚀。
19.根据权利要求17所述的用于形成集成电路封装件的方法，其中，形成所述半导体工件包括：
在半导体衬底的顶部中形成半导体器件；以及
形成覆盖所述半导体器件和所述半导体衬底的互连结构，其中，所述互连结构包括下层间介电层、多条导线和多个通孔，其中，所述导线和所述通孔交替地堆叠在所述下层间介电层中，并且所述半导体器件和所述互连结构至少部分地限定所述电路。
20.根据权利要求19所述的用于形成集成电路封装件的方法，其中，形成所述焊盘结构包括：
形成覆盖所述下层间介电层的上层间介电层；
利用所述焊盘结构的布局来图案化所述上层间介电层以在所述上层间介电层中限定部件开口；
形成填充所述部件开口并且覆盖所述上层间介电层的导电层；以及
在所述导电层中实施平坦化以与所述上层间介电层的顶面齐平，以由所述导电层形成所述焊盘结构，其中，所述焊盘结构通过所述导线和所述通孔电耦合到所述半导体器件。
21.一种集成电路封装件，包括：
半导体衬底；
半导体器件，位于所述半导体衬底的底部；
互连结构，覆盖所述半导体器件和所述半导体器件，其中，所述互连结构包括层间介电层、多个通孔和多条导线，其中，所述通孔和所述导线交替地堆叠在所述层间介电层中；
第一焊盘和第二焊盘，位于所述层间介电层上，其中，所述第一焊盘电浮置并且具有损坏的顶面，其中，所述第二焊盘通过所述导线和所述通孔电连接至所述半导体器件中的至少一个，其中，所述第一焊盘、所述第二焊盘和所述层间介电层部分限定公共侧壁；
钝化层，完全覆盖所述第二焊盘并且部分地限定所述公共侧壁，所述钝化层限定覆盖所述第一焊盘的开口，所述第一焊盘在所述开口处具有损坏的第一部分顶面，所述第一焊盘的被所述钝化层覆盖的第二部分顶面没有所述损坏；以及
外部连接件，沿着所述公共侧壁从与所述第二焊盘的横向接触延伸到所述半导体衬底的下侧。
22.根据权利要求21所述的集成电路封装件，还包括：
球栅阵列(BGA)，位于所述半导体衬底的下侧上，其中，所述球栅阵列通过外部连接件和所述第二焊盘电连接至所述半导体器件。
23.根据权利要求22所述的集成电路封装件，还包括：
粘合层，为容纳所述半导体衬底的下侧的杯状物，使得所述粘合层内衬于所述半导体衬底的底面和所述半导体衬底的侧壁；以及
绝缘板，通过所述粘合层粘附到所述半导体衬底的下侧，其中，所述绝缘板和所述粘合层部分地限定所述公共侧壁，并且所述球栅阵列位于所述绝缘板下方。
24.根据权利要求23所述的集成电路封装件，其中，所述集成电路管芯还包括限定像素传感器阵列的多个像素传感器，并且所述集成电路封装件还包括：
多个滤色器，位于所述绝缘板和所述像素传感器阵列上方，其中，所述滤色器凹进到所述钝化层的顶部中。
25.根据权利要求24所述的集成电路封装件，进一步包括：
粘合层，覆盖所述钝化层并且沿着所述钝化层的周边横向延伸以包围所述滤色器；透明板，覆盖所述钝化层和所述滤色器，其中，所述透明板通过所述粘合层粘附到所述钝化层。
26.根据权利要求25所述的集成电路封装件，其中，所述透明板、所述钝化层和所述粘合层至少部分地限定所述滤色器周围的密封的空腔。
27.根据权利要求21所述的集成电路封装件，进一步包括：
在所述层间介电层上的第三焊盘和第四焊盘，其中，所述第三焊盘电浮置并且具有被腐蚀的顶面，其中，所述第四焊盘通过所述通孔和所述导线电耦合到所述半导体器件，其中，所述第三焊盘、所述第四焊盘、所述层间介电层和所述钝化层部分地限定第二公共侧壁，并且其中，所述第二公共侧壁和所述公共侧壁位于所述互连结构的相对侧上。
28.一种集成电路封装件，包括：
半导体衬底；
多个半导体器件，位于所述半导体衬底的顶部中；
下粘合层，为容纳所述半导体衬底的下侧的杯状物，使得所述下粘合层内衬于所述半导体衬底的底面和所述半导体衬底的侧壁；
下绝缘板，通过所述下粘合层粘附到所述半导体衬底的下侧；
球栅阵列(BGA)，位于所述下绝缘板的下侧上；
互连结构，覆盖所述半导体器件和所述半导体衬底，其中，所述互连结构包括层间介电层、多个通孔和多条导线，其中，所述通孔和所述导线交替地堆叠在所述层间介电层中；
钝化层，覆盖所述互连结构；
第一焊盘和第二焊盘，均覆盖互连结构，位于所述互连结构和所述钝化层之间，其中，所述钝化层限定覆盖所述第一焊盘的开口，所述第一焊盘电浮置并且在所述开口处具有被腐蚀的第一部分顶面，所述第一焊盘的被所述钝化层覆盖的第二部分顶面未被腐蚀，其中，所述第二焊盘通过所述通孔和所述导线电耦合到所述半导体器件中的至少一个，并且具有未被腐蚀的顶面，并且其中，所述第一焊盘、所述第二焊盘、所述层间介电层、所述钝化层、所述下粘合层和所述下绝缘板部分地限定公共侧壁；以及
外部连接件，沿着所述公共侧壁从与所述第二焊盘横向接触延伸到所述球栅阵列。
29.根据权利要求28所述的集成电路封装件，还包括：
滤色器阵列，覆盖所述钝化层并且凹入所述钝化层的顶部中；
微透镜阵列，覆盖所述滤色器阵列；
上粘合层，覆盖所述钝化层并且围绕所述滤色器阵列横向地延伸，其中，所述上粘合层部分地限定所述公共侧壁；以及
上绝缘板，覆盖所述微透镜和所述钝化层，并且其中，所述上绝缘板通过所述上粘合层粘附到所述钝化层。
30.根据权利要求29所述的集成电路封装件，其中，所述上粘合层、所述钝化层和所述上绝缘板限定围绕所述微透镜阵列的气密性密封空腔。
31.根据权利要求28所述的集成电路封装件，其中，所述球栅阵列包括多个导电凸块，其中，所述集成电路封装件还包括在所述下绝缘板的下侧上的多个阻挡元件，其中，所述阻挡元件分别将所述导电凸块与所述下绝缘板隔开，并且其中，所述外部连接件直接位于一个导电凸块和一个阻挡元件之间。
32.一种用于形成集成电路封装件的方法，所述方法包括：
形成包括划线区域、第一集成电路管芯和第二集成电路管芯的半导体工件，其中，所述划线区域分离并邻接所述第一集成电路管芯和所述第二集成电路管芯，其中，所述第一集成电路管芯包括电路和电耦合到所述电路的焊盘结构，其中，所述焊盘结构包括第一焊盘、第二焊盘和桥，并且其中，所述桥位于所述划线区域内并且从所述第一焊盘延伸到所述第二焊盘以将所述第一焊盘连接到所述第二焊盘；
在所述划线区域上形成覆盖半导体工件的上粘合层；
通过所述上粘合层将上绝缘板接合到所述半导体工件的顶部；
在所述半导体工件的底部中实施蚀刻以在所述划线区域中形成划线开口；
形成内衬于所述半导体工件的底部并且填充所述划线开口的下粘合层；
通过所述下粘合层将下绝缘板接合到所述半导体工件的底部；
沿着所述划线区域切割所述下绝缘板、所述下粘合层、所述半导体工件、所述焊盘结构和所述上粘合层而没有切割所述上绝缘板，以限定将所述第一集成电路管芯和所述第二集成电路管芯分开的凹槽，其中，所述焊盘结构的切割移除所述桥以分离所述第一焊盘和所述第二焊盘；
形成内衬于所述凹槽的外部连接件，并且所述外部连接件从与所述第二焊盘的侧壁横向接触延伸到所述下绝缘板的下侧；以及
沿着所述划线区域切断所述外部连接件和所述上绝缘板。
33.根据权利要求32所述的方法，其中，所述第一集成电路管芯还包括像素传感器的阵列，其中，所述方法还包括：
形成覆盖所述像素传感器的阵列并且凹进到所述半导体工件的顶部中的滤色器的阵列；以及
形成覆盖所述滤色器的阵列的微透镜的阵列，其中，所述上绝缘板是透明的并且覆盖所述微透镜的阵列。
34.根据权利要求32所述的方法，其中，所述焊盘结构在所述焊盘结构的切割之前具有U形布局。
35.根据权利要求32所述的方法，其中，在切割所述焊盘结构之前，所述第一焊盘电耦合到所述电路，其中，在完成所述焊盘结构的切割时，所述第一焊盘电浮置。
36.根据权利要求32所述的方法，其中，所述半导体工件包括覆盖所述第一焊盘和所述第二焊盘的钝化层，其中，所述方法还包括
在所述钝化层中实施第二蚀刻以形成暴露所述第一焊盘的开口，但不暴露所述第二焊盘，并且其中，在所述第二焊盘被所述钝化层覆盖的同时实施所述焊盘结构的切割。
37.根据权利要求36所述的方法，其中，所述方法还包括通过所述开口使用所述第一焊盘在所述电路上实施电路探测测试。
38.根据权利要求36所述的方法，所述方法还包括在实施所述第二蚀刻和切割所述半导体工件之间通过所述开口在所述第一焊盘上形成腐蚀或损坏。
39.根据权利要求32所述的方法，形成所述半导体工件包括：在所述半导体工件的半导体衬底中形成半导体器件；
形成覆盖所述半导体器件和所述半导体衬底的互连结构，其中，所述互连结构包括层间介电层、多条导线和多个通孔，并且其中，所述导线和所述通孔交替地堆叠在所述层间介电层中；
在所述互连结构上形成焊盘结构；以及
形成覆盖所述焊盘结构和所述互连结构的钝化层，其中，所述上粘合层形成在所述钝化层上。
40.根据权利要求32所述的方法，还包括在所述下绝缘板的下侧上形成球栅阵列(BGA)，其中，所述外部连接件将所述球栅阵列电耦合到所述第二焊盘。
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