[go: up one dir, main page]

CN109075200B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN109075200B
CN109075200B CN201780023631.7A CN201780023631A CN109075200B CN 109075200 B CN109075200 B CN 109075200B CN 201780023631 A CN201780023631 A CN 201780023631A CN 109075200 B CN109075200 B CN 109075200B
Authority
CN
China
Prior art keywords
region
semiconductor device
pillar
drift layer
holding structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780023631.7A
Other languages
English (en)
Other versions
CN109075200A (zh
Inventor
海老原洪平
古桥壮之
田中贵规
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN109075200A publication Critical patent/CN109075200A/zh
Application granted granted Critical
Publication of CN109075200B publication Critical patent/CN109075200B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H10D64/011—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

半导体装置(100)具备：n型的漂移层(1)，形成于具有偏角的半导体基板(4)上；多个p型柱区域(2)，形成于漂移层(1)内；以及表面电极(5)，形成于包括p型柱区域(2)的漂移层(1)之上。在包括p型柱区域(2)的漂移层(1)的表层部，以包围有源区域的方式，形成有多个作为p型的半导体区域的耐压保持构造(3)。多个p型柱区域(2)分别为向半导体基板(4)的偏角的方向延伸的线状。多个耐压保持构造(3)在俯视时分别为包括与p型柱区域(2)平行地延伸的边和与p型柱区域(2)正交的边的框状。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及具有被称为超结结构的构造的半导体装置。
背景技术
纵型的半导体装置的电阻很大程度上依赖于被称为“漂移层”的传导层的部分的电阻。漂移层的电阻由其杂质浓度决定，如果增高杂质浓度，就能够降低导通电阻。但是，漂移层的杂质浓度无法提高到由半导体装置所要求的耐压确定的界限以上。即，在半导体装置的电阻与耐压之间存在折衷的关系。
作为改善该折衷的方法之一，已知在漂移层交替地形成有剖面为长方形的p型柱层和n型柱层的构造。这样的漂移层的构造被称为“超结结构”。
在具有由单一的导电类型的层构成的以往的漂移层的半导体装置中，在逆偏置时，耗尽层从漂移层的表面起在纵向上扩展，从而保持高电压。另一方面，在具有超结结构的半导体装置中，耗尽层从p型柱层与n型柱层之间的pn结起在横向上扩展，从而保持高电压。因此，在具有超结结构的半导体装置中，只要使p型柱层与n型柱层的杂质的量成为相同的程度，则即使使漂移层的杂质浓度变得非常高，也能够维持高的耐压性能。另外，由于电流可以经由杂质浓度非常高的n型柱层流过，所以能够实现比材料界限还低的导通电阻。
在半导体装置中，在能动地使电流流过的有源区域的外侧，主要设置用于确保半导体装置的外周部的耐压的末端区域。例如在下述专利文献1中公开了如下构造：在具有超结结构的半导体装置中设置有包围有源区域的四周的形状的p型柱层以及n型柱层交替地配置的末端区域。
现有技术文献
专利文献
专利文献1：日本特开2006-269720号公报
发明内容
例如，已知使用由碳化硅(SiC)构成的半导体基板来形成的半导体装置等为了保持漂移层的结晶构造而使半导体基板具有偏角的半导体装置。偏角是指设于半导体基板的主面与特定的结晶面之间的角度，例如在为{0001}面SiC基板的情况下，是指SiC基板的主面与{0001}面所成的角。在具有偏角的半导体基板上的外延生长中，从原子面的阶差处产生横向的生长。该横向的生长被称为“台阶流动生长”，将其生长的方向称为“台阶流动方向”。也就是说，台阶流动方向与偏角的方向一致。
详细内容将在后面叙述，当在具有偏角的半导体基板上通过外延生长来形成超结结构的情况下，难以形成向除了偏角的方向(台阶流动方向)以外的方向延伸的p型柱层以及n型柱层。因此，在使用具有偏角的基板来形成的半导体装置中，难以如专利文献1那样使包围有源区域的四周的形状的p型柱层以及n型柱层形成于末端区域。
本发明是为了解决如上所述的问题而完成的，其目的在于提供对于使用具有偏角的半导体基板来形成且具有超结结构的半导体装置适宜的末端区域的构造。
本发明的半导体装置，具备：半导体基板，具有偏角；第1导电类型的漂移层，形成于所述半导体基板上；第2导电类型的多个柱区域，形成于所述漂移层内；表面电极，形成于包括所述多个柱区域的所述漂移层之上；以及第2导电类型的多个耐压保持构造，以包围有源区域的方式形成于包括所述多个柱区域的所述漂移层的表层部，所述多个柱区域分别为向所述偏角的方向延伸的线状，所述多个耐压保持构造在俯视时分别为包括与所述柱区域平行地延伸的边和与所述柱区域(2)正交的边的框状。
根据本发明的半导体装置，能够在半导体装置的各边以及角部抑制末端区域的局部性电场集中，在保持高耐压的同时实现低电阻化。
附图说明
图1是实施方式1的SBD的漂移层的俯视示意图。
图2是实施方式1的SBD的剖视示意图。
图3是实施方式1的SBD的剖视示意图。
图4是示出实施方式1的SBD的变形例的俯视示意图。
图5是示出实施方式1的SBD的变形例的俯视示意图。
图6是示出实施方式1的SBD的变形例的俯视示意图。
图7是示出实施方式1的SBD的变形例的俯视示意图。
图8是示出实施方式1的SBD的变形例的俯视示意图。
图9是示出实施方式1的SBD的变形例的剖视示意图。
图10是示出实施方式1的SBD的变形例的剖视示意图。
图11是示出实施方式1的SBD的变形例的剖视示意图。
图12是示出实施方式1的SBD的变形例的剖视示意图。
图13是示出实施方式1的SBD的变形例的剖视示意图。
图14是示出实施方式1的SBD的制造方法的剖视示意图。
图15是示出实施方式1的SBD的制造方法的剖视示意图。
图16是示出实施方式1的SBD的制造方法的剖视示意图。
图17是示出实施方式1的SBD的制造方法的剖视示意图。
图18是以往的SBD的漂移层的俯视示意图。
图19是示出以往的SBD中的电位分布的仿真结果的图。
图20是实施方式1的SBD的漂移层的俯视示意图。
图21是示出实施方式1的SBD中的电位分布的仿真结果的图。
图22是实施方式2的MOSFET的俯视示意图。
图23是实施方式2的MOSFET的漂移层的俯视示意图。
图24是实施方式2的MOSFET的剖视示意图。
图25是实施方式2的MOSFET的剖视示意图。
图26是实施方式2的MOSFET的单位单元(unit cell)的剖视示意图。
附图标记说明
1：漂移层；2：p型柱区域；2a：局部的p型柱区域；3：耐压保持构造；4：半导体基板；5：表面电极；6：背面电极；7：高浓度p区域；8：场绝缘膜；9：沟槽；10：光致抗蚀剂；11：单元区域；12：p型阱区域；12a：外周阱区域；13：n型源极区域；14：栅极绝缘膜；15：栅极电极；15a：栅极焊盘；15b：栅极布线；16：层间绝缘膜；20：p型半导体；100、200：半导体装置。
具体实施方式
参照附图，说明本发明的实施方式。各附图是示意性的，它们所示的各要素的尺寸或位置未必是准确的，能够适当地变更。另外，在多个附图中对具有同样的功能的要素附加有相同的附图标记。因此，关于与先说明的要素相同的附图标记的要素，还有时为了避免重复的说明而省略说明。另外，在以下说明中，有时使用“上”、“下”、“纵”、“横”、“内”、“外”、“侧”、“底”、“表”、“背”等、表示特定的位置以及方向的用语，这些用语是为了易于说明而酌情地使用的，并不确定本发明的产品中的实际的方向。
只要不产生矛盾，在实施方式中设为具备“1个”而记载的要素也可以具备“1个以上”。构成发明的各个要素为概念性的单位，还存在1个要素由多个构造物构成的情况以及1个要素构成某个构造物的一部分的情况。各要素只要发挥相同的功能即可，可以具有不同的构造或者形状。
在以下所示的实施方式中，作为具有超结结构的半导体装置的一个例子，示出纵型构造的碳化硅(SiC)半导体装置。另外，在以下说明中，将第1导电类型设为n型，将第2导电类型设为p型。
<实施方式1>
图1～图3是示出作为实施方式1的半导体装置100的SBD(Schottky BarrierDiode，肖特基势垒二极管)的结构的示意性的图。图1是示出半导体装置100的漂移层1的表面构造的俯视图，图2是沿着图1的A1－A2的剖视图，图3是沿着图1的B1－B2的剖视图。此外，本发明所应用的二极管不限于SBD，例如还能够应用于PN结二极管或JBS(JunctionBarrier Schottky，结势垒肖特基)二极管。
如图2以及图3所示，半导体装置100使用具有偏角的由n型SiC构成的半导体基板4而形成。在半导体基板4上，通过外延生长而形成有n型的漂移层1。漂移层1形成时的台阶流动方向与半导体基板4的偏角的方向相同。因而，图1所示的“台阶流动方向”指半导体基板4的偏角的方向。
在漂移层1内形成有多个p型柱区域2。如图1那样，p型柱区域2在俯视时分别为向台阶流动方向延伸的线状。也就是说，多个p型柱区域2相互平行地延伸，被设置成条纹状。
如图2以及图3所示，在包括p型柱区域2的漂移层1之上，形成有作为SBD的阳极电极的表面电极5。另外，在半导体基板4的下表面形成有作为SBD的阴极电极的背面电极6。表面电极5与漂移层1以及p型柱区域2进行肖特基连接，背面电极6与半导体基板4欧姆连接。
在包括p型柱区域2的漂移层1的表层部，由p型的半导体区域构成的框状的耐压保持构造3以包围表面电极5的方式形成有多个。由耐压保持构造3包围的区域为半导体装置100的有源区域，耐压保持构造3的形成区域及其外侧为半导体装置100的末端区域。
如图1那样，耐压保持构造3在俯视时分别包括与p型柱区域2平行地延伸的边和与p型柱区域2正交的边。在本实施方式中，半导体装置100的芯片的形状为具有与台阶流动方向水平的边和与台阶流动方向垂直的边的矩形。因而，在半导体装置100的与台阶流动方向平行的边的附近，各耐压保持构造3与p型柱区域2平行地延伸，在半导体装置100的与台阶流动方向垂直的边的附近，各耐压保持构造3以与p型柱区域2正交的方式延伸。
在本实施方式中，多个耐压保持构造3中的至少1个耐压保持构造3在俯视时被形成为与表面电极5的一部分交叠。更具体而言，如图2以及图3那样，最内侧的耐压保持构造3被形成为与表面电极5的端部交叠。
p型柱区域2以及耐压保持构造3的布局不限于图1所示的布局。例如，在图1中，在与台阶流动方向垂直的方向上，在耐压保持构造3的最外周的外侧还形成有一些p型柱区域2，但也可以如图4那样，p型柱区域2仅形成在耐压保持构造3的最外周的内侧。另外，在与台阶流动方向平行的方向上，在图1中，所有的p型柱区域2延伸至耐压保持构造3的最外周的外侧，但也可以如图4那样，使各p型柱区域2的长度与耐压保持构造3的台阶流动方向的长度一致，从而在耐压保持构造3的除了角部之外的部分，p型柱区域2处于耐压保持构造3的最外周的内侧。另外，也可以如图5那样，与耐压保持构造3的角部的形状相匹配地调整各p型柱区域2的长度，从而使p型柱区域2仅形成在耐压保持构造3的最外周的内侧。
另外，也可以如图6那样，使除了最内侧的耐压保持构造3之外的耐压保持构造3的间距与p型柱区域2的间距相同，使最内侧以外的耐压保持构造3中的与p型柱区域2平行地延伸的各边分别与1个p型柱区域2交叠。此时，耐压保持构造3中的与p型柱区域2平行地延伸的边既可以按照比p型柱区域2窄的宽度形成，而不从1个p型柱区域2露出，也可以按照p型柱区域2的宽度以上的宽度形成，而覆盖1个p型柱区域2的整个宽度。
也可以如图7那样，p型柱区域2为在未形成耐压保持构造3的区域中被中断的断续的线状。其中，在由最内侧的耐压保持构造3包围的有源区域形成p型柱区域2。
另外，当如图7那样使p型柱区域2形成为中断的线状时，有时产生p型柱区域2的间隔变宽的部分。在该情况下，也可以如图8那样，对p型柱区域2的间隔变宽的部分追加局部性p型柱区域2a。局部性p型柱区域2a形成于在俯视时与耐压保持构造3中的任意耐压保持构造3重叠的位置。在使局部的p型柱区域2a具有一定以上的长度时，与线状的p型柱区域2同样地，形成为与台阶流动方向平行地延伸的形状。
另一方面，关于半导体装置100的剖面构造，在图2以及图3中，p型柱区域2的底到达漂移层1的底，但也可以如图9以及图10那样，p型柱区域2的底从漂移层1的底分离。也就是说，也可以使p型柱区域2的深度比漂移层1的厚度小。
进而，也可以如图11那样，在耐压保持构造3的表层部处的包括与表面电极5交叠的部分的位置处设置杂质浓度比耐压保持构造3高的高浓度p区域7。在此，被设置成高浓度p区域7与表面电极5的端部相接。在图11的例子中，耐压保持构造3以及高浓度p区域7这两方与包括p型柱区域2的漂移层1的表面5相接，但也可以形成为它们的单方或者两方与漂移层1的表面不相接的结构。
另外，也可以如图12那样，在包括p型柱区域2的漂移层1之上，以覆盖耐压保持构造3的方式形成场绝缘膜8。场绝缘膜8与耐压保持构造3同样地，被设置成包围表面电极5。进而，也可以如图13那样，使表面电极5形成为包含导电膜51、52的两层构造。
接下来，说明实施方式1的半导体装置100的制造方法。图14～图17是示出该制造方法的工序图，这些工序图对应于图2的剖面、即沿着图1的A1－A2的剖面。
首先，准备具有偏角的由n型SiC构成的半导体基板4，通过CVD(Chemical VaporDeposition，化学气相沉积)法在半导体基板4的表面使n型的漂移层1外延生长。使漂移层1的厚度处于2μm～150μm的范围内。作为导入到漂移层1的n型掺杂剂，能够使用氮(N)等，使漂移层1的杂质浓度处于1×1015cm-3～1×1017cm-3的范围内。
接下来，在漂移层1的表面通过CVD法等来形成氧化硅膜，使用光刻技术对该氧化硅膜进行构图，从而形成p型柱区域2的形成区域被开口的蚀刻掩模。然后，使用该蚀刻掩模，进行基于RIE(Reactive Ion Etching，反应离子蚀刻)的漂移层1的选择性蚀刻，进而通过氢氟酸处理等来去除蚀刻掩模。其结果，如图14那样，在漂移层1形成与p型柱区域2对应的图案的沟槽9。即，沟槽9以与半导体基板4的偏角的方向平行地延伸的条纹状的图案形成。各沟槽9的宽度处于1～5μm的范围内，沟槽9彼此的间隔处于1～15μm的范围内。
之后，通过CVD法，如图15那样，使作为p型柱区域2的p型半导体20以填充漂移层1的沟槽9的方式外延生长。作为导入到p型半导体20即p型柱区域2的掺杂剂，能够使用铝(Al)、硼(B)等，其杂质浓度设为与漂移层1的杂质浓度相同的范围内。
在p型半导体20的外延生长中，在沟槽9的底部，生长从台阶流动方向(偏角的方向)的上游朝向下游发展，进而从沟槽9的侧壁也发生生长。在本实施方式中，沟槽9以与台阶流动方向平行的朝向形成，所以在沟槽9的两侧的侧壁发生相互相同的条件的生长，其与从底部起的生长进行组合，在沟槽9内逐渐形成p型柱区域2。
在假设将沟槽9形成为与台阶流动方向垂直的方向的条纹状的情况下，在沟槽9的侧壁中的台阶流动方向的上游侧的侧壁，p型半导体20的生长被更加促进。因此，从沟槽9的底部及下游侧的侧壁起的生长赶不上，而在p型柱区域2形成空隙、或者生成结晶缺陷的可能性变高。如果在构成超结结构的p型柱区域2存在空隙或结晶缺陷，则无法得到所期望的耐压，半导体装置的可靠性下降。在本实施方式中，沟槽9以与台阶流动方向平行的朝向形成，从而避免了该问题。
在如图15那样形成p型半导体20之后，通过CMP(Chemical MechanicalPolishing，化学机械抛光)使漂移层1的表面平坦化，如图16那样，在沟槽9内形成p型柱区域2。然后，如图17那样，在包括p型柱区域2的漂移层1之上，通过光刻技术来形成耐压保持构造3的形成区域被开口的光致抗蚀剂10，利用使光致抗蚀剂10形成为掩模的选择性的离子注入，在漂移层1的表面形成多个耐压保持构造3。作为注入到耐压保持构造3的离子种类，能够使用Al、B等。耐压保持构造3的杂质浓度比漂移层1的杂质浓度高，为1.0×1018cm-3以下。
在此，也可以反复进行使用了光刻技术的掩模的形成和离子注入，从而形成图11所示的高浓度p区域7。作为注入到高浓度p区域7的离子种类，也能够使用Al、B等。使高浓度p区域7的杂质浓度比耐压保持构造3的杂质浓度高。
之后，使用热处理装置，在氩(Ar)气等惰性气体气氛(1300℃～1900℃)中，进行30秒～1小时的退火。通过该退火，使在上述工序中注入的离子电活化。
在此，也可以通过CVD法等在包括p型柱区域2的漂移层1的表面形成氧化硅膜，通过使用了光刻技术的选择性蚀刻对该氧化硅膜进行构图，从而形成图12或者图13所示的场绝缘膜8。
之后，通过溅射法、蒸镀法等，在包括p型柱区域2的漂移层1的上表面形成表面电极5，在半导体基板4的下表面形成背面电极6，从而图2所示的结构的半导体装置100完成。
作为表面电极5的材料，能够使用钛(Ti)、钼(Mo)、钨(W)、Al等金属中的1个或者多个金属，作为背面电极6的材料，例如能够使用镍(Ni)、金(Au)等金属中的1个或者多个金属。
接下来，说明半导体装置100的动作。在此，分为对表面电极5施加比背面电极6高的电位的“正偏置状态”的动作和对背面电极6施加比表面电极5高的电位的“逆偏置状态”的动作来进行说明。
在正偏置状态下，当表面电极5与背面电极6之间的电压超过一定值时，电流从表面电极5朝向背面电极6流动。该电流开始流动的电压因表面电极5的材料及形成方法、热处理方法等不同而不同，大致为0.5V～2V左右。
在具有超结结构的半导体装置100中，在与表面电极5的肖特基势垒大的p型柱区域2几乎不流过电流，而漂移层1的杂质浓度非常高、电阻小，所以相比于不具有超结结构的结构，能够使电力消耗变得非常小。
另一方面，在逆偏置状态下，耗尽层在漂移层1以及p型柱区域2内延伸，从而表面电极5与背面电极6之间的电流被切断。在超结结构中，耗尽层从漂移层1与p型柱区域2之间的pn结起也向横向延伸，所以即使使漂移层1的杂质浓度变得非常大，也能够确保足够的耐压。
作为具有超结结构的半导体装置的末端区域的构造，已知如图18那样仅使用1个由p型的半导体区域构成的框状的耐压保持构造30的被称为JTE(Junction TerminationExtension，结末端扩展)或者RESURF(REduced SURface Field，降低表面场)的构造，在上述专利文献1中也被公开。以下，将图18的耐压保持构造30称为“以往的耐压保持构造”，将具有以往的耐压保持构造30的半导体装置300称为“以往的半导体装置”。
图19为图18所示的以往的半导体装置300为逆偏置状态时的、沿着A1－A2线、B1－B2线、C1－C2线的各剖面处的电位分布的仿真结果。在图19的曲线图中，横轴表示以往的半导体装置300内的位置，其值越小的位置越靠近芯片的中央。另外，纵轴表示漂移层1的表面处的电位。此外，仿真中的以往的半导体装置300也为具有超结结构的SBD，其p型柱区域2形成为向台阶流动方向延伸的条纹状。另外，漂移层1以及p型柱区域2均作成宽度为2μm，深度为10μm，杂质浓度为3×1016cm-3。另外，背面电极6相对于表面电极5的电位设定为1200V。
与漂移层1的表面水平的方向上的电位梯度主要在耐压保持构造3的内部产生，但从图19的仿真结果可知，在以往的半导体装置300中，与沿着A1－A2线、B1－B2线的剖面的电位梯度相比，沿着C1－C2线的剖面的电位梯度位于靠外侧的位置。这表示在从A1－A2线的位置经由C1－C2线的位置朝向B1－B2线的位置之间，在C1－C2线的周边(即，芯片的角部)，电位分布大幅变化，等势线变得非常密。由于电场集中于等势线密的部分，所以在将所期望的电压施加到背面电极6之前，在芯片的角部达到临界电场，产生雪崩击穿。
作为其原因，可以认为是p型柱区域2全部向相同的方向延伸的缘故。即，在A1－A2线、B1－B2线的各剖面，末端区域的构造不同，所以在作为其接缝的角部，电位失衡，在该部分产生局部性电场集中。
另一方面，图20与图1相同地示出了实施方式1的半导体装置100。图21为实施方式1的半导体装置100为逆偏置状态时的、A1－A2线、B1－B2线、C1－C2线的各剖面处的电位分布的仿真结果。在图21的曲线图中，也是横轴的值越小的位置越靠芯片的中央，纵轴表示漂移层1的表面处的电位。该仿真中的漂移层1以及p型柱区域2的宽度、深度以及杂质浓度、及表面电极5以及背面电极6的电位这样的条件与以往的半导体装置300的仿真相同。
如图21那样，在实施方式1的半导体装置100的仿真结果中，A1－A2线、B1－B2线、C1－C2线的各剖面处的电位梯度的位置比图19更相互靠近。这表示在从A1－A2线的位置经由C1－C2线的位置朝向B1－B2线的位置之间，等势线的位置的变化小。也就是说，在实施方式1的半导体装置100中，p型柱区域2全部向相同的方向延伸，但多个耐压保持构造3被配置于末端区域，从而抑制在芯片的角部产生局部的电场集中。因而，能够得到具有高的耐压性能的半导体装置100。
此外，即使在如图4以及图5所示减少了耐压保持构造3的最外周的外侧的p型柱区域2的情况下，也能够在与图20所示的A1－A2线、B1－B2线、C1－C2线对应的各剖面减小电位梯度的变化，但在耐压保持构造3的最外周的外侧具备1个以上的p型柱区域2，从而能够更加抑制在耐压保持构造3的最外周的外侧产生电场集中。
在图6所示的结构中，p型柱区域2和耐压保持构造3以相同的间距形成，在逆偏置状态下，耐压保持构造3与p型柱区域2交叠的区域的耗尽难以继续进展。在该情况下，在与图20所示的A1－A2线、B1－B2线、C1－C2线对应的各剖面，更加易于将产生电位梯度的位置限定在耐压保持构造3之间。因此，各方向的末端区域的剖面处的电位梯度的位置更加靠近，能够进一步抑制角部处的局部性电场集中。另外，耐压保持构造3的一部分从p型柱区域2的侧壁伸出，从而能够进一步抑制耐压保持构造3的内部的未耗尽的区域的端部处的电场集中。
如图7所示，当p型柱区域2在未形成耐压保持构造3的区域被中断的情况下，在与图20所示的A1－A2线、B1－B2线、C1－C2线对应的任意剖面，也呈现耐压保持构造3之间仅由漂移层1构成这样的类似的构造。因此，各方向的末端区域的剖面处的电位梯度的位置进一步相互靠近。因而，能够进一步抑制角部处的局部性电场集中。另外，当如图8所示设置局部性p型柱区域2a时，其效果变得更大。
另外，如图9以及图10所示，即使在p型柱区域2的底未达至漂移层1的底的情况下，耗尽层也从漂移层1与p型柱区域2之间的pn结扩展，所以与图1的构造同样地，在维持将漂移层1的杂质浓度保持得高的状态下得到高耐压。
另外，如图11所示，在耐压保持构造3的表层部处的包括与表面电极5交叠的部分的位置处设置有杂质浓度比耐压保持构造3高的高浓度p区域7的情况下，即使在逆偏置被急剧地施加到半导体装置的情况下，也能够充分地保持高浓度p区域7中的响应载流子数，抑制表面电极5的端部处的电场集中。
另外，在如图12所示在包括p型柱区域2的漂移层1之上以覆盖耐压保持构造3的方式形成有场绝缘膜8的情况下，与不形成场绝缘膜8的情况相比，能够减小导入到漂移层1的表面的固定电荷量，能够不妨碍p型柱区域2以及耐压保持构造3的作用而得到高耐压的半导体装置。
<实施方式2>
在实施方式2中，示出将本发明应用于MOSFET(Metal Oxide SemiconductorField Effect Transistor，金属氧化物半导体场效应晶体管)的例子。但是，本发明除了能够应用于MOSFET以外，还能够应用于JFET(Junction FET，结场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等。
图22～图26是示出作为实施方式2的半导体装置200的MOSFET的结构的示意性的图。图22是半导体装置200的俯视图，图23是示出其漂移层1的表面构造的俯视图。图24是沿着图22以及图23的A1－A2的剖视图，图25是沿着图22以及图23的B1－B2的剖视图。图26是示出在半导体装置200中设置多个的MOSFET的单位单元(以下称为“MOSFET单元”)的结构的剖视图。此外，在图24的左端部分也示出了MOSFET单元。
如图22那样，在半导体装置200的上表面形成有作为MOSFET的源极焊盘发挥功能的表面电极5、与表面电极5分离地形成的栅极焊盘15a以及以与栅极焊盘15a连接而包围表面电极5的方式形成的栅极布线15b。
如图23那样，半导体装置200的漂移层1与实施方式1同样地，为形成有多个向半导体基板4的偏角的方向(台阶流动方向)延伸的线状的p型柱区域2的超结结构，在末端区域，以包围有源区域的方式形成有多个耐压保持构造3。耐压保持构造3在俯视时分别为包括与p型柱区域2平行地延伸的边和与p型柱区域2正交的边的框状。
半导体装置200的有源区域为形成多个MOSFET的单位单元的单元区域11。另外，在单元区域11的外周部，在包括p型柱区域2的漂移层1的表层部，以与最内侧的耐压保持构造3相接的方式形成有p型的外周阱区域12a。外周阱区域12a为沿着最内侧的耐压保持构造3而包围单元区域11的框状。
单元区域11的结构为图26所示的MOSFET单元的剖面构造向台阶流动方向延伸，图26所示的MOSFET单元的剖面构造向与台阶流动方向垂直的方向反复的结构。
如图26那样，MOSFET单元具备形成于包括p型柱区域2的漂移层1的表层部的p型阱区域12。p型阱区域12以到达p型柱区域2的两侧的漂移层1的方式，以比p型柱区域2宽的宽度形成。
在p型阱区域12的表层部形成有n型源极区域13。p型阱区域12的表层部处的被n型源极区域13和漂移层1夹持的部分为MOSFET的沟道区域。在p型阱区域12的表层部还形成有高浓度p区域7，为了在p型阱区域12的两侧形成沟道区域，n型源极区域13以夹着高浓度p区域7的方式被形成。
以跨越漂移层1、p型阱区域12、n型源极区域13的表面的方式形成有栅极绝缘膜14，在其之上形成有栅极电极15。也就是说，栅极电极15隔着栅极绝缘膜14在沟道区域之上延伸。
在栅极电极15之上形成有层间绝缘膜16。图22所示的表面电极5形成于层间绝缘膜16之上，表面电极5与栅极电极15之间由层间绝缘膜16绝缘。另外，层间绝缘膜16形成有到达n型源极区域13以及高浓度p区域7的接触孔，表面电极5经由该接触孔连接于n型源极区域13以及高浓度p区域7(表面电极5与高浓度p区域7欧姆连接)。这样，表面电极5连接于n型源极区域13，从而作为MOSFET的源极电极发挥功能，并且经由高浓度p区域7而与p型阱区域12电连接。此外，设置于半导体基板4的下表面的背面电极6作为MOSFET的漏极电极发挥功能。
如图24以及图25所示，高浓度p区域7还形成于外周阱区域12a的表层部，表面电极5经由形成于层间绝缘膜16的接触孔还连接于外周阱区域12a的高浓度p区域7。也就是说，表面电极5经由高浓度p区域7还与外周阱区域12a电连接。
另外，栅极绝缘膜14以及栅极电极15延伸至外周阱区域12a之上，还包括与外周阱区域12a一起包围单元区域11的框状的图案。也就是说，各MOSFET单元的栅极电极15在单元区域11的外周部连接。图22所示的栅极布线15b在单元区域11的外周部经由形成于层间绝缘膜16的接触孔连接于栅极电极15。
此外，各MOSFET单元的栅极电极15也可以在单元区域11的内侧连接。在该情况下，也可以构成为使栅极布线15b延伸到单元区域11的上方，栅极布线15b与栅极电极15在单元区域11的内侧连接。
在半导体装置200的末端区域，在包括p型柱区域2的漂移层1上，场绝缘膜8以覆盖耐压保持构造3的方式形成。栅极电极15以及层间绝缘膜16也可以延伸至场绝缘膜8上。
在实施方式1中使用图4～图10说明的p型柱区域2以及耐压保持构造3的结构以及布局还能够应用于实施方式2的半导体装置200。
接下来，说明实施方式2的半导体装置200的制造方法。首先，按照与实施方式1同样的手法，在具有偏角的由n型SiC构成的半导体基板4的表面形成n型的漂移层1，将向台阶流动方向延伸的多个p型柱区域2埋入到漂移层1而形成。另外，与实施方式1同样地，漂移层1的厚度处于2μm～150μm的范围内，p型柱区域2的宽度处于1μm～5μm的范围内，p型柱区域2的间隔处于1μm～15μm的范围内，漂移层1以及p型柱区域2的杂质浓度处于1×1015cm-3～1×1017cm-3以下的范围内。
在本实施方式中，以与p型柱区域2相同的反复间距设置MOSFET单元的p型阱区域12，所以为了高密度地配置MOSFET单元，最好使p型柱区域2的宽度比p型柱区域2的间隔小。在该情况下，以使耗尽层扩展到漂移层1和p型柱区域2的方式，使p型柱区域2的杂质浓度比漂移层1高即可。
接着，反复进行使用了光刻技术的掩模形成和离子注入，从而在漂移层1的表面分别形成耐压保持构造3、p型阱区域12、外周阱区域12a、高浓度p区域7以及n型源极区域13。p型阱区域12和外周阱区域12a也可以在相同的离子注入工序中同时形成。作为用于形成n型的半导体区域的离子种类，能够使用N等。作为用于形成p型的半导体区域的离子种类，能够使用Al、B等。
耐压保持构造3的杂质浓度比漂移层1的杂质浓度高，为1.0×1018cm-3以下。p型阱区域12以及外周阱区域12a的杂质浓度比耐压保持构造3的杂质浓度大，为1.0×1020cm-3以下。使高浓度p区域7以及n型源极区域13的杂质浓度比p型阱区域12以及外周阱区域12a的杂质浓度大。
之后，使用热处理装置，在氩(Ar)气等惰性气体环境(1300℃～1900℃)中，进行30秒～1小时的退火。通过该退火，使在上述工序中注入的离子电活化。
然后，通过CVD法等在包括p型柱区域2的漂移层1的表面形成氧化硅膜，通过使用了光刻技术的选择性蚀刻，对该氧化硅膜进行构图，从而形成场绝缘膜8。
接着，使未被场绝缘膜8覆盖的部分的漂移层1以及p型柱区域2的表面热氧化，形成由氧化硅膜构成的栅极绝缘膜14。接下来，在栅极绝缘膜14之上，通过减压CVD法来形成具有导电性的多晶硅膜，并对其进行构图，从而形成栅极电极15。
进而，通过减压CVD法来形成层间绝缘膜16。然后，对层间绝缘膜16选择性地进行蚀刻，形成各种接触孔。具体而言，在单元区域11形成到达MOSFET单元的n型源极区域13以及高浓度p区域7的接触孔，在单元区域11的外周部形成到达p型阱区域12的高浓度p区域7的接触孔和到达栅极电极15的接触孔。
然后，通过溅射法、蒸镀法等，在漂移层1的上表面形成表面电极5、栅极焊盘15a以及栅极布线15b，进而在半导体基板4的下表面形成背面电极6。其结果，图24以及图25所示的结构的半导体装置200完成。
作为表面电极5的材料，能够使用Ni、Ti、Al等金属中的1个或者多个金属，作为背面电极6的材料，例如能够使用Ni、Au等金属中的1个或者多个金属。另外，通过热处理使表面电极5以及背面电极6与和它们接触的碳化硅层反应，从而在表面电极5以及背面电极6与碳化硅层之间形成有硅化物。
接下来，说明半导体装置200的动作。在此，分为阈值以上的正的电压被施加到栅极电极15的“导通状态”的动作和栅极电极15的电压小于阈值的“截止状态”的动作而进行说明。
在导通状态下，在沟道区域形成反转沟道，在n型源极区域13与漂移层1之间形成作为载流子的电子流经的路径。因此，当对背面电极6施加比表面电极5高的电压时，经由漂移层1流过电流。此时，将在表面电极5与背面电极6之间流过的电流称为“导通电流”，将施加于表面电极5与背面电极6之间的电压称为“导通电压”，将把导通电压除以导通电流的密度而得到的值称为“导通电阻”。导通电阻与上述电子流经的路径的电阻的合计相等。在MOSFET通电时消耗的通电损耗为导通电阻与导通电流的平方之积，所以优选低的导通电阻。此外，导通电流仅流经存在沟道的单元区域11，不在单元区域11的外周的末端区域流过。
在具有超结结构的半导体装置200中，杂质浓度非常大的漂移层1的电阻小，所以相比于不具有超结结构的结构，导通电阻非常小，能够使电力消耗变得非常小。
另一方面，在截止状态下，在沟道区域不形成反转载流子、不流过导通电流，所以高电压被施加于MOSFET的表面电极5与背面电极6之间。此时，栅极电极15的电压与表面电极5的电压大致相等，所以在栅极电极15与背面电极6之间也被施加高的电压。
在具有超结结构的半导体装置200中，在单元区域11，耗尽层从漂移层1与p型柱区域2之间的pn结在横向上也延伸，所以即使在漂移层1的杂质浓度非常大的情况下也能够确保足够的耐压。进而，即使使MOSFET单元彼此的间隔变宽，耐压的下降也小，所以能够实现由于增大电子的通道而导致的低电阻化。
在本实施方式中，设置于单元区域11的外周的外周阱区域12a与表面电极5电连接。因而，能够防止在半导体装置200的截止状态下，高的电场被施加到外周阱区域12a与其之上的栅极电极15之间的栅极绝缘膜14以及场绝缘膜8。
另外，在半导体装置200的截止状态下，耐压保持构造3以与实施方式1的半导体装置100中的逆偏置状态相同的方式作用。也就是说，如使用图21说明那样，能够使各方向的末端区域的剖面处的电位梯度的位置相互靠近，能够抑制芯片的角部处的局部性电场集中。由此，半导体装置200的耐压性能提高。
另外，在将使用图4～图10而说明的p型柱区域2以及耐压保持构造3的结构以及布局应用于实施方式2的半导体装置200的情况下，也能够得到与实施方式1同样的效果。
在以上的实施方式中，使半导体基板4的材料为SiC，但本发明能够广泛应用于使用除了SiC以外的具有偏角的半导体基板而形成的半导体装置。
此外，本发明能够在其发明的范围内，对各实施方式自由地进行组合、或者对各实施方式适当地进行变形、省略。

Claims (14)

1.一种半导体装置，其特征在于，具备：
具有偏角的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的多个柱区域，形成于所述漂移层内；
表面电极，形成于包括所述多个柱区域的所述漂移层之上；以及
第2导电类型的多个耐压保持构造，以包围有源区域的方式形成于包括所述多个柱区域的所述漂移层的表层部，
所述多个柱区域分别为向所述偏角的方向延伸的线状，
所述多个耐压保持构造在俯视时分别为包括与所述柱区域平行地延伸的边和与所述柱区域正交的边的框状，
关于所述多个耐压保持构造中的邻接的至少两个以上的耐压保持构造，与所述柱区域平行地延伸的边按照与所述柱区域相同的间距且以与所述柱区域交叠的方式形成。
2.一种半导体装置，其特征在于，具备：
具有偏角的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的多个柱区域，形成于所述漂移层内；
表面电极，形成于包括所述多个柱区域的所述漂移层之上；以及
第2导电类型的多个耐压保持构造，以包围有源区域的方式形成于包括所述多个柱区域的所述漂移层的表层部，
所述多个柱区域分别为向所述偏角的方向延伸的线状，
所述多个耐压保持构造在俯视时分别为包括与所述柱区域平行地延伸的边和与所述柱区域正交的边的框状，
关于所述多个耐压保持构造中的邻接的至少两个以上的耐压保持构造，与所述柱区域平行地延伸的边按照与所述柱区域相同的间距形成，
关于按照与所述柱区域相同的间距形成的至少1个所述耐压保持构造，以向所述柱区域的外部伸出的方式形成。
3.一种半导体装置，其特征在于，具备：
具有偏角的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的多个柱区域，形成于所述漂移层内；
表面电极，形成于包括所述多个柱区域的所述漂移层之上；以及
第2导电类型的多个耐压保持构造，以包围有源区域的方式形成于包括所述多个柱区域的所述漂移层的表层部，
所述多个柱区域分别为向所述偏角的方向延伸的线状，
所述多个耐压保持构造在俯视时分别为包括与所述柱区域平行地延伸的边和与所述柱区域正交的边的框状，
所述多个柱区域中的至少1个柱区域为在未形成所述多个耐压保持构造的区域被中断的断续的线状。
4.根据权利要求3所述的半导体装置，其中，
所述半导体装置还具备局部的柱区域，该局部的柱区域在由于线状的所述柱区域被中断从而所述柱区域的间隔变宽的部分形成于在俯视时与所述多个耐压保持构造的任意耐压保持构造重叠的位置。
5.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述多个耐压保持构造中的至少1个耐压保持构造在俯视时形成为与所述表面电极的一部分交叠。
6.根据权利要求5所述的半导体装置，其中，
所述半导体装置还具备杂质浓度比所述耐压保持构造高的第2导电类型的高浓度区域，该第2导电类型的高浓度区域形成于与所述表面电极的一部分交叠的所述耐压保持构造的表层部。
7.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述表面电极与所述漂移层以及所述多个柱区域进行肖特基连接。
8.根据权利要求1至4中的任意一项所述的半导体装置，还具备：
第2导电类型的阱区域，在所述多个柱区域各自的表层部，以到达所述柱区域的两侧的所述漂移层的方式按照比所述柱区域宽的宽度形成；
第1导电类型的源极区域，形成于所述阱区域的表层部；以及
栅极电极，隔着栅极绝缘膜设置于所述阱区域中的被所述源极区域和所述漂移层夹持的部分之上，
所述表面电极连接于所述源极区域以及所述阱区域。
9.根据权利要求8所述的半导体装置，其中，
所述半导体装置还具备第2导电类型的外周阱区域，该第2导电类型的外周阱区域以沿着所述多个耐压保持构造的最内周的方式形成于包括所述多个柱区域的所述漂移层的表层部，
所述表面电极还连接于所述外周阱区域。
10.根据权利要求9所述的半导体装置，其中，
所述半导体装置还具备杂质浓度比所述阱区域高的第2导电类型的高浓度区域，该第2导电类型的高浓度区域形成于所述阱区域以及所述外周阱区域的表层部，
所述表面电极经由所述高浓度区域连接于所述阱区域以及所述外周阱区域。
11.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述多个柱区域中的至少1个柱区域在与所述偏角的方向垂直的方向上形成于所述多个耐压保持构造的最外周的外侧。
12.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述多个柱区域中的至少1个柱区域延伸至所述多个耐压保持构造的最外周的外侧。
13.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述半导体装置还具备场绝缘膜，该场绝缘膜以覆盖所述多个耐压保持构造的方式形成于包括所述多个柱区域的所述漂移层之上。
14.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述半导体基板由碳化硅形成。
CN201780023631.7A 2016-04-21 2017-03-22 半导体装置 Active CN109075200B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-085004 2016-04-21
JP2016085004 2016-04-21
PCT/JP2017/011344 WO2017183375A1 (ja) 2016-04-21 2017-03-22 半導体装置

Publications (2)

Publication Number Publication Date
CN109075200A CN109075200A (zh) 2018-12-21
CN109075200B true CN109075200B (zh) 2022-03-22

Family

ID=60116290

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780023631.7A Active CN109075200B (zh) 2016-04-21 2017-03-22 半导体装置

Country Status (5)

Country Link
US (1) US10854762B2 (zh)
JP (1) JP6293380B1 (zh)
CN (1) CN109075200B (zh)
DE (1) DE112017002113B4 (zh)
WO (1) WO2017183375A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12463098B2 (en) * 2019-03-01 2025-11-04 Kyocera Corporation Semiconductor device and production method for semiconductor device
JP7420485B2 (ja) * 2019-05-23 2024-01-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
DE112019007551T5 (de) 2019-07-16 2022-03-31 Mitsubishi Electric Corporation Halbleitereinheit, leistungswandlereinheit und verfahren zum herstellen einer halbleitereinheit
US20230282695A1 (en) * 2020-07-10 2023-09-07 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
CN112768447B (zh) * 2021-01-11 2024-11-12 杭州士兰集昕微电子有限公司 逆导型绝缘栅双极型晶体管及其制造方法
KR20220121538A (ko) * 2021-02-25 2022-09-01 주식회사 디비하이텍 슈퍼정션 반도체 소자
WO2025225736A1 (ja) * 2024-04-26 2025-10-30 ローム株式会社 半導体装置
WO2026018795A1 (ja) * 2024-07-17 2026-01-22 ローム株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078502A (zh) * 2013-03-26 2014-10-01 茂达电子股份有限公司 半导体功率器件及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP4839519B2 (ja) * 2001-03-15 2011-12-21 富士電機株式会社 半導体装置
JP4904673B2 (ja) 2004-02-09 2012-03-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2006269720A (ja) 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP5188037B2 (ja) * 2006-06-20 2013-04-24 株式会社東芝 半導体装置
US7737469B2 (en) 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP2008311261A (ja) * 2007-06-12 2008-12-25 Panasonic Corp 半導体装置およびその製造方法
JP2010040973A (ja) * 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
JP4844605B2 (ja) * 2008-09-10 2011-12-28 ソニー株式会社 半導体装置
CN102473721B (zh) 2009-07-31 2015-05-06 富士电机株式会社 半导体装置
WO2017179102A1 (ja) 2016-04-11 2017-10-19 三菱電機株式会社 半導体装置
JPWO2017187856A1 (ja) 2016-04-27 2018-05-10 三菱電機株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078502A (zh) * 2013-03-26 2014-10-01 茂达电子股份有限公司 半导体功率器件及其制作方法

Also Published As

Publication number Publication date
DE112017002113B4 (de) 2023-05-17
CN109075200A (zh) 2018-12-21
JP6293380B1 (ja) 2018-03-14
US10854762B2 (en) 2020-12-01
JPWO2017183375A1 (ja) 2018-04-26
US20190074386A1 (en) 2019-03-07
WO2017183375A1 (ja) 2017-10-26
DE112017002113T5 (de) 2019-01-03

Similar Documents

Publication Publication Date Title
CN109075200B (zh) 半导体装置
JP7786512B2 (ja) 半導体装置
JP5209152B1 (ja) 炭化珪素半導体素子およびその製造方法
CN106663692B (zh) 半导体装置及其制造方法
CN108352402B (zh) 半导体装置和半导体装置的制造方法
JP6919159B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6911486B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11189689B2 (en) Semiconductor device including an active region that includes a switchable current path
JP6109444B1 (ja) 半導体装置
JP6855793B2 (ja) 半導体装置
JP7293750B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP7029710B2 (ja) 半導体装置
JP2018182235A (ja) 半導体装置および半導体装置の製造方法
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JP2020043243A (ja) 半導体装置
US20210167203A1 (en) Method of manufacturing a silicon carbide semiconductor device with trench gate structure and vertical pn junction between body region and drift structure
JP2018082055A (ja) 半導体装置および半導体装置の製造方法
WO2012131768A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2017092355A (ja) 半導体装置および半導体装置の製造方法
TWI741185B (zh) 半導體裝置及半導體裝置之製造方法
JP6984347B2 (ja) 半導体装置
CN108335965A (zh) SiC-MOSFET及其制造方法
WO2017187856A1 (ja) 半導体装置
US20240313057A1 (en) Silicon carbide semiconductor device and method for manufacturing the same
JP7067698B2 (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant