CN109004632B - 静电放电保护装置 - Google Patents
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Abstract
本发明提供静电放电保护装置，包含：一静电放电电路，用来进行静电放电保护，其中该静电放电电路包含一第一场效晶体管，用来释放静电放电能量；一检测电路，用来进行检测以控制该静电放电保护装置选择性地于正常模式与放电模式的其中之一运作；以及一逻辑电路，用来对抗任何归因于该检测电路中的电阻‑电感‑电容特性的振荡。于该检测电路中，多个电阻器的不同的子集合是分别和一第一串联电路的一部分、该第一串联电路的整体以及一第二场效晶体管组合以形成不同的串联电路，以将第二场效晶体管配置成于正常模式中逼近完全被关闭的状态。
Description
技术领域
本发明是有关于电路保护，尤指一种静电放电(Electrostatic Discharge,ESD)保护装置。
背景技术
依据相关技术，一晶体管可被用来释放被施加于(applied to)一目标电路的静电放电能量(ESD energy)，以尝试避免该目标电路被损毁。相关技术的静电放电保护架构有某些问题。例如：不恰当的控制可导致该晶体管错误地运作，且因此无法避免该晶体管的电流泄漏(current leakage)问题。
图1绘示相关技术中的电流泄漏问题的一个例子。为了有更好的理解，假设该目标电路的正常功能可仰赖于图1下半部所示的切换电压。于图1下半部中，横轴代表时间且单位是毫秒(millisecond,ms)，而纵轴代表该切换电压且单位伏特(Volt,V)。该切换电压可切换于0伏特与5伏特之间，以产生周期性的方波波形，其中这些方波波形的周期可以是2纳秒(nanosecond,ns)，且这些方波波形当中彼此紧邻的一上升缘(rising edge)与一下降缘(falling edge)之间的时间长度可以是1纳秒。当该切换电压也被施加于相关技术的静电放电保护架构时，该晶体管被周期性地开启，其中开启该晶体管的周期也是2纳秒。请注意，当该目标电路正在进行其正常功能的运作时，该晶体管被预期要一直保持在关闭的状态，除非有静电放电事件。然而，相关技术中的不恰当的控制可使该晶体管周期性地处于开启的状态。于图1上半部中，纵轴代表该晶体管诸如一N型金属氧化物半导体场效晶体管(N-type Metal Oxide Semiconductor Field Effect Transistor,NMOSFET」)的电流泄漏的电流值且单位是安培(ampere)；为了简明起见，这个纵轴上标示了「ESD NMOS漏电电流(A)」。如图1上半部所示，每次开启该晶体管的时间可达到0.25纳秒(或更多)，这表示该晶体管的电流泄漏的时间长度可达到0.25纳秒(或更多)。更糟糕的是，每次开启该晶体管时的电流泄漏的电流大小可达到0.5安培(或更多)；这个现象于图1中被标示为「0.5A漏电」。
由于该晶体管的错误运作会造成额外的功耗(power consumption)，所以用来驱动该目标电路的电源所输出的总功率会对应地增加。当一集成电路(integrated circuit,IC)中的多个目标电路的总数有N个时(例如：N＝200；又例如：N可以代表大于一的任何其它的正整数)，上述额外的功耗变成N倍以上，其中该多个目标电路的其中之一可能需要该晶体管的至少一复制品(例如一或多个复制品)来保护。这样，相关技术的静电放电保护架构可造成该集成电路的高功耗，也可造成设置有该集成电路的任何电子装置的高功耗。因此，需要一种新颖的架构来改善关于静电放电保护的控制机制。
发明内容
本发明的一目的在于提供一种静电放电(Electrostatic Discharge,ESD)保护装置，以解决上述问题。
本发明的另一目的在于提供一种静电放电保护装置，以减少电流泄漏(currentleakage)且降低功耗。
根据本发明至少一实施例，公开一种静电放电保护装置。该静电放电保护装置包含有：一静电放电电路，耦接于该静电放电保护装置的一第一参考电压导线与一第二参考电压导线之间；一检测电路，耦接于该第一参考电压导线与该第二参考电压导线之间；以及一逻辑电路，耦接于该静电放电电路与该检测电路之间。该静电放电电路可用来于该第一参考电压导线与该第二参考电压导线之间进行静电放电保护，其中该第一参考电压导线是电气连接至一第一参考电压，且该第二参考电压导线是电气连接至一第二参考电压。该静电放电电路可包含一第一场效晶体管(Field Effect Transistor,FET)。该第一场效晶体管可用来释放(release)静电放电能量，其中该第一场效晶体管的闸级(gate)端子可用来作为该静电放电电路的一控制端子。另外，该检测电路可用来于该第一参考电压导线与该第二参考电压导线之间进行检测，以控制该静电放电保护装置选择性地于一正常模式与一放电模式的其中之一当中运作。该检测电路可包含多个场效晶体管、一第二场效晶体管以及多个电阻器。例如：该多个场效晶体管中的每一场效晶体管的闸级端子与漏极(drain)端子是彼此电气连接以模拟一个双端子组件，且该多个场效晶体管所模拟的多个双端子组件是彼此串联以形成一第一串联电路。该第二场效晶体管可用来基于该检测电路中的电路安排(arrangement)产生一检测信号，其中该控制端子接收该检测信号的一衍生(derivative)信号。该多个电阻器的不同的子集合是分别和该第一串联电路的一部分、该第一串联电路的整体(entirety)以及该第二场效晶体管组合以形成不同的串联电路，以将该第二场效晶体管配置(configure)成于该正常模式中逼近(approach)完全被关闭的状态。此外，该逻辑电路可用来产生该衍生信号以及对抗(withstand)任何归因于该检测电路中的电阻-电感-电容(resistance-inductance-capacitance,RLC)特性的振荡，其中该逻辑电路的一输出端子是电气连接至该控制端子，以将该衍生信号输出至该控制端子。
本发明的静电放电保护装置可在未引入任何副作用的情况或以不太可能引入副作用的方式下解决相关技术中的问题。例如：本发明的静电放电保护装置可在该正常模式中紧紧地关闭该第二场效晶体管，使得该第一场效晶体管的电流泄漏的电流值非常微小(tiny)。相较于相关技术的架构，本发明的静电放电保护装置可降低功耗。
附图说明
图1绘示相关技术中的电流泄漏问题。
图2是依据本发明一实施例的一种静电放电(Electrostatic Discharge,ESD)保护装置的示意图。
图3是依据本发明一实施例的图2所示静电放电保护装置于一放电模式中的电流相关特性。
图4是依据本发明一实施例的图2所示静电放电保护装置于一正常模式中的微小(tiny)泄漏电流/泄漏时间的特性的相关曲线。
图5是依据本发明一实施例的图2所示静电放电保护装置的电流-电压关系的曲线。
具体实施方式
图2是依据本发明一实施例的一种静电放电(Electrostatic Discharge,ESD)保护装置100的示意图。静电放电保护100装置可包含一静电放电电路10与一检测模块105，且检测模块105可包含一检测电路110与一逻辑电路120。逻辑电路120可耦接于静电放电电路10与检测电路110之间。另外，静电放电电路10、检测电路110与逻辑电路120可共享静电放电保护装置100的一第一参考电压导线RVW1与一第二参考电压导线RVW2，且静电放电电路10、检测电路110与逻辑电路120中的每一者可被耦接于第一参考电压导线RVW1与第二参考电压导线RVW2之间，其中第一参考电压导线RVW1是电气连接至一第一参考电压(例如：一驱动电压，或其它类型的参考电压中的任一者)，且第二参考电压导线RVW2是电气连接至一第二参考电压(例如一接地电压，或其它类型的参考电压中的任一者)。
如图2所示，静电放电电路10可包含一第一场效晶体管(Field EffectTransistor,FET)FET1。例如：第一场效晶体管FET1可实施成一金属氧化物半导体场效晶体管(Metal Oxide Semiconductor Field Effect Transistor，以下简称为「MOSFET」)诸如一N型(N-type)MOSFET(其可简称为「NMOSFET」)；但本发明并不以此为限制。另外，检测电路110可包含多个场效晶体管{FETS(1),FETS(2),FETS(3),FETS(4)}、一第二场效晶体管FET2以及多个电阻器{R1,R2,R3,R4}，且可另包含至少一反向器(inverter)(例如一或多个反向器)，诸如两个反向器{INV1,INV2}。该多个场效晶体管{FETS(1),FETS(2),FETS(3),FETS(4)}中的每一场效晶体管的闸级(gate)端子与漏极(drain)端子是彼此电气连接以模拟一个双端子组件，且该多个场效晶体管{FETS(1),FETS(2),FETS(3),FETS(4)}所模拟的多个双端子组件是彼此串联以形成一第一串联电路。例如：该多个场效晶体管{FETS(1),FETS(2),FETS(3),FETS(4)}可实施成MOSFET诸如NMOSFET，且第二场效晶体管FET2可实施成MOSFET诸如P型(P-type)MOSFET(其可简称为「PMOSFET」)；但本发明并不以此为限制。此外，逻辑电路120可包含至少一反向器(例如一或多个反向器)，诸如三个反向器{INV11,INV12,INV13}。
依据本实施例，静电放电电路10可用来于第一参考电压导线RVW1与第二参考电压导线RVW2之间进行静电放电保护。例如：第一场效晶体管FET1可用来释放(release)静电放电能量，其中第一场效晶体管FET1的闸级端子可用来作为静电放电电路10的一控制端子，诸如位于节点ND右侧的端子。另外，检测电路110可用来于第一参考电压导线RVW1与第二参考电压导线RVW2之间进行检测，以控制静电放电保护装置100选择性地于一正常模式与一放电模式的其中之一当中运作。例如：于该正常模式中，静电放电保护装置100可处于一不活跃(inactive)状态，以容许一目标电路诸如上述者进行其正常功能的运作，其中检测模块105可控制第一场效晶体管FET1大致上保持在关闭的状态，而没有像图1所示相关技术中的电流泄漏问题。又例如：于该放电模式中，静电放电保护装置100可处于一活跃(active)状态，尤其是通过第一场效晶体管FET1释放静电放电能量，以避免该目标电路被损毁。
为了避免相关技术中的电流泄漏问题，本发明提供了妥善设计的电路架构，诸如图2所示的架构。于本实施例中，第二场效晶体管FET2可用来基于检测电路110中的电路安排(arrangement)产生一检测信号S1，其中该控制端子接收检测信号S1的一衍生(derivative)信号。该多个电阻器{R1,R2,R3,R4}的不同的子集合是分别和该第一串联电路的一部分(诸如场效晶体管FETS(2)、FETS(3)与FETS(4))、该第一串联电路的整体(entirety)(诸如场效晶体管FETS(1)、FETS(2)、FETS(3)与FETS(4))以及第二场效晶体管FET2组合以形成不同的串联电路，以将第二场效晶体管FET2配置(configure)成于该正常模式中逼近(approach)完全被关闭的状态。例如：上述不同的串联电路中的每一串联电路是电气连接于第一参考电压导线RVW1与第二参考电压导线RVW2之间。该多个电阻器可包含一第一电阻器、一第二电阻器、一第三电阻器与一第四电阻器。
为了有更好的理解，电阻器R1、R2、R3与R4可分别作为该第一电阻器、该第二电阻器、该第三电阻器与该第四电阻器的例子。第一电阻器R1、第二电阻器R2以及该第一串联电路中的第X个双端子组件(诸如该多个场效晶体管中的第X个场效晶体管FETS(X)；由上方开始数起)至最后一个双端子组件(诸如该多个场效晶体管中的最后一个场效晶体管FETS(Xmax)，其中符号「Xmax」代表该多个场效晶体管的总数)是彼此串联以形成一第二串联电路，其中符号X代表大于一的正整数。例如：X＝2。另外，第三电阻器R3以及该第一串联电路(诸如场效晶体管FETS(1)、FETS(2)、FETS(3)与FETS(4))是彼此串联以形成一第三串联电路；并且，第一电阻器R1、第二场效晶体管FET2以及第四电阻器R4是彼此串联以形成一第四串联电路。这样，由图2所示的架构可看出，该第二串联电路(诸如第一电阻器R1、第二电阻器R2以及第X个至最后一个场效晶体管{FETS(X),…,FETS(Xmax)}；于本实施例中，X＝2且Xmax＝4)、该第三串联电路(诸如第三电阻器R3以及场效晶体管{FETS(1),…,FETS(Xmax)；于本实施例中，Xmax＝4})与该第四串联电路(诸如第一电阻器R1、第二场效晶体管FET2以及第四电阻器R4)中的每一串联电路是电气连接于第一参考电压导线RVW1与第二参考电压导线RVW2之间。如图2所示，第二场效晶体管FET2的闸级端子是电气连接至第三电阻器R3以及该第一串联电路之间的端子，诸如位于节点NA的端子。第一电阻器R1与第二场效晶体管FET2之间的端子(诸如位于节点N5的端子)是通过第二电阻器R2耦接至该第一串联电路中的第(X-1)个双端子组件与第X个双端子组件(其可分别由第(X-1)个场效晶体管FETS(X-1)与第X个场效晶体管FETS(X)所模拟；于本实施例中，X＝2)之间的端子，诸如位于节点N2的端子。此外，检测电路110中的一第一反向器INV1具有一输入端子与一输出端子，其中第一反向器INV1的该输入端子是电气连接至第二场效晶体管FET2，以接收检测信号S1，其中第一反向器INV1的该输入端子(诸如位于节点NB1右侧的端子)是电气连接至第二场效晶体管FET2以及第四电阻器R4之间的端子(诸如位于节点NB1的端子)。检测电路110中的一第二反向器INV2具有一输入端子与一输出端子，其中第二反向器INV2的该输入端子(诸如位于节点NB2右侧的端子)是电气连接至第一反向器INV1的该输出端子(诸如位于节点NB2左侧的端子)，并且，逻辑电路120是耦接于静电放电电路10的该控制端子(诸如位于节点ND右侧的端子)以及第二反向器INV2的该输出端子(诸如位于节点NB左侧的端子)之间。
逻辑电路120可用来产生该衍生信号以及对抗(withstand)任何归因于检测电路110中的电阻-电感-电容(resistance-inductance-capacitance,RLC)特性的振荡，其中逻辑电路120的一输出端子(诸如位于节点ND左侧的端子)是电气连接至该控制端子(诸如位于节点ND右侧的端子)，以将该衍生信号输出至该控制端子。逻辑电路120中的一第一反向器INV11与一第二反向器INV12中的任一者可接收第一反向器INV11与第二反向器INV12中的另一者的输出。例如：第一反向器INV11的一输入端子是电气连接至第二反向器INV12的一输出端子，且第二反向器INV12的一输入端子是电气连接至第一反向器INV11的一输出端子。另外，第二反向器INV12的该输入端子可通过检测电路110的该输出端子(诸如位于节点NB左侧的端子)耦接至检测信号S1(更精确地说，通过反向器INV1与INV2耦接至位于节点NB1的端子)。此外，该控制端子(诸如位于节点ND右侧的端子)可耦接至逻辑电路120中的第二反向器INV12的该输出端子(诸如位于节点NC左侧的端子)。例如：逻辑电路120中的一第三反向器INV13具有一输入端子与一输出端子，其中第三反向器INV13的该输入端子(诸如位于节点NC右侧的端子)是电气连接至第二反向器INV12的该输出端子(诸如位于节点NC左侧的端子)，且第三反向器INV13的该输出端子(诸如位于节点ND左侧的端子)是电气连接至该控制端子(诸如位于节点ND右侧的端子)。
依据本实施例，关于将第二场效晶体管FET2配置成于该正常模式中逼近完全被关闭的状态，当一非静电放电(non-ESD)脉冲被施加于第一参考电压导线RVW1与第二参考电压导线RVW2之间时，第一场效晶体管FET1于该正常模式中因应该非静电放电脉冲的电流泄漏(current leakage)的时间可小于0.2纳秒(nanosecond)，甚至可以更小。因此，在本发明的架构中，第一场效晶体管FET1的电流泄漏的时间小于相关技术中的电流泄漏的时间(诸如0.25纳秒)。另外，关于将第二场效晶体管FET2配置成于该正常模式中逼近完全被关闭的状态，当一非静电放电脉冲诸如上述者被施加于第一参考电压导线RVW1与第二参考电压导线RVW2之间时，第一场效晶体管FET1于该正常模式中因应该非静电放电脉冲的电流泄漏的电流值可小于200毫安(milliampere)，甚至可以更小。因此，在本发明的架构中，第一场效晶体管FET1的电流泄漏的电流值远远小于相关技术中的电流泄漏的电流值(诸如0.5安培)。
基于图2所示逻辑电路120中的电路架构，逻辑电路120可对抗上述的振荡。这只是为了说明的目的而已，并非对本发明的限制。依据某些实施例，逻辑电路120可实施成其它类型的逻辑电路中的任一者。例如：于一实施例中，逻辑电路120可包含一位电平偏移器(level shifter)，而该位电平偏移器可用来进行位电平偏移运作，其中该位电平偏移器具有一输入端子与一输出端子。该位电平偏移器的该输入端子可通过检测电路110的输出端子耦接至检测信号S1(例如通过反向器INV1与INV2耦接至位于节点NB1的端子)，且该位电平偏移器的该输出端子可电气连接至该控制端子(诸如位于节点ND右侧的端子)。由于该位电平偏移器的特性，静电放电保护装置100可利用该位电平偏移器阻断(block)任何归因于检测电路110中的电阻-电感-电容特性的振荡。
图3是依据本发明一实施例的图2所示静电放电保护装置100于该放电模式中的电流相关特性。于图3上半部中，纵轴代表第一场效晶体管FET1诸如一NMOSFET的直流分析中的电流；为了简明起见，这个纵轴上标示了「DC_ESDNMOS漏电电流(nA)」。此电流的单位是「nA」，这表示正常运作的漏电很小。于图3下半部中，纵轴代表第一场效晶体管FET1诸如一NMOSFET的交流分析中的电流；为了简明起见，这个纵轴上标示了「AC_ESD NMOS电流(A)」。此电流的单位是「A」，这表示当静电放电事件发生时，静电放电保护装置100在不被损坏的状况下所能释放的静电放电电流可以很巨大(尤其是，可高达1.33A；举例来说，在「人体模型(human body model(HBM))2KV」的条件下)。图3所示的电流相关特性指出：静电放电保护装置100可于该放电模式中正确地运作，以保护该目标电路。
图4是依据本发明一实施例的图2所示静电放电保护装置100于该正常模式中的微小(tiny)泄漏电流/泄漏时间的特性的相关曲线。图4下半部所示的切换电压和图1下半部所示的切换电压相仿，除了横轴的尺度(scale)略有差异。图4下半部所示的切换电压的周期性的方波波形中的任一脉冲可作为上述的非静电放电脉冲的一个例子。于图4上半部中，纵轴代表第一场效晶体管FET1诸如一NMOSFET的电流泄漏的电流值且单位是微安培(microampere,μA)；为了简明起见，这个纵轴上标示了「ESD NMOS漏电电流(μA)」。关于将第二场效晶体管FET2配置成于该正常模式中逼近完全被关闭的状态，当该非静电放电脉冲被施加于第一参考电压导线RVW1与第二参考电压导线RVW2之间时，第一场效晶体管FET1于该正常模式中因应该非静电放电脉冲的电流泄漏的时间可小于0.1纳秒。因此，在本实施例中，第一场效晶体管FET1的电流泄漏的时间小于相关技术中的电流泄漏的时间(诸如0.25纳秒)。另外，关于将第二场效晶体管FET2配置成于该正常模式中逼近完全被关闭的状态，当该非静电放电脉冲被施加于第一参考电压导线RVW1与第二参考电压导线RVW2之间时，第一场效晶体管FET1于该正常模式中因应该非静电放电脉冲的电流泄漏的电流值(其典型值可以是大约800微安培，就是0.8毫安)可小于1毫安。因此，在本实施例中，第一场效晶体管FET1的电流泄漏的电流值远远小于相关技术中的电流泄漏的电流值(诸如0.5安培)。
图5是依据本发明一实施例的图2所示静电放电保护装置100的电流-电压关系的曲线。这个曲线通过原点O，这表示：当电压从零开始增加时，电流也从零开始增加，例如：在静电放电能量施加于该目标电路的瞬间，静电放电保护装置100可控制第一场效晶体管FET1立即释放静电放电能量。因此，静电放电保护装置100具备极佳的静电放电保护效能。
依据某些实施例，为了于该正常模式中紧紧地关闭第二场效晶体管FET2，检测电路110中的电路架构可依据下列方程式来设计：
VCC-(Isub4*R3)>VCC-(Isub3*R1)………………………………(1)；
(IR3*R3)+4Vth<(IR1*(R1+R2))+3Vth…………………………(2)；
其中符号「VCC」可代表该驱动电压，斜体的符号「R1」、「R2」、「R3」与「R4」可分别代表电阻器R1、R2、R3与R4的电阻值，符号「Isub3」与「Isub4」可分别代表通过三个场效晶体管FETS(2)、FETS(3)与FETS(4)的电流以及通过四个场效晶体管FETS(1)、FETS(2)、FETS(3)与FETS(4)的电流，符号「IR1」与「IR3」可分别代表通过电阻器R1的电流以及电阻器R3的电流，且符号「Vth」可代表场效晶体管FETS(1)、FETS(2)、FETS(3)与FETS(4)中的任一者的开启电压门坎值。这些实施例与前述实施例相仿的内容在此不重复赘述。
关于图5所示曲线通过原点O的某些相关细节另说明如下。图5横轴代表静电放电(ESD)电压。对图2所示静电放电保护装置100而言，静电放电电压不需要大于开启电压门坎值Vth(或其任何倍数)，第一场效晶体管FET1就能够释放静电放电电流。静电放电保护装置100可利用静电放电事件发生时的过电压(Over voltage)，使检测电路110的内部电路(例如场效晶体管)产生电流，以产生检测信号S1作为触发信号，藉此触发后续各级电路，所以在触发信号触发的瞬间，第一场效晶体管FET1就导通，其中导通的特性可用图5所示曲线来表示。
于图2所示的架构中，该多个场效晶体管可被绘示为四个场效晶体管{FETS(1),FETS(2),FETS(3),FETS(4)}，且该多个电阻器可被绘示为四个电阻器{R1,R2,R3,R4}；但本发明并不以此为限制。例如：该多个场效晶体管的总数可予以变化。又例如：该多个电阻器的总数可予以变化。另外，检测电路110中的上述的至少一反向器可被绘示为两个反向器{INV1,INV2}；但本发明并不以此为限制。例如：这些反向器的总数可予以变化。此外，逻辑电路120中的上述的至少一反向器可被绘示为三个反向器{INV11,INV12,INV13}；但本发明并不以此为限制。例如：这些反向器的总数可予以变化。
依据某些实施例，上述不同的串联电路可包含该第二串联电路、该第三串联电路以及该第四串联电路，并且，该多个电阻器的一第一子集合(诸如电阻器R1与R2)和该第一串联电路的该部分(诸如场效晶体管FETS(2)、FETS(3)与FETS(4))形成该第二串联电路，该多个电阻器的一第二子集合(诸如电阻器R3)和该第一串联电路的整体(诸如场效晶体管FETS(1)、FETS(2)、FETS(3)与FETS(4))形成该第三串联电路，以及该多个电阻器的一第三子集合(诸如电阻器R1与R4)和第二场效晶体管FET2形成该第四串联电路。例如：该多个电阻器的该第一子集合可包含两个或更多个电阻器，诸如第一电阻器R1与第二电阻器R2；该多个电阻器的该第二子集合可包含一个或更多个电阻器，诸如第三电阻器R3；并且，该多个电阻器的该第三子集合可包含两个或更多个电阻器，诸如第一电阻器R1与第四电阻器R4。又例如：该多个电阻器的这三个子集合中的任一个子集合中的任一个电阻器，诸如电阻器R1、R2、R3与R4中的任一者，可被取代为多个电阻器。另外，该多个电阻器的该第一子集合(诸如电阻器R1与R2)中没有任何电阻器属于该多个电阻器的该第二子集合(诸如电阻器R3)；该多个电阻器的该第二子集合(诸如电阻器R3)中没有任何电阻器属于该多个电阻器的该第一子集合(诸如电阻器R1与R2)；以及该多个电阻器的该第一子集合(诸如电阻器R1与R2)中的至少一电阻器(诸如电阻器R1)属于该多个电阻器的该第三子集合(诸如电阻器R1与R4)。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
符号说明
10 静电放电电路
100 静电放电保护装置
105 检测模块
110 检测电路
120 逻辑电路
FET1,FET2,
FETS(1),FETS(2),
FETS(3),FETS(4) 场效晶体管
INV1,INV2,
INV11,INV12,INV13 反向器
N2,N5,NA,
NB,NB1,NB2,NC,ND 节点
R1,R2,R3,R4 电阻器
S1 检测信号
RVW1 第一参考电压导线
RVW2 第二参考电压导
Claims (19)
1.一种静电放电保护装置，包含有：
一静电放电电路，耦接于该静电放电保护装置的一第一参考电压导线与一第二参考电压导线之间，用来于该第一参考电压导线与该第二参考电压导线之间进行静电放电保护，其中该第一参考电压导线是电气连接至一第一参考电压，该第二参考电压导线是电气连接至一第二参考电压，以及该静电放电电路包含：
一第一场效晶体管，用来释放静电放电能量，其中该第一场效晶体管的闸级端子是用来作为该静电放电电路的一控制端子；
一检测电路，耦接于该第一参考电压导线与该第二参考电压导线之间，用来于该第一参考电压导线与该第二参考电压导线之间进行检测，以控制该静电放电保护装置选择性地于一正常模式与一放电模式的其中之一当中运作，其中该检测电路包含：
多个场效晶体管，其中该多个场效晶体管中的每一场效晶体管的闸级端子与漏极端子是彼此电气连接以模拟一个双端子组件，且该多个场效晶体管所模拟的多个双端子组件是彼此串联以形成一第一串联电路；
一第二场效晶体管，用来基于该检测电路中的电路安排产生一检测信号，其中该控制端子接收该检测信号的一衍生信号；以及
多个电阻器，其中该多个电阻器的不同的子集合是分别和该第一串联电路的一部分、该第一串联电路的整体以及该第二场效晶体管组合以形成不同的串联电路，以将该第二场效晶体管配置成于该正常模式中逼近完全被关闭的状态；以及
一逻辑电路，耦接于该静电放电电路与该检测电路之间，用来产生该衍生信号以及对抗任何归因于该检测电路中的电阻-电感-电容特性的振荡，其中该逻辑电路的一输出端子是电气连接至该控制端子，以将该衍生信号输出至该控制端子；其中该逻辑电路包含：一第一反向器与一第二反向器，其中该第一反向器的一输入端子是电气连接至该第二反向器的一输出端子，该第二反向器的一输入端子是电气连接至该第一反向器的一输出端子，且该第二反向器的该输入端子是通过该检测电路的一输出端子耦接至该检测信号，其中该控制端子是耦接至该第二反向器的该输出端子。
2.如权利要求1所述的静电放电保护装置，其中所述不同的串联电路中的每一串联电路是电气连接于该第一参考电压导线与该第二参考电压导线之间。
3.如权利要求1所述的静电放电保护装置，其中该多个电阻器包含：
一第一电阻器与一第二电阻器，其中该第一电阻器、该第二电阻器以及该第一串联电路中的第X个双端子组件至最后一个双端子组件是彼此串联以形成一第二串联电路，其中符号X代表大于一的正整数；
一第三电阻器，其中该第三电阻器以及该第一串联电路是彼此串联以形成一第三串联电路；以及
一第四电阻器，其中该第一电阻器、该第二场效晶体管以及该第四电阻器是彼此串联以形成一第四串联电路。
4.如权利要求3所述的静电放电保护装置，其中X＝2。
5.如权利要求3所述的静电放电保护装置，其中该第二串联电路、该第三串联电路与该第四串联电路中的每一串联电路是电气连接于该第一参考电压导线与该第二参考电压导线之间。
6.如权利要求3所述的静电放电保护装置，其中该第二场效晶体管的闸级端子是电气连接至该第三电阻器以及该第一串联电路之间的端子。
7.如权利要求3所述的静电放电保护装置，其中该第一电阻器与该第二场效晶体管之间的端子是通过该第二电阻器耦接至该第一串联电路中的第(X-1)个双端子组件与第X个双端子组件之间的端子。
8.如权利要求1所述的静电放电保护装置，其中所述不同的串联电路包含一第二串联电路、一第三串联电路以及一第四串联电路；以及该多个电阻器的一第一子集合和该第一串联电路的部分形成该第二串联电路，该多个电阻器的一第二子集合和该第一串联电路的整体形成该第三串联电路，以及该多个电阻器的一第三子集合和该第二场效晶体管形成该第四串联电路。
9.如权利要求8所述的静电放电保护装置，其中：
该多个电阻器的该第一子集合包含：
一第一电阻器与一第二电阻器，其中该第一电阻器、该第二电阻器以及该第一串联电路中的第X个双端子组件至最后一个双端子组件是彼此串联以形成该第二串联电路，其中符号X代表大于一的正整数；
该多个电阻器的该第二子集合包含：
一第三电阻器，其中该第三电阻器以及该第一串联电路是彼此串联以形成该第三串联电路；以及
该多个电阻器的该第三子集合包含：
该第一电阻器与一第四电阻器，其中该第一电阻器、该第二场效晶体管以及该第四电阻器是彼此串联以形成该第四串联电路。
10.如权利要求8所述的静电放电保护装置，其中该多个电阻器的该第一子集合中没有任何电阻器属于该多个电阻器的该第二子集合；该多个电阻器的该第二子集合中没有任何电阻器属于该多个电阻器的该第一子集合；以及该多个电阻器的该第一子集合中的至少一电阻器属于该多个电阻器的该第三子集合。
11.如权利要求1所述的静电放电保护装置，其中该检测电路另包含：
一第三反向器，其具有一输入端子与一输出端子，其中该第三反向器的该输入端子是电气连接至该第二场效晶体管，以接收该检测信号。
12.如权利要求11所述的静电放电保护装置，其中该第三反向器的该输入端子是电气连接至该第二场效晶体管以及第四电阻器之间的端子。
13.如权利要求11所述的静电放电保护装置，其中该检测电路另包含：
一第四反向器，其具有一输入端子与一输出端子，其中该第四反向器的该输入端子是电气连接至该第三反向器的该输出端子；
其中该逻辑电路是耦接于该静电放电电路的该控制端子以及该第四反向器的该输出端子之间。
14.如权利要求1所述的静电放电保护装置，其中该逻辑电路另包含：
一第五反向器，其具有一输入端子与一输出端子，其中该第五反向器的该输入端子是电气连接至该第二反向器的该输出端子，且该第五反向器的该输出端子是电气连接至该控制端子。
15.一种静电放电保护装置，包含有：
一静电放电电路，耦接于该静电放电保护装置的一第一参考电压导线与一第二参考电压导线之间，用来于该第一参考电压导线与该第二参考电压导线之间进行静电放电保护，其中该第一参考电压导线是电气连接至一第一参考电压，该第二参考电压导线是电气连接至一第二参考电压，以及该静电放电电路包含：
一第一场效晶体管，用来释放静电放电能量，其中该第一场效晶体管的闸级端子是用来作为该静电放电电路的一控制端子；
一检测电路，耦接于该第一参考电压导线与该第二参考电压导线之间，用来于该第一参考电压导线与该第二参考电压导线之间进行检测，以控制该静电放电保护装置选择性地于一正常模式与一放电模式的其中之一当中运作，其中该检测电路包含：
多个场效晶体管，其中该多个场效晶体管中的每一场效晶体管的闸级端子与漏极端子是彼此电气连接以模拟一个双端子组件，且该多个场效晶体管所模拟的多个双端子组件是彼此串联以形成一第一串联电路；
一第二场效晶体管，用来基于该检测电路中的电路安排产生一检测信号，其中该控制端子接收该检测信号的一衍生信号；以及
多个电阻器，其中该多个电阻器的不同的子集合是分别和该第一串联电路的一部分、该第一串联电路的整体以及该第二场效晶体管组合以形成不同的串联电路，以将该第二场效晶体管配置成于该正常模式中逼近完全被关闭的状态；以及
一逻辑电路，耦接于该静电放电电路与该检测电路之间，用来产生该衍生信号以及对抗任何归因于该检测电路中的电阻-电感-电容特性的振荡，其中该逻辑电路的一输出端子是电气连接至该控制端子，以将该衍生信号输出至该控制端子；其中该逻辑电路包含：
一位电平偏移器，用来进行位电平偏移运作，其中该位电平偏移器具有一输入端子与一输出端子，该位电平偏移器的该输入端子是通过该检测电路的一输出端子耦接至该检测信号，且该位电平偏移器的该输出端子是电气连接至该控制端子；
其中该静电放电保护装置利用该位电平偏移器阻断任何归因于该检测电路中的电阻-电感-电容特性的振荡。
16.如权利要求15所述的静电放电保护装置，其中关于将该第二场效晶体管配置成于该正常模式中逼近完全被关闭的状态，当一非静电放电脉冲被施加于该第一参考电压导线与该第二参考电压导线之间时，该第一场效晶体管于该正常模式中非静电放电脉冲的电流泄漏的时间小于0.2纳秒。
17.如权利要求16所述的静电放电保护装置，其中关于将该第二场效晶体管配置成于该正常模式中逼近完全被关闭的状态，当该非静电放电脉冲被施加于该第一参考电压导线与该第二参考电压导线之间时，该第一场效晶体管于该正常模式中非静电放电脉冲的电流泄漏的时间小于0.1纳秒。
18.如权利要求15所述的静电放电保护装置，其中关于将该第二场效晶体管配置成于该正常模式中逼近完全被关闭的状态，当一非静电放电脉冲被施加于该第一参考电压导线与该第二参考电压导线之间时，该第一场效晶体管于该正常模式中非静电放电脉冲的电流泄漏的电流值小于200毫安。
19.如权利要求18所述的静电放电保护装置，其中关于将该第二场效晶体管配置成于该正常模式中逼近完全被关闭的状态，当该非静电放电脉冲被施加于该第一参考电压导线与该第二参考电压导线之间时，该第一场效晶体管于该正常模式中非静电放电脉冲的电流泄漏的电流值小于1毫安。
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