[go: up one dir, main page]

CN108878541A - 鳍片式二极管及其制造方法 - Google Patents

鳍片式二极管及其制造方法 Download PDF

Info

Publication number
CN108878541A
CN108878541A CN201710315143.5A CN201710315143A CN108878541A CN 108878541 A CN108878541 A CN 108878541A CN 201710315143 A CN201710315143 A CN 201710315143A CN 108878541 A CN108878541 A CN 108878541A
Authority
CN
China
Prior art keywords
fin
group
fins
substrate
doped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710315143.5A
Other languages
English (en)
Other versions
CN108878541B (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710315143.5A priority Critical patent/CN108878541B/zh
Priority to US15/918,674 priority patent/US10396174B2/en
Publication of CN108878541A publication Critical patent/CN108878541A/zh
Application granted granted Critical
Publication of CN108878541B publication Critical patent/CN108878541B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/125—Shapes of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/045—Manufacture or treatment of PN junction diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H10P30/204—
    • H10P30/21—
    • H10P30/22—
    • H10W10/014—
    • H10W10/17—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请公开了一种鳍片式二极管及其制造方法，涉及半导体技术领域。该方法包括：提供衬底结构，包括：衬底；在衬底上的第一和第二组鳍片、以及位于第一和第二组鳍片的之间的隔离区，隔离区的上表面低于第一和第二组鳍片的上表面；阱区，部分地在衬底中且与第一和第二组鳍片交叠，或者，全部地在衬底中且与第一和第二组鳍片邻接；在第一和第二组鳍片位于隔离区以上的部分的表面上形成电介质层；形成伪栅结构，伪栅结构覆盖第二组鳍片的端部上的电介质层以及隔离区的上表面或部分上表面；对第一组鳍片的至少一部分进行第一掺杂，以形成第一掺杂区；以伪栅结构为掩模对第二组鳍片及其下的阱区的一部分进行第二掺杂，以形成第二掺杂区。

Description

鳍片式二极管及其制造方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种鳍片式二极管及其制造方法。
背景技术
随着金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor FieldEffect Transistor，MOSFET)关键尺寸的缩小，短沟道效应(Short Channel Effect，SCE)成为一个至关重要的问题。鳍片式场效应晶体管(Fin Field Effect Transistor，FinFET)具有良好的栅控能力，能够有效地抑制短沟道效应。因此，在小尺寸的半导体元件设计中通常采用FinFET器件。
静电放电(Electro-Static Discharge，ESD)现象对半导体器件来说是一个严重的问题，尤其是对于FinFET器件，由于器件的关键尺寸更小，器件更容易由于静电放电现象而失效。因此，ESD器件对于FinFET器件来说很关键。
一种二极管类型的ESD器件是浅沟槽隔离(Shallow Trench Isolation，STI)鳍片式二极管，这种鳍片式二极管的PN结形成在鳍片中，放电电流会通过窄的鳍片流出。然而，在放电电流比较大的情况下，大电流通过窄的鳍片会在鳍片中形成局部热点，对鳍片造成损害，降低了二极管的鲁棒性。
发明内容
本申请的一个目的在于提出一种鳍片式二极管及其制造方法。
根据本申请的一方面，提供了一种鳍片式二极管的制造方法，包括：提供衬底结构，所述衬底结构包括：衬底；在所述衬底上的第一组鳍片、第二组鳍片、以及位于所述第一组鳍片和所述第二组鳍片的之间的隔离区，所述隔离区的上表面低于所述第一组鳍片和所述第二组鳍片的上表面；以及阱区，部分地在所述衬底中且与所述第一组鳍片和所述第二组鳍片交叠，或者，全部地在所述衬底中且与所述第一组鳍片和所述第二组鳍片邻接；在所述第一组鳍片和所述第二组鳍片位于所述隔离区以上的部分的表面上形成电介质层；形成伪栅结构，所述伪栅结构覆盖所述第二组鳍片的端部上的电介质层以及所述隔离区的上表面或部分上表面；对所述第一组鳍片的至少一部分进行第一掺杂，以形成第一掺杂区；以及以所述伪栅结构为掩模对所述第二组鳍片和所述第二组鳍片下的阱区的一部分进行第二掺杂，以形成第二掺杂区；其中，所述第一掺杂区与所述第二掺杂区的导电类型不同，所述第一掺杂区与所述阱区的导电类型相同。
在一个实施例中，所述伪栅结构覆盖所述隔离区的上表面，并且还覆盖所述第一组鳍片的端部上的电介质层。
在一个实施例中，所述伪栅结构包括：伪栅，覆盖所述第二组鳍片的端部上的电介质层以及所述隔离区的上表面或部分上表面；在所述伪栅上的硬掩模层；以及在所述硬掩模层的上表面和侧面、以及所述伪栅的侧面上的间隔物层。
在一个实施例中，所述第一掺杂区与所述阱区邻接。
在一个实施例中，所述第一掺杂区的掺杂浓度大于所述阱区的掺杂浓度。
在一个实施例中，所述方法还包括：对所述第一掺杂区的一部分进行刻蚀，以形成第一凹陷；以及在所述第一凹陷中外延生长第一半导体材料，以形成第一外延区。
在一个实施例中，所述方法还包括：对所述第二掺杂区的一部分进行刻蚀，以形成第二凹陷；以及在所述第二凹陷中外延生长第二半导体材料，以形成第二外延区。
在一个实施例中，所述提供衬底结构的步骤包括：提供初始衬底结构，所述初始衬底结构包括：衬底；在所述衬底上的第一组鳍片和第二组鳍片；以及覆盖所述衬底、所述第一组鳍片和所述第二组鳍片的隔离材料层；对所述初始衬底结构的一部分进行掺杂，以形成所述阱区；以及去除所述隔离材料层的一部分，以使得所述第一组鳍片和所述第二组鳍片的一部分露出，从而形成所述隔离区。
在一个实施例中，所述第一组鳍片包括多个第一鳍片；所述第二组鳍片包括多个第二鳍片。
根据本申请的另一方面，提供了一种鳍片式二极管，包括：衬底；在所述衬底上的第一组鳍片、第二组鳍片、以及位于所述第一组鳍片和所述第二组鳍片的之间的隔离区，所述隔离区的上表面低于所述第一组鳍片和所述第二组鳍片的上表面；电介质层，位于所述第一组鳍片和所述第二组鳍片位于所述隔离区以上的部分的表面上；阱区，部分地在所述衬底中且与所述第一组鳍片交叠，或者，全部地在所述衬底中且与所述第一组鳍片邻接；第一掺杂区，至少包括所述第一组鳍片的上部且与所述阱区邻接；第二掺杂区，包括所述第二组鳍片和在所述第二组鳍片下的衬底的一部分，所述第二掺杂区与所述阱区邻接并形成结，所述结的界面位于所述衬底中；以及伪栅结构，覆盖所述第二组鳍片的端部上的电介质层以及所述隔离区的上表面或部分上表面；其中，所述第一掺杂区与所述第二掺杂区的导电类型不同，所述第一掺杂区与所述阱区的导电类型相同。
在一个实施例中，所述伪栅结构覆盖所述隔离区的上表面，并且还覆盖所述第一组鳍片的端部上的电介质层。
在一个实施例中，所述伪栅结构包括：伪栅，覆盖所述第二组鳍片的端部上的电介质层以及所述隔离区的上表面或部分上表面；在所述伪栅上的硬掩模层；以及在所述硬掩模层的上表面和侧面、以及所述伪栅的侧面上的间隔物层。
在一个实施例中，所述第一掺杂区的掺杂浓度大于所述阱区的掺杂浓度。
在一个实施例中，所述第一掺杂区具有第一凹陷；所述鳍片式二极管还包括：在所述第一凹陷中外延生长第一半导体材料形成的第一外延区。
在一个实施例中，所述第二掺杂区具有第二凹陷；所述鳍片式二极管还包括：在所述第二凹陷中外延生长第二半导体材料形成的第二外延区。
在一个实施例中，所述第一组鳍片包括多个第一鳍片；所述第二组鳍片包括多个第二鳍片。
本申请实施例中，第二掺杂区与阱区邻接形成的结位于衬底中，与现有的方案相比增大了结的面积，从而增大了ESD电流通过的面积，降低了ESD电流对鳍片造成损害，改善了鳍片式二极管的性能。此外，还形成了伪栅结构，由于伪栅结构至少覆盖第二鳍片的端部，因此，即便进行第二掺杂时形成的掩模层偏离，也可以确保离子不会注入到隔离区下方的阱区中。如此，第二掺杂区与阱区邻接形成的结不会形成在隔离区下方，改善了鳍片式二极管的泄流效果。
通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本申请的示例性实施例，并且连同说明书一起用于解释本申请的原理，在附图中：
图1是根据本申请一个实施例的鳍片式二极管的制造方法的简化流程示意图；
图2A示出了根据本申请一个实施例的衬底结构的截面示意图；
图2B示出了根据本申请另一个实施例的衬底结构的示意截面图；
图2C示出了第一组鳍片和第二组鳍片的位置关系示意图；
图3示出了根据本申请一个实施例的形成电介质层的截面示意图；
图4A示出了根据本申请一个实施例的形成伪栅结构的截面示意图；
图4B示出了根据本申请另一个实施例的形成伪栅结构的示意截面图；
图4C示出了根据本申请又一个实施例的形成伪栅结构的示意截面图；
图5示出了根据本申请一个实施例的形成第一掺杂区的截面示意图；
图6示出了根据本申请一个实施例的形成第二掺杂区的截面示意图；
图7示出了根据本申请一个实施例的形成第一凹陷的截面示意图；
图8示出了根据本申请一个实施例的形成第一外延区的截面示意图；
图9示出了根据本申请一个实施例的形成第二凹陷的截面示意图；
图10示出了根据本申请一个实施例的形成第二外延区的截面示意图。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本申请范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1是根据本申请一个实施例的鳍片式二极管的制造方法的简化流程示意图。
如图1所示，首先，在步骤102，提供衬底结构。
图2A示出了根据本申请一个实施例的衬底结构的截面示意图。如图2A所示，该衬底结构包括：衬底201；在衬底201上的第一组鳍片202、第二组鳍片203、以及位于第一组鳍片202和第二组鳍片203的之间的隔离区204。这里，隔离区204的上表面低于第一组鳍片202和第二组鳍片203的上表面。
衬底结构还包括阱区205。阱区205部分地在衬底201中且与第一组鳍片202和第二组鳍片203交叠，也即，阱区205包括衬底201的一部分以及第一组鳍片202和第二组鳍片203与该部分衬底201邻接的下半部分。
图2B示出了根据本申请另一个实施例的衬底结构的示意截面图。与图2A所示衬底结构相比，图2B所示的衬底结构中的阱区205全部地在衬底201中且与第一组鳍片202和第二组鳍片203邻接。
图2C示出了第一组鳍片和第二组鳍片的位置关系示意图。如图2C所示，在鳍片延伸的方向上(也可以称为纵向方向)，第一组鳍片202和第二组鳍片203被隔离区204隔离开。在一个实施例中，第一组鳍片202包括多个第一鳍片，第二组鳍片203包括多个第二鳍片。多个第一鳍片之间以及多个第二鳍片之间彼此间隔开，例如彼此以隔离结构间隔开。
在一个实现方式中，可以根据如下方式形成图2A和图2B所示的衬底结构：
首先，提供初始衬底结构，初始衬底结构可以包括衬底201、在衬底201上的第一组鳍片202和第二组鳍片203以及覆盖衬底201、第一组鳍片202和第二组鳍片203的隔离材料层。衬底201例如可以是硅衬底、锗衬底等元素半导体衬底，或者也可以是砷化镓等化合物半导体衬底。在一个实施例中，可以通过对衬底201进行刻蚀以形成第一组鳍片202和第二组鳍片203，或者，也可以通过在衬底201上外延半导体材料形成第一组鳍片202和第二组鳍片203。
然后，对上述初始衬底结构的一部分进行掺杂，例如离子注入，以形成阱区205。这里，可以调整离子注入的注入条件来形成如图2A所示的阱区205或如图2B所示的阱区205。在一个实施例中，阱区205可以是P阱。在另一个实施例中，阱区205可以是N阱。由于第一组鳍片202和第二组鳍片203上覆盖有隔离材料层，故在形成阱区205时可以减小对第一组鳍片202和第二组鳍片203的损伤。
之后，去除隔离材料层的一部分，以使得第一组鳍片202和第二组鳍片203的一部分露出，从而形成上表面低于第一组鳍片202和第二组鳍片203的上表面的隔离区204。
回到图1，在步骤104，在第一组鳍片202和第二组鳍片202位于隔离区204以上的部分的表面上形成电介质层301，例如硅的氧化物层，如图3所示。需要说明的是，图3是在图2A的基础上形成电介质层301后的示意图，后文也将以图2A为例进行后续工艺的说明。
接下来，在步骤106，形成伪栅结构401。在一个实施例中，如图4A所示，伪栅结构401覆盖第二组鳍片203的端部上的电介质层301以及隔离区204的上表面。在另一实施例中，图4B所示，伪栅结构401覆盖第二组鳍片203的端部上的电介质层301以及隔离区204部分上表面。在又一实施例中，图4C所示，伪栅结构401覆盖第二组鳍片203的端部上的电介质层301以及隔离区204上表面，并且还覆盖第一组鳍片202的端部上的电介质层301。
在一个实现方式中，伪栅结构401可以包括伪栅411，例如多晶硅伪栅。伪栅411可以覆盖第二组鳍片203的端部上的电介质层301以及隔离区204的上表面(参见图4A)，或者，可以覆盖第二组鳍片203的端部上的电介质层301以及隔离区204的部分上表面(参见图4B)，或者，可以覆盖第二组鳍片203的端部上的电介质层301、隔离区204的上表面以及第一组鳍片202的端部上的电介质层301(参见图4C)。伪栅结构401还可以包括在伪栅411上的硬掩模层421，例如硅的氮化物层等。伪栅结构401还可以包括在硬掩模层421的上表面和侧面、以及伪栅411的侧面上的间隔物层431，例如硅的氮化物层等。
注意，后文将以图4A为例进行后续工艺的说明。
之后，在步骤108，对第一组鳍片202的至少一部分进行第一掺杂，以形成第一掺杂区501，如图5所示。这里，第一掺杂区501与阱区205的导电类型相同，例如均为P型，或者均为N型。
在一个实现方式中，可以在第二组鳍片203和隔离区204上方形成掩模层，然后以该掩模层为掩模执行第一掺杂。在一个实现方式中，第一掺杂可以是离子注入，离子注入的注入条件可以包括：注入离子为硼离子或二氟化硼离子等；注入剂量为1.0×1014-1.0×1016atoms/cm2，例如5.0×1014atoms/cm2、1.0×1015atoms/cm2、5.0×1015atoms/cm2等；注入能量为1keV-10keV，例如3keV、5keV、8keV等。
优选地，第一掺杂区501与阱区205邻接，换言之，第一掺杂对第一组鳍片202的一部分进行掺杂，从而形成与阱区205邻接的第一掺杂区501。在其他的实施例中，也可以对整个第一组鳍片202进行掺杂，从而形成与阱区205交叠的第一掺杂区501。优选地，第一掺杂区501的掺杂浓度大于阱区205的掺杂浓度。
之后，在步骤110，以伪栅结构401为掩模对第二组鳍片203和第二组鳍片203下的阱区205的一部分进行第二掺杂，以形成第二掺杂区601，如图6所示。这里，第一掺杂区501与第二掺杂区601的导电类型不同。例如，第一掺杂区501导电类型为P型，第二掺杂区601的导电类型为N型，反之亦可。第二掺杂区601与阱区205邻接形成结，该结的界面位于衬底201中，与现有的方案相比增大了结的面积，增大了ESD电流通过的面积，降低了ESD电流对鳍片造成损害，改善了二极管的性能。
在一个实现方式中，第二掺杂可以是离子注入，离子注入的注入条件可以包括：注入离子为砷离子或磷离子等；注入剂量为1.0×1014-5.0×1015atoms/cm2，例如5.0×1014atoms/cm2、1.0×1015atoms/cm2等；注入能量为80keV-300keV，例如100keV、150keV、250keV等。
在一个实现方式中，可以在第一组鳍片202和隔离区204上方形成掩模层，然后以该掩模层执行第二掺杂。这里，掩模层难免会有对准偏差，因此，在执行第二掺杂时，由于需要较深的离子注入，这种情况下，注入的离子很可能会注入到隔离区204，进而穿过隔离区204进入隔离区204下方的阱区205中，从而使得第二掺杂区601与阱区205邻接形成的结位于隔离区204的下方，减小了ESD电流流动的路径，这将不利于ESD电流的泄流，泄流效果差。
基于上述考虑，本申请上述实施例的方法还形成了伪栅结构401，由于伪栅结构401至少覆盖第二鳍片203的端部，因此，即便进行第二掺杂时形成的掩模层偏离，也可以确保离子不会注入到隔离区204下方的阱区205中。如此，所形成第二掺杂区601与阱区205邻接形成的结不会形成在隔离区204下方，改善了二极管的泄流效果。
之后，如图7所示，还可以对第一掺杂区501的一部分进行刻蚀，以形成第一凹陷701。应理解，在对第一掺杂区501的一部分进行刻蚀时也相应地去除了第一组鳍片202表面上的电介质层301的一部分。
然后，如图8所示，在第一凹陷701中外延生长第一半导体材料，以形成第一外延区801。在一个实施例中，第一掺杂区501的导电类型为P型，第一半导体材料可以是SiGe。在外延生长第一半导体材料时可以原位掺杂P型杂质，例如B。
之后，如图9所示，还可以对第二掺杂区601的一部分进行刻蚀，以形成第二凹陷901。应理解，在对第二掺杂区601的一部分进行刻蚀时也相应地去除了第二组鳍片203表面上的电介质层301的一部分。
之后，如图10所示，在第二凹陷901中外延生长第二半导体材料，以形成第二外延区1001。在一个实施例中，第二掺杂区601的导电类型为N型，第二半导体材料可以是Si。在外延生长第二半导体材料时可以原位掺杂N型杂质，例如P。
应理解，虽然上面以先形成第一外延区801，再形成第二外延区1001为例进行了说明，但是，本申请并不限于此，也可以先形成第二外延区1001，再形成第一外延区801。
本申请还提供了一种鳍片式二极管，该鳍片式二极管可以但不限于利用上面给出的制造方法来制造。
参见图6，在一个实施例中，鳍片式二极管可以包括：
衬底201；
在衬底201上的第一组鳍片202(例如可以包括多个第一鳍片)、第二组鳍片203(例如可以包括多个第二鳍片)、以及位于第一组鳍片202和第二组鳍片203的之间的隔离区204，隔离区204的上表面低于第一组鳍片202和第二组鳍片203的上表面；
电介质层301，位于第一组鳍片202和第二组鳍片203位于隔离区204以上的部分的表面上；
阱区205，部分地在衬底201中且与第一组鳍片202交叠，或者，全部地在衬底201中且与第一组鳍片202邻接(参见图2B的阱区205)；
第一掺杂区501，至少包括第一组鳍片202的上部且与阱区205邻接；
第二掺杂区601，包括第二组鳍片203和在第二组鳍片203下的衬底201的一部分，第二掺杂区601与阱区205邻接并形成结，结的界面位于衬底201中；
伪栅结构401，覆盖第二组鳍片203的端部上的电介质层301以及隔离区204的上表面或部分上表面；
其中，第一掺杂区501与第二掺杂区601的导电类型不同，第一掺杂区501与阱区205的导电类型相同。优选地，第一掺杂区501的掺杂浓度大于阱区205的掺杂浓度。
在一个实施例中，伪栅结构401可以覆盖第二组鳍片203的端部上的电介质层301和隔离区204的上表面，并且还覆盖第一组鳍片202的端部上的电介质层301。
作为一个具体实现方式，伪栅结构401的具体结构可以参照上文给出的例子，在此不再赘述。
在一个实施例中，参见图7和图8，第一掺杂501可以具有第一凹陷701。该实施例中的鳍片式二极管还可以包括：在第一凹陷701中外延生长第一半导体材料形成的第一外延区801。
在一个实施例中，参见图9和图10，第二掺杂区601具有第二凹陷901。该实施例中的鳍片式二极管还可以包括：在第二凹陷901中外延生长第二半导体材料形成的第二外延区1001。
至此，已经详细描述了根据本申请实施例的鳍片式二极管及其制造方法。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本申请的精神和范围。

Claims (16)

1.一种鳍片式二极管的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括：
衬底；
在所述衬底上的第一组鳍片、第二组鳍片、以及位于所述第一组鳍片和所述第二组鳍片的之间的隔离区，所述隔离区的上表面低于所述第一组鳍片和所述第二组鳍片的上表面；以及
阱区，部分地在所述衬底中且与所述第一组鳍片和所述第二组鳍片交叠，或者，全部地在所述衬底中且与所述第一组鳍片和所述第二组鳍片邻接；
在所述第一组鳍片和所述第二组鳍片位于所述隔离区以上的部分的表面上形成电介质层；
形成伪栅结构，所述伪栅结构覆盖所述第二组鳍片的端部上的电介质层以及所述隔离区的上表面或部分上表面；
对所述第一组鳍片的至少一部分进行第一掺杂，以形成第一掺杂区；以及
以所述伪栅结构为掩模对所述第二组鳍片和所述第二组鳍片下的阱区的一部分进行第二掺杂，以形成第二掺杂区；
其中，所述第一掺杂区与所述第二掺杂区的导电类型不同，所述第一掺杂区与所述阱区的导电类型相同。
2.根据权利要求1所述的方法，其特征在于，所述伪栅结构覆盖所述隔离区的上表面，并且还覆盖所述第一组鳍片的端部上的电介质层。
3.根据权利要求1所述的方法，其特征在于，所述伪栅结构包括：
伪栅，覆盖所述第二组鳍片的端部上的电介质层以及所述隔离区的上表面或部分上表面；
在所述伪栅上的硬掩模层；以及
在所述硬掩模层的上表面和侧面、以及所述伪栅的侧面上的间隔物层。
4.根据权利要求1所述的方法，其特征在于，所述第一掺杂区与所述阱区邻接。
5.根据权利要求1所述的方法，其特征在于，所述第一掺杂区的掺杂浓度大于所述阱区的掺杂浓度。
6.根据权利要求1所述的方法，其特征在于，还包括：
对所述第一掺杂区的一部分进行刻蚀，以形成第一凹陷；以及
在所述第一凹陷中外延生长第一半导体材料，以形成第一外延区。
7.根据权利要求6所述的方法，其特征在于，还包括：
对所述第二掺杂区的一部分进行刻蚀，以形成第二凹陷；以及
在所述第二凹陷中外延生长第二半导体材料，以形成第二外延区。
8.根据权利要求1所述的方法，其特征在于，所述提供衬底结构的步骤包括：
提供初始衬底结构，所述初始衬底结构包括：衬底；在所述衬底上的第一组鳍片和第二组鳍片；以及覆盖所述衬底、所述第一组鳍片和所述第二组鳍片的隔离材料层；
对所述初始衬底结构的一部分进行掺杂，以形成所述阱区；以及
去除所述隔离材料层的一部分，以使得所述第一组鳍片和所述第二组鳍片的一部分露出，从而形成所述隔离区。
9.根据权利要求1所述的方法，其特征在于，
所述第一组鳍片包括多个第一鳍片；
所述第二组鳍片包括多个第二鳍片。
10.一种鳍片式二极管，其特征在于，包括：
衬底；
在所述衬底上的第一组鳍片、第二组鳍片、以及位于所述第一组鳍片和所述第二组鳍片的之间的隔离区，所述隔离区的上表面低于所述第一组鳍片和所述第二组鳍片的上表面；
电介质层，位于所述第一组鳍片和所述第二组鳍片位于所述隔离区以上的部分的表面上；
阱区，部分地在所述衬底中且与所述第一组鳍片交叠，或者，全部地在所述衬底中且与所述第一组鳍片邻接；
第一掺杂区，至少包括所述第一组鳍片的上部且与所述阱区邻接；
第二掺杂区，包括所述第二组鳍片和在所述第二组鳍片下的衬底的一部分，所述第二掺杂区与所述阱区邻接并形成结，所述结的界面位于所述衬底中；以及
伪栅结构，覆盖所述第二组鳍片的端部上的电介质层以及所述隔离区的上表面或部分上表面；
其中，所述第一掺杂区与所述第二掺杂区的导电类型不同，所述第一掺杂区与所述阱区的导电类型相同。
11.根据权利要求10所述的鳍片式二极管，其特征在于，所述伪栅结构覆盖所述隔离区的上表面，并且还覆盖所述第一组鳍片的端部上的电介质层。
12.根据权利要求10所述的鳍片式二极管，其特征在于，所述伪栅结构包括：
伪栅，覆盖所述第二组鳍片的端部上的电介质层以及所述隔离区的上表面或部分上表面；
在所述伪栅上的硬掩模层；以及
在所述硬掩模层的上表面和侧面、以及所述伪栅的侧面上的间隔物层。
13.根据权利要求10所述的鳍片式二极管，其特征在于，所述第一掺杂区的掺杂浓度大于所述阱区的掺杂浓度。
14.根据权利要求10所述的鳍片式二极管，其特征在于，所述第一掺杂区具有第一凹陷；
所述鳍片式二极管还包括：在所述第一凹陷中外延生长第一半导体材料形成的第一外延区。
15.根据权利要求14所述的鳍片式二极管，其特征在于，所述第二掺杂区具有第二凹陷；
所述鳍片式二极管还包括：在所述第二凹陷中外延生长第二半导体材料形成的第二外延区。
16.根据权利要求10所述的鳍片式二极管，其特征在于，
所述第一组鳍片包括多个第一鳍片；
所述第二组鳍片包括多个第二鳍片。
CN201710315143.5A 2017-05-08 2017-05-08 鳍片式二极管及其制造方法 Active CN108878541B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710315143.5A CN108878541B (zh) 2017-05-08 2017-05-08 鳍片式二极管及其制造方法
US15/918,674 US10396174B2 (en) 2017-05-08 2018-03-12 STI-diode structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710315143.5A CN108878541B (zh) 2017-05-08 2017-05-08 鳍片式二极管及其制造方法

Publications (2)

Publication Number Publication Date
CN108878541A true CN108878541A (zh) 2018-11-23
CN108878541B CN108878541B (zh) 2021-07-02

Family

ID=64015429

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710315143.5A Active CN108878541B (zh) 2017-05-08 2017-05-08 鳍片式二极管及其制造方法

Country Status (2)

Country Link
US (1) US10396174B2 (zh)
CN (1) CN108878541B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630740B (zh) * 2017-03-16 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140175551A1 (en) * 2012-12-20 2014-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for ESD Protection
CN103915486A (zh) * 2012-12-31 2014-07-09 台湾积体电路制造股份有限公司 高效率FinFET二极管
US20150014809A1 (en) * 2013-07-15 2015-01-15 United Microelectronics Corp. Fin diode structure
US20150263089A1 (en) * 2014-03-12 2015-09-17 Globalfoundries Inc. Non-planar semiconductor device with p-n junction located in substrate
CN106558622A (zh) * 2015-09-24 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种用于esd防护的sti二极管

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013393B2 (en) * 2007-06-29 2011-09-06 Advanced Micro Devices, Inc. Electrostatic discharge protection devices
US7973334B2 (en) * 2007-08-16 2011-07-05 Sofics Bvba Localized trigger ESD protection device
US9012997B2 (en) * 2012-10-26 2015-04-21 International Business Machines Corporation Semiconductor device including ESD protection device
US8779518B2 (en) * 2012-12-04 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for ESD protection
US9318621B2 (en) * 2013-03-08 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Rotated STI diode on FinFET technology
US20170309611A1 (en) * 2016-04-20 2017-10-26 Qualcomm Incorporated Forming a self-aligned single diffusion break (sdb) isolation structure in a gate region of a diode for reduced capacitance, resistance, and/or area
CN107452729B (zh) * 2016-06-01 2020-09-15 中芯国际集成电路制造(上海)有限公司 静电放电esd保护器件和半导体装置
JP6700565B2 (ja) * 2016-06-10 2020-05-27 株式会社ソシオネクスト 半導体装置
US10079228B1 (en) * 2017-03-20 2018-09-18 International Business Machines Corporation Tight integrated vertical transistor dual diode structure for electrostatic discharge circuit protector
US9947649B1 (en) * 2017-04-17 2018-04-17 International Business Machines Corporation Large area electrostatic dischage for vertical transistor structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140175551A1 (en) * 2012-12-20 2014-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for ESD Protection
CN103915486A (zh) * 2012-12-31 2014-07-09 台湾积体电路制造股份有限公司 高效率FinFET二极管
US20150014809A1 (en) * 2013-07-15 2015-01-15 United Microelectronics Corp. Fin diode structure
US20150263089A1 (en) * 2014-03-12 2015-09-17 Globalfoundries Inc. Non-planar semiconductor device with p-n junction located in substrate
CN106558622A (zh) * 2015-09-24 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种用于esd防护的sti二极管

Also Published As

Publication number Publication date
US20180323275A1 (en) 2018-11-08
US10396174B2 (en) 2019-08-27
CN108878541B (zh) 2021-07-02

Similar Documents

Publication Publication Date Title
US9875942B2 (en) Guard rings including semiconductor fins and regrown regions
US10079279B2 (en) FET with local isolation layers on S/D trench sidewalls
US9306057B2 (en) Metal oxide semiconductor devices and fabrication methods
US10229995B2 (en) Fabricating method of fin structure with tensile stress and complementary FinFET structure
US9391060B2 (en) Electrostatic discharge protection
CN103579005B (zh) 采用高电压反注入的功率晶体管
CN106571359B (zh) 静电放电保护结构及其形成方法
CN108346696A (zh) Ldmos器件及其制造方法
US8664723B1 (en) Integrated circuit structures having base resistance tuning regions and methods for forming the same
CN106816464B (zh) 半导体装置的制造方法
CN108574014B (zh) Ldmos器件及其制造方法
TW201943073A (zh) 半導體裝置及其製造方法
CN104576732B (zh) 一种寄生FinFET的横向双扩散半导体器件
EP3226297B1 (en) High voltage esd device for finfet technology
CN108878541A (zh) 鳍片式二极管及其制造方法
US10438943B2 (en) Field-effect transistor and semiconductor device
CN109427584B (zh) 一种半导体器件的制造方法及半导体器件
TWI798825B (zh) 半導體元件的製造方法
CN105576014B (zh) 肖特基二极管及其制造方法
CN106653599B (zh) 半导体装置及其制造方法
CN106558544A (zh) 半导体器件制造方法
US20240014319A1 (en) Semiconductor structure and transistor structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant