CN108807545A - 在半导体装置上形成替代栅极结构的方法 - Google Patents
在半导体装置上形成替代栅极结构的方法 Download PDFInfo
- Publication number
- CN108807545A CN108807545A CN201810884382.7A CN201810884382A CN108807545A CN 108807545 A CN108807545 A CN 108807545A CN 201810884382 A CN201810884382 A CN 201810884382A CN 108807545 A CN108807545 A CN 108807545A
- Authority
- CN
- China
- Prior art keywords
- fin
- source
- size reduction
- width
- channel portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title abstract description 88
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 230000004323 axial length Effects 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000005549 size reduction Methods 0.000 claims 35
- 239000011241 protective layer Substances 0.000 abstract 6
- 230000008569 process Effects 0.000 description 59
- 239000000463 material Substances 0.000 description 45
- 125000006850 spacer group Chemical group 0.000 description 35
- 239000007943 implant Substances 0.000 description 30
- 239000002019 doping agent Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- 239000011810 insulating material Substances 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 238000011112 process operation Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 125000001475 halogen functional group Chemical group 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910010041 TiAlC Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- -1 titanium-aluminum-carbon Chemical compound 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
- H10D30/0243—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] using dummy structures having essentially the same shapes as the semiconductor bodies, e.g. to provide stability
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
- H10D30/0245—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] by further thinning the channel after patterning the channel, e.g. using sacrificial oxidation on fins
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/011—Manufacture or treatment comprising FinFETs
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开一种在半导体装置上形成替代栅极结构的方法,其包括：除其它以外，围绕鳍片形成鳍片保护层；在该鳍片保护层的部分上方形成牺牲栅极电极；邻近该牺牲栅极电极形成至少一个侧间隙壁；移除该牺牲栅极电极以定义栅极开口，该栅极开口暴露该鳍片保护层的部分；氧化该鳍片保护层的至少该暴露部分，从而形成该鳍片保护层的氧化部分；以及移除该鳍片保护层的该氧化部分，从而暴露该栅极开口内的该鳍片的表面。
Description
本申请是申请号为201510299742.3,申请日为2015年06月03日，发明名称为“在半导体装置上形成替代栅极结构的方法”的中国专利申请的分案申请。
技术领域
本发明通常涉及集成电路的制造，尤其涉及在半导体装置上形成替代栅极结构的各种方法。
背景技术
目前，在例如微处理器、存储装置等集成电路中，在有限的芯片面积上设置并运行有大量的电路组件，尤其是晶体管。近几十年来已在增加电路组件(例如晶体管)的性能以及缩小其特征尺寸方面取得了极大的进步。不过，增强电子装置的功能性的持续需求迫使半导体厂商不断缩小电路组件的尺寸并提高电路组件的操作速度。但是，特征尺寸的持续缩小要求在重新设计制程技术、开发新的制程策略及工具方面做出巨大努力，以符合新的设计规则。通常，高性能集成电路产品例如高性能微处理器会包含数十亿个独立场效应晶体管(field effect transistor；FET)。这些场效应晶体管通常以开关模式工作，也就是说，这些装置呈现高导通状态(开状态；on-state)和高阻抗状态(关状态；off-state)。场效应晶体管的状态由栅极电极控制。在施加适当的控制电压后，该栅极电极控制在该晶体管的漏区与源区之间形成的沟道区的电导率。晶体管装置可具有各种形式，例如所谓平面晶体管装置、三维(3D)或FinFET装置等。
图1A显示形成于半导体衬底B上方的示例现有技术FinFET半导体装置“A”的立体图。参考该图以在很高层面解释FinFET装置的一些基本特征。在这个例子中，FinFET装置A包括三个示例鳍片C、栅极结构D、侧间隙壁E以及栅极覆盖层F。栅极结构D通常由例如高k绝缘材料(k值为10或更大)或二氧化硅层的绝缘材料层(未单独显示)以及充当装置A的栅极电极的一个或多个导电材料层(例如金属和/或多晶硅)组成。鳍片C具有三维配置：高度H、宽度W以及轴向长度L。在装置A操作时，轴向长度L与装置A中的电流行进的方向对应。由栅极结构D覆盖的鳍片C的部分是FinFET装置A的沟道区。在传统的流程中，通过执行一个或多个外延生长制程，可使位于间隙壁E的外部(也就是装置A的源/漏区中)的鳍片C的部分的尺寸增加或甚至使其合并在一起(图1A中未图示的情形)。在FinFET装置中，栅极结构D可包围鳍片C的全部或部分的两侧及上表面以形成三栅极结构，也就是形成具有三维结构而非平面结构的沟道。在一些情况下，在鳍片C的顶部设置绝缘覆盖层(未图示)，例如氮化硅，这样FinFET装置仅有双栅极结构(仅侧壁)。与平面FET不同，在FinFET装置中，沟道垂直于半导体衬底的表面而形成，以缩小该半导体装置的物理尺寸。此类FinFET装置的栅极结构D可通过使用所谓“先栅极”或“替代栅极”(后栅极)制造技术来制造。
对于许多早期的装置技术，大多数晶体管组件(平面或FinFET装置)的栅极结构由多种硅基材料组成，例如二氧化硅和/或氮氧化硅栅极绝缘层结合多晶硅栅极电极。不过，随着尺寸不断缩小的晶体管组件的沟道长度日益缩小，许多较新一代的装置使用包含替代材料的栅极电极，以试图避免可能与沟道长度缩小的晶体管中传统硅基材料的使用相关联的短沟道效应。例如，在一些尺寸不断缩小的晶体管组件中(其可具有约10至32纳米或更小的沟道长度)，实施的栅极结构包括所谓高k介电栅极绝缘层以及作为栅极电极的一个或多个金属层(HK/MG)。与此前较传统的二氧化硅/多晶硅栅极结构配置相比，这样的另类栅极结构经证明能够提供显着增强的操作特性。
如上所述，在形成平面装置或三维装置时可使用替代栅极制程。图1B至1J是经由鳍片C的长轴(也就是沿电流传输方向)所作的剖视图，以简单并理想化显示在FinFET晶体管装置上通过使用替代栅极技术形成HK/MG替代栅极结构的一种示例现有技术方法。
图1B显示执行数个操作以后的装置10。更具体地说，在图1B中所示的制造点，在衬底中形成基本的鳍片结构C以及隔离区13。图中还显示由牺牲栅极绝缘层14以及虚假(dummy)或牺牲栅极电极15组成的牺牲栅极结构40。在牺牲栅极电极15上方设置栅极覆盖层16。为形成图1B中所示的结构，可在衬底上方热生长牺牲二氧化硅栅极绝缘层14，并接着沉积栅极电极材料(例如多晶硅)层以及栅极覆盖材料层(例如氮化硅)。随后，通过将牺牲栅极绝缘层14用作蚀刻停止层来执行已知的光刻及蚀刻制程，从而图案化该栅极电极材料层以及该栅极覆盖层。尽管图中显示的牺牲栅极绝缘层14的暴露部分已经历该栅极图案化制程，但在实际应用中，图案化牺牲栅极结构40的制程会消耗牺牲栅极绝缘层14的至少一些厚度。
在形成晶体管装置的过程中，执行各种离子注入制程，以在鳍片C中引入各种掺杂物材料，从而形成该装置的源/漏区。当然，所注入的掺杂物的类型(N型或P型掺杂物)取决于所制造的晶体管的类型(也就是NMOS晶体管或PMOS晶体管)。典型的注入序列将包括形成所谓环状(halo)注入区、源/漏延伸注入区以及深源/漏注入区。对于NMOS装置，利用P型掺杂物将形成环状注入区，而利用N型掺杂物材料将形成延伸源/漏注入区以及深源/漏注入区。因此，图1C显示执行离子注入制程18以在鳍片C中形成所谓延伸注入区18A以后的装置10。在流程的该制造点，还将执行环状注入制程以在鳍片C中形成环状注入区(未图示)。尽管表示注入制程18的箭头为垂直取向，但可相对垂直方向以一定角度执行该延伸注入制程以及该环状注入制程，以确保将所注入的材料置于想要的位置。图中未显示在这里所讨论的注入序列期间将会使用的一个或多个掩膜。
图1D显示邻近牺牲栅极结构40形成侧间隙壁20以后的装置10。
图1E显示在晶体管10上执行第二离子注入制程21以在鳍片C中形成所谓深源/漏注入区21A以后的装置10。与为形成延伸注入区18A而执行的离子注入制程相比，为形成深源/漏注入区21A而执行的该离子注入制程通常通过使用较高的掺杂物剂量来执行且该制程以较高的注入能量执行。
接着，如图1F所示，执行加热或退火制程，以形成晶体管10的最终源/漏区22。该加热制程修复由该注入制程引起的鳍片材料的晶格结构损伤，且该加热制程活化所注入的掺杂物材料，也就是将所注入的掺杂物材料纳入硅晶格中。
图1G显示执行数个制程操作以后的装置10。首先，在装置10上方沉积绝缘材料层23。接着，执行化学机械平坦化制程，以移除栅极覆盖层16并暴露牺牲栅极电极15。
接着，如图1H所示，执行一个或多个蚀刻制程，以移除牺牲栅极电极15以及牺牲栅极绝缘层14，从而定义替代栅极开口24，后续将在该栅极开口中形成替代栅极结构。通常，移除牺牲栅极绝缘层14作为替代栅极技术的部分，如这里所示。不过，可能不会在所有应用中都移除牺牲栅极绝缘层14。即使牺牲栅极绝缘层14被有意移除，也通常会有极薄的原生氧化物层(未图示)形成于栅极开口24内的鳍片上。
接着，如图1I所示，在栅极开口24中形成各种材料层，这些材料层将构成替代栅极结构30。NMOS与PMOS装置的替代栅极结构30所使用的材料通常不同。例如，NMOS装置的替代栅极结构30可由高k栅极绝缘层30A(例如氧化铪，具有约2纳米的厚度)，第一金属层30B(例如厚度约1至2纳米的氮化钛层)，第二金属层30C(即该NMOS装置的所谓功函数调整层，例如厚度约5纳米的钛-铝或钛-铝-碳层)，第三金属层30D(例如厚度约1至2纳米的氮化钛层)，以及块体金属层30E(例如铝或钨)组成。
图1J显示执行数个制程操作以后的装置10。首先，执行一个或多个CMP(chemicalmechanical planarization；化学机械平坦化)制程以移除位于栅极开口24外部的栅极介缘层30A、第一金属层30B、第二金属层30C，第三金属层30D以及块体金属层30E的多余部分，从而定义示例NMOS装置的替代栅极结构30。接着，执行一个或多个凹入蚀刻制程，以移除开口24内的各种材料的上部，从而在栅极开口24内形成凹槽。接着，在该凹入栅极材料上方的凹槽中形成栅极覆盖层32。栅极覆盖层32通常由氮化硅组成，且可通过沉积栅极覆盖材料层以过填充该栅极开口中所形成的该凹槽，并接着执行CMP制程以移除位于绝缘材料层23的表面上方的该栅极覆盖材料层的多余部分来形成栅极覆盖层32。
如上所述，图1B至1J显示在FinFET装置上形成替代栅极结构30的理想情形。在实际操作中，在形成牺牲栅极结构40以后(也就是在形成间隙壁20以前)，对鳍片C的部分执行数个制程操作，例如离子注入制程、清洗制程、用以移除掩膜层的制程等。作为该些制程操作的结果，在装置10的沟道区17以外的鳍片C的物理尺寸与在装置10的沟道区中的鳍片C的部分(也就是被牺牲栅极结构40覆盖的部分)相比，高度和宽度都减小。例如，由于暴露于多个离子注入制程，该鳍片材料往往至少在某种程度上非晶化，因此当该非晶化部分暴露于后续的清洗制程操作时，该鳍片材料更容易被移除。
图1K显示经由鳍片C所作的剖视图，而图1L显示单个鳍片C的平面视图，在该平面视图中用虚线表示替代栅极结构30及间隙壁20的位置。如图1K所示，未被初始牺牲栅极结构40覆盖的鳍片C的部分矮于位于沟道区中的鳍片C的部分，如尺寸33所示。在一些应用中，尺寸33可为约3至5纳米。类似地，如图1L所示，未被初始牺牲栅极结构40覆盖的鳍片C的部分具有宽度35，该宽度小于位于沟道区17中的鳍片C的部分的宽度37。在一些情况下，位于沟道区17外部的区域中的鳍片结构的材料损失可高达鳍片C的起始宽度的大约40％。这种情况导致装置10的电阻不良地且显着地增加，从而可导致装置10的操作性能和/或功耗变差。
本发明涉及在半导体装置上形成替代栅极结构的各种方法，从而可避免或至少减少上述一个或多个问题的影响。
发明内容
下面提供本发明的简要总结，以提供本发明的一些特征的基本理解。本发明内容并非详尽概述本发明，其并非意图识别本发明的关键或重要组件或划定本发明的范围，其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
一般来说，本发明涉及在半导体装置上形成替代栅极结构的各种方法。这里所公开的一种示例方法包括：除其它以外，在半导体衬底中形成鳍片；围绕该鳍片形成鳍片保护层；在该鳍片保护层的部分上方形成牺牲栅极电极；邻近该牺牲栅极电极形成至少一个侧间隙壁；移除该牺牲栅极电极，以定义栅极开口，该栅极开口暴露该鳍片保护层的部分；氧化该鳍片保护层的至少该暴露部分，从而形成该鳍片保护层的氧化部分；以及移除该鳍片保护层的该氧化部分，从而暴露该栅极开口内的该鳍片的表面。
这里所公开的另一种示例方法包括：除其它以外，在半导体衬底中形成鳍片；围绕该鳍片形成鳍片保护层；在该鳍片保护层的部分上方形成牺牲栅极电极；邻近该牺牲栅极电极形成第一侧间隙壁；以及邻近该第一侧间隙壁形成第二侧间隙壁。在该实施例中，该方法还包括：移除该牺牲栅极电极，以定义由该第一侧间隙壁定义的栅极开口，该栅极开口暴露该鳍片保护层的部分；氧化该鳍片保护层的至少该暴露部分，从而形成该鳍片保护层的氧化部分；移除该第一侧间隙壁以及该鳍片保护层的该氧化部分，从而暴露该栅极开口内的该鳍片的表面；执行氧化制程，以在该鳍片的该暴露表面上形成氧化物层；移除该氧化物层；在移除该氧化物层以后，在该栅极开口内的该鳍片上方形成替代栅极结构；以及在该替代栅极结构上方形成栅极覆盖层。
这里所公开的又一种示例方法包括：除其它以外，在半导体衬底中形成鳍片；围绕该鳍片形成鳍片保护层；在该鳍片保护层的部分上方形成牺牲栅极电极；邻近该牺牲栅极电极形成第一侧间隙壁；邻近该第一侧间隙壁形成第二侧间隙壁；以及移除该牺牲栅极电极，以定义由该第一侧间隙壁定义的栅极开口，该栅极开口暴露该鳍片保护层的部分。在该实施例中，该方法还包括：氧化该鳍片保护层的至少该暴露部分，从而形成该鳍片保护层的氧化部分；移除该第一侧间隙壁以及该鳍片保护层的该氧化部分，从而暴露该栅极开口内的该鳍片的表面；在该栅极开口内的该鳍片上方形成栅极结构；以及在该栅极结构上方形成栅极覆盖层。
这里所公开的另一种示例方法包括：除其它以外，在半导体衬底中形成鳍片；围绕该鳍片形成鳍片保护层；在该鳍片保护层的部分上方形成牺牲栅极电极；邻近该牺牲栅极电极形成至少一个侧间隙壁；移除该牺牲栅极电极以定义栅极开口，该栅极开口暴露该鳍片保护层的部分；氧化该鳍片保护层的至少该暴露部分，从而形成该鳍片保护层的氧化部分；在该鳍片保护层的该氧化部分上方的该栅极开口中形成导电栅极结构；以及在该栅极开口上方形成栅极覆盖层。
附图说明
结合附图参照下面的说明可理解本公开，这些附图中类似的附图标记代表类似的组件，以及其中：
图1A简化显示现有技术FinFET装置的立体图；
图1B至1K是经由FinFET装置的鳍片的长轴所作的剖视图且图1L是平面视图，用以显示在此类装置上形成替代栅极结构的一种示例现有技术方法；以及
图2A至2P显示这里所公开的在半导体装置上形成替代栅极结构的各种示例且新颖的方法。
尽管这里所公开的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所公开的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
现在将参照附图说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
本发明通常涉及在半导体装置上形成替代栅极结构的各种方法。而且，在完整阅读本申请以后，本领域的技术人员很容易了解，本方法可应用于各种装置，包括但不限于逻辑装置、存储器装置等，并且这里所公开的方法可用于形成N型或P型半导体装置。这里所公开的方法及装置可用于制造使用各种技术例如NMOS、PMOS、CMOS等的产品，且它们可用于制造各种不同的装置，例如存储器装置、逻辑装置、ASIC(专用集成电路)等。另外，附图中未显示各种掺杂区，例如环状注入区、阱区等。当然，不应当认为这里所公开的发明限于这里所示及所述的例子。这里所公开的装置100的各种组件以及结构可通过使用各种不同的材料并通过执行各种已知的技术例如化学气相沉积(chemical vapor deposition；CVD)制程、原子层沉积(atomic layer deposition；ALD)制程、热生长制程、旋涂技术等形成。这些各种材料层的厚度也可依据特定的应用而变化。
图2A至2P是示例FinFET装置100的剖视图，用以显示这里所公开的在此类装置上形成替代栅极结构的各种示例方法。一些剖视图是经由鳍片的长轴所作的剖视图，也就是沿栅极长度或装置操作时的电流传输方向所作的剖视图(下文中称为“栅极长度视图”)。其它剖视图是经由栅极结构的长轴所作的剖视图，也就是沿装置的栅极宽度方向所作的剖视图(下文中称为“栅极宽度视图”)。
图2A(栅极长度视图)及2B(栅极宽度视图)显示执行数个操作以后的装置100。更具体地说，在这些图中所示的制造点，通过使用已知的制造方法在衬底中形成基本的鳍片结构102以及隔离结构104。图2B还显示额外的绝缘材料115，绝缘材料115形成于被蚀刻至衬底中以定义鳍片102的沟槽112的底部。为形成绝缘材料115，可藉由过填充沟槽112并接着在绝缘材料115上执行凹入蚀刻制程直至暴露鳍片102的所需高度。
请继续参照图2A及2B，图中还显示牺牲鳍片保护层106、第一虚假(dummy)或牺牲栅极电极108以及位于第一牺牲栅极电极108上方的栅极覆盖层110。本领域的技术人员将了解，当装置100完工时，该装置的沟道区114将位于牺牲栅极电极108下方的区域中。图2A及2B所示的结构可通过沉积牺牲鳍片保护层106、牺牲栅极电极108的材料层以及栅极覆盖层110的材料层形成。接着，通过将牺牲鳍片保护层106用作蚀刻停止层来执行已知的光刻及蚀刻制程，从而图案化该栅极电极材料以及该栅极覆盖层。牺牲栅极电极108可由例如多晶硅或非晶硅等材料组成，且其厚度可依据应用而变化。栅极覆盖层110也可由各种材料组成，例如氮化硅。
在流程的该制造点，通过图案化的注入掩膜(未图示)执行各种离子注入制程，以在鳍片102中形成各种区，例如环状注入区、源/漏延伸注入区等。为避免模糊当前所公开的发明，图中未显示此类注入区。重要的是，与本申请的背景部分所讨论的现有技术流程不同，牺牲鳍片保护层106由经专门设计并选择的材料制成，以在这些各种离子注入制程期间保护未被第一牺牲栅极电极108覆盖的鳍片102的部分的完整性。牺牲鳍片保护层106可由各种不同的可氧化材料组成，例如氮化硅、低k材料(k值小于3.3)等，且其厚度可依据特定的应用而变化，例如在1至6纳米之间。当然，所注入的掺杂物类型(N型或P型掺杂物)取决于正在制作的晶体管的类型(也就是NMOS晶体管或PMOS晶体管)。在流程的该制造点，典型的注入序列将包括形成所谓环状注入区以及源/漏延伸注入区。如本申请的背景部分所述，对于NMOS装置，利用P型掺杂物将形成环状注入区，而利用N型掺杂材料将形成延伸注入区。
在形成上述环状注入区以及源/漏延伸注入区以后，在装置100上形成侧间隙壁。更具体地说，图2C(栅极长度视图)显示邻近牺牲栅极电极108形成示意第一侧间隙壁116以后以及邻近第一侧间隙壁116形成第二侧间隙壁118以后的装置100。间隙壁116、118可通过沉积间隙壁材料层并接着执行非等向性蚀刻制程形成。在一个实施例中，间隙壁116、118应当由相对彼此可选择性蚀刻的材料制成。在一个例子中，第一侧间隙壁116可由二氧化硅制成，而第二侧间隙壁118可由氮化硅制成。间隙壁116、118的基本宽度可依据特定的应用而变化。若牺牲鳍片保护层106与第二侧间隙壁118由相同的材料制成，则牺牲鳍片保护层106的厚度应当足以在形成第二侧间隙壁118以后使牺牲鳍片保护层106的部分仍保护鳍片102。在形成第一或第二侧间隙壁以后，执行注入制程，以在鳍片102中形成深源/漏注入区(未图示)。对于NMOS装置，该深源/漏注入区可通过使用N型掺杂物材料形成。接着，执行加热或退火制程，以形成装置100的最终源/漏区。该加热制程修复由该注入制程引起的鳍片102材料的晶格结构的任何损伤，且该加热制程活化所注入的掺杂物材料，也就是将所注入的掺杂物材料纳入硅晶格中。
图2D(栅极长度视图)显示执行数个制程操作以后的装置100。首先，在装置100上方沉积绝缘材料层120。接着，执行化学机械平坦化制程，以移除栅极覆盖层110并暴露第一牺牲栅极电极108。
图2E(栅极长度视图)及2F(栅极宽度视图)显示执行一个或多个蚀刻制程以移除牺牲栅极电极108以后的装置100。该制程操作定义第一栅极开口119，该第一栅极开口119暴露牺牲鳍片保护层106的部分。
图2G(栅极长度视图)及2H(栅极宽度视图)显示执行氧化制程121以氧化栅极开口119内所暴露的牺牲鳍片保护层106的部分以后的装置100。牺牲鳍片保护层106的氧化部分由附图标记122表示。若第二侧间隙壁118与牺牲鳍片保护层106由相同的材料制成，则第二侧间隙壁118的上部也被氧化，如附图标记122X所示。在例如氮化硅等材料上执行此类氧化制程的方式为本领域的技术人员所熟知。
图2I(栅极长度视图)及2J(栅极宽度视图)显示执行一个或多个定时(timed)蚀刻制程以移除牺牲鳍片保护层106的氧化部分122、第一侧间隙壁116以及第二侧间隙壁118的氧化部分122X(若存在)以后的装置100。该蚀刻制程暴露鳍片102的上表面(102U)以及侧表面(102S)。
图2K(栅极长度视图)及2L(栅极宽度视图)显示在栅极开口119内的鳍片102上形成氧化物层130以后的装置100。氧化物层130可由各种材料组成，例如二氧化硅，其厚度可依据特定的应用而变化，且其可通过执行热氧化制程形成。在该氧化制程期间，会消耗鳍片102的部分。因此，位于该装置的沟道区114中的鳍片102的部分与位于装置100的源/漏区中的鳍片102的部分不一样高，也就是位于沟道区114内的鳍片102的最终上表面102F低于位于源/漏区中的鳍片102的表面102S的高度，二者之间具有距离132。位于沟道区中的鳍片的如此降低的高度可有助于降低不良的短沟道效应。在一些实施例中，距离132可为约0.5至5纳米。类似地，请参照图2L及2M(平面视图)，位于该装置的沟道区114中的鳍片102的部分的宽度134窄于位于该装置的源/漏区中的鳍片的宽度136。图2M为平面视图，显示鳍片102以及位于装置的沟道区114中的鳍片102与位于装置100的源/漏区中的鳍片102的宽度136相比的宽度差。图2M中用虚线表示栅极及间隙壁的位置。宽度134与136的差可变化，但在一个例子中，宽度134可为宽度136的约40％至80％。
图2N显示执行一个或多个蚀刻制程以移除氧化物层130，从而定义替代栅极开口160(后续将在该替代栅极开口中形成替代栅极结构)以后的装置100。在一个实施例中，移除氧化物层130作为替代栅极技术的部分，如这里所示。不过，可能不会在所有应用中都移除氧化物层130。即使氧化物层130被有意移除，也通常会有极薄的原生氧化物层(未图示)形成于替代栅极开口160内的鳍片102上。
图2O显示执行数个制程操作以在替代栅极开口160中最终形成示例且示意显示的替代(或最终)栅极结构170并在替代栅极结构170上方形成栅极覆盖层172以后的装置100。这里所示的替代栅极结构170意图代表在制造集成电路产品中可使用的任意类型的栅极结构。
通常，在替代栅极流程中，在形成将成为最终栅极结构170的部分的各种材料层之前会执行预清洗制程，以自替代栅极开口160内移除所有异物。例如，为形成最终栅极结构170，可在替代栅极开口160中以及材料层120上方顺序沉积最终栅极结构170的材料，执行CMP制程以移除位于层120上方的多余材料，接着执行回蚀刻凹入蚀刻制程以使最终栅极结构170的上表面处于替代栅极开口160内想要的高度水平，从而为形成栅极覆盖层172留出空间。在该制造点，可在该装置上以及在凹入的最终栅极结构170上方沉积栅极覆盖材料层172的材料，并可执行另一个CMP制程，以自绝缘材料层120上方移除多余的材料，从而定义栅极覆盖层172。作为一个具体例子，最终栅极结构170可包括高k(k值大于10)栅极绝缘层(未单独显示)，例如氧化铪，它沉积于装置100上以及替代栅极开口160内。接着，可在该高k栅极绝缘层上方的替代栅极开口160内形成各种导电材料(未单独显示)。该导电材料可包括至少一个功函数调整金属层(未单独显示)，例如氮化钛或TiAlC层，取决于正在制造的晶体管装置的类型，且可在替代栅极开口160中形成不止一个功函数金属层，取决于构造中的特定装置。接着，可在该一个或多个功函数调整金属层上方的替代栅极开口160中沉积块体导电材料，例如钨或铝。
本领域的技术人员将了解，这里公开数种新颖的方法。图2P显示与图2G至2H中所示的流程制造点对应的装置100，也就是在氧化鳍片保护层106的部分从而形成氧化部分122以后。如图2P所示，在该制造点，可在牺牲鳍片保护层的氧化部分122上方形成代表性导电栅极结构180以及栅极覆盖层182，也就是氧化部分122充当栅极绝缘层。此类装置可形成于例如I/O装置中，在该I/O装置中，栅极绝缘层的质量不像它在集成电路的逻辑区中那样重要。导电栅极结构180可由各种材料组成，例如多晶硅、一个或多个金属层等。
另外，在完整阅读本申请以后，本领域的技术人员将了解，氧化物层130的形成(见图2K至2L)可能不是在所有应用中都需要。也就是说，在图2I至2J所示的制造点，也就是在移除鳍片保护层106的氧化部分122以后，通过使用传统的替代栅极制造技术可在栅极开口119中形成图2O中所示的替代栅极结构170。尽管该方法不会像形成并移除氧化物层130那样实现鳍片高度的降低，但装置100的源/漏区中的鳍片保护层106的存在仍有利于减少或消除在这些区域中的鳍片尺寸的缩小。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述步骤。而且，本发明不限于这里所示架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对上面公开的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。要注意的是，用于说明说明书以及所附权利要求中的各种制程或结构的“第一”、“第二”、“第三”或者“第四”等术语的使用仅用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类方法的排列顺序。因此，下面的权利要求规定本发明的保护范围。
Claims (22)
1.一种FinFET装置，包括沟道区、多个源/漏区、栅极宽度和栅极长度，该装置还包括：
鳍片，定义在半导体衬底中，该鳍片横越该源/漏区和该沟道区而朝该栅极长度方向延伸，其中，当从上方观看时，该鳍片包括位于该鳍片的源/漏部分之间的尺寸缩小沟道部分，该鳍片的该源/漏部分朝该栅极宽度方向具有第一宽度，该鳍片的该尺寸缩小沟道部分朝该栅极宽度方向具有第二宽度，其中，该第二宽度小于该第一宽度；
以及其中，当沿着穿过该鳍片的该尺寸缩小沟道部分和该源/漏部分的该鳍片的整个轴向长度以剖面观看时，该鳍片的该源/漏部分具有第一垂直高度，而该鳍片的该尺寸缩小沟道部分具有第二垂直高度，其中，该第二垂直高度小于该第一垂直高度；以及
栅极电极，位于该鳍片的该尺寸缩小沟道部分的至少一部分之上并围绕该尺寸缩小沟道部分的该至少一部分。
2.如权利要求1所述的装置，其中，该栅极电极位于该尺寸缩小沟道部分的整个轴向长度之上并围绕该尺寸缩小沟道部分的该整个轴向长度。
3.如权利要求1所述的装置，还包括侧间隙壁，围绕该栅极电极并且垂直于该鳍片的该源/漏部分的一部分之上。
4.如权利要求2所述的装置，其中，该栅极电极由至少一个金属层组成。
5.如权利要求4所述的装置，还包括高k栅极绝缘层，位于该栅极电极与该鳍片的该尺寸缩小沟道部分之间。
6.如权利要求1所述的装置，其中，该鳍片的该尺寸缩小沟道部分的该第二宽度比该鳍片的该源/漏部分的该第一宽度小大约40-60％。
7.如权利要求1所述的装置，其中，该尺寸缩小沟道部分的该第二宽度朝该栅极长度方向沿着该尺寸缩小沟道部分的整个轴向长度而实质均匀。
8.如权利要求7所述的装置，其中，该鳍片的该源/漏部分的该第一宽度朝该栅极长度方向沿着该源/漏部分的整个轴向长度而实质均匀。
9.如权利要求1所述的装置，其中，该鳍片的该尺寸缩小沟道部分的该第二垂直高度比该鳍片的该源/漏部分的该第一垂直高度小大约0.5-5纳米。
10.一种FinFET装置，包括沟道区、多个源/漏区、栅极宽度和栅极长度，该装置还包括：
鳍片，定义在半导体衬底中，该鳍片横越该源/漏区和该沟道区而朝该栅极长度方向延伸，其中，当从上方观看时，该鳍片包括位于该鳍片的源/漏部分之间的尺寸缩小沟道部分，该鳍片的该源/漏部分朝该栅极宽度方向具有第一宽度，该鳍片的该尺寸缩小沟道部分朝该栅极宽度方向具有第二宽度，其中，该第二宽度小于该第一宽度，其中，该鳍片的该尺寸缩小沟道部分的该第二宽度比该鳍片的该源/漏部分的该第一宽度小大约40-60％；
以及，当沿着穿过该鳍片的该尺寸缩小沟道部分和该源/漏部分的该鳍片的整个轴向长度以剖面观看时，该鳍片的该源/漏部分具有第一垂直高度，而该鳍片的该尺寸缩小沟道部分具有第二垂直高度，其中，该第二垂直高度小于该第一垂直高度；以及
栅极电极，位于该鳍片的该尺寸缩小沟道部分的至少一部分之上并围绕该尺寸缩小沟道部分的该至少一部分。
11.如权利要求10所述的装置，其中，该栅极电极位于该尺寸缩小沟道部分的整个轴向长度之上并围绕该尺寸缩小沟道部分的该整个轴向长度。
12.如权利要求10所述的装置，还包括侧间隙壁，围绕该栅极电极并且垂直于该鳍片的该源/漏部分的一部分之上。
13.如权利要求10所述的装置，其中，该尺寸缩小沟道部分的该第二宽度朝该栅极长度方向沿着该尺寸缩小沟道部分的整个轴向长度而实质均匀。
14.如权利要求13所述的装置，其中，该鳍片的该源/漏部分的该第一宽度朝该栅极长度方向沿着该源/漏部分的整个轴向长度而实质均匀。
15.如权利要求10所述的装置，其中，该鳍片的该尺寸缩小沟道部分的该第二垂直高度比该鳍片的该源/漏部分的该第一垂直高度小大约0.5-5纳米。
16.一种FinFET装置，包括沟道区、多个源/漏区、栅极宽度和栅极长度，该装置还包括：
鳍片，定义在半导体衬底中，该鳍片横越该源/漏区和该沟道区而朝该栅极长度方向延伸，其中，当从上方观看时，该鳍片包括位于该鳍片的源/漏部分之间的尺寸缩小沟道部分，以及，当沿着穿过该鳍片的该尺寸缩小沟道部分和该源/漏部分的该鳍片的整个轴向长度以剖面观看时，该鳍片的该源/漏部分具有第一垂直高度，而该鳍片的该尺寸缩小沟道部分具有第二垂直高度，其中，该鳍片的该尺寸缩小沟道部分的该第二垂直高度比该鳍片的该源/漏部分的该第一垂直高度小大约0.5-5纳米；以及
栅极电极，位于该鳍片的该尺寸缩小沟道部分的至少一部分之上并围绕该尺寸缩小沟道部分的该至少一部分。
17.如权利要求16所述的装置，其中，该栅极电极位于该尺寸缩小沟道部分的整个轴向长度之上并围绕该尺寸缩小沟道部分的该整个轴向长度。
18.如权利要求16所述的装置，还包括侧间隙壁，围绕该栅极电极并且垂直于该鳍片的该源/漏部分的一部分之上。
19.如权利要求16所述的装置，其中，当从上方观看时，该鳍片的该源/漏部分朝该栅极宽度方向具有第一宽度，该鳍片的该尺寸缩小沟道部分朝该栅极宽度方向具有第二宽度，其中，该第二宽度小于该第一宽度。
20.如权利要求19所述的装置，其中，该鳍片的该尺寸缩小沟道部分的该第二宽度比该鳍片的该源/漏部分的该第一宽度小大约40-60％。
21.如权利要求20所述的装置，其中，该尺寸缩小沟道部分的该第二宽度朝该栅极长度方向沿着该尺寸缩小沟道部分的整个轴向长度而实质均匀。
22.如权利要求21所述的装置，其中，该鳍片的该源/漏部分的该第一宽度朝该栅极长度方向沿着该源/漏部分的整个轴向长度而实质均匀。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/305,457 | 2014-06-16 | ||
| US14/305,457 US9112032B1 (en) | 2014-06-16 | 2014-06-16 | Methods of forming replacement gate structures on semiconductor devices |
| CN201510299742.3A CN105280500B (zh) | 2014-06-16 | 2015-06-03 | 在半导体装置上形成替代栅极结构的方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510299742.3A Division CN105280500B (zh) | 2014-06-16 | 2015-06-03 | 在半导体装置上形成替代栅极结构的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108807545A true CN108807545A (zh) | 2018-11-13 |
| CN108807545B CN108807545B (zh) | 2021-12-28 |
Family
ID=53786105
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810884382.7A Active CN108807545B (zh) | 2014-06-16 | 2015-06-03 | 半导体装置 |
| CN201510299742.3A Active CN105280500B (zh) | 2014-06-16 | 2015-06-03 | 在半导体装置上形成替代栅极结构的方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510299742.3A Active CN105280500B (zh) | 2014-06-16 | 2015-06-03 | 在半导体装置上形成替代栅极结构的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9112032B1 (zh) |
| CN (2) | CN108807545B (zh) |
| TW (1) | TWI584471B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023097900A1 (zh) * | 2021-11-30 | 2023-06-08 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| US12262523B2 (en) | 2021-11-30 | 2025-03-25 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12349333B2 (en) | 2021-11-30 | 2025-07-01 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12349332B2 (en) | 2021-11-30 | 2025-07-01 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12363889B2 (en) | 2021-11-30 | 2025-07-15 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12376281B2 (en) | 2021-11-30 | 2025-07-29 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12550311B2 (en) | 2021-11-30 | 2026-02-10 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9117908B2 (en) * | 2013-12-16 | 2015-08-25 | Globalfoundries Inc. | Methods of forming replacement gate structures for semiconductor devices and the resulting semiconductor products |
| US20150214331A1 (en) * | 2014-01-30 | 2015-07-30 | Globalfoundries Inc. | Replacement metal gate including dielectric gate material |
| US9530864B2 (en) * | 2014-06-25 | 2016-12-27 | Globalfoundries Inc. | Junction overlap control in a semiconductor device using a sacrificial spacer layer |
| US9472628B2 (en) * | 2014-07-14 | 2016-10-18 | International Business Machines Corporation | Heterogeneous source drain region and extension region |
| US9287130B1 (en) * | 2014-12-29 | 2016-03-15 | Globalfoundries Inc. | Method for single fin cuts using selective ion implants |
| US9496259B2 (en) * | 2015-04-14 | 2016-11-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET semiconductor device having fins with stronger structural strength |
| KR102367948B1 (ko) * | 2015-10-08 | 2022-02-24 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US9793406B2 (en) | 2015-10-28 | 2017-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and manufacturing method thereof |
| US10020304B2 (en) * | 2015-11-16 | 2018-07-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor, semiconductor device and fabricating method thereof |
| US10056486B2 (en) * | 2016-03-24 | 2018-08-21 | Globalfoundries Inc. | Methods for fin thinning providing improved SCE and S/D EPI growth |
| US10014303B2 (en) * | 2016-08-26 | 2018-07-03 | Globalfoundries Inc. | Devices with contact-to-gate shorting through conductive paths between fins and fabrication methods |
| US10707331B2 (en) | 2017-04-28 | 2020-07-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device with a reduced width |
| US10074732B1 (en) * | 2017-06-14 | 2018-09-11 | Globalfoundries Inc. | Methods of forming short channel and long channel finFET devices so as to adjust threshold voltages |
| US20200135898A1 (en) * | 2018-10-30 | 2020-04-30 | International Business Machines Corporation | Hard mask replenishment for etching processes |
| US11101365B2 (en) * | 2019-01-31 | 2021-08-24 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device and semiconductor device fabricated by the same |
| KR102709128B1 (ko) * | 2019-01-31 | 2024-09-23 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 이를 이용하여 제조한 반도체 장치 |
| US11652153B2 (en) | 2021-05-07 | 2023-05-16 | Micron Technology, Inc. | Replacement gate formation in memory |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050051825A1 (en) * | 2003-09-09 | 2005-03-10 | Makoto Fujiwara | Semiconductor device and manufacturing method thereof |
| US20050263821A1 (en) * | 2004-05-25 | 2005-12-01 | Cho Young K | Multiple-gate MOS transistor and a method of manufacturing the same |
| CN1708855A (zh) * | 2002-10-22 | 2005-12-14 | 先进微装置公司 | 具有u字型栅极结构的半导体器件 |
| CN1771589A (zh) * | 2003-04-03 | 2006-05-10 | 先进微装置公司 | 形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法 |
| CN1826696A (zh) * | 2003-08-05 | 2006-08-30 | 先进微装置公司 | 在半导体器件中改变载流子迁移率以达到整体设计目标 |
| US20070026615A1 (en) * | 2005-07-27 | 2007-02-01 | Sinan Goktepeli | Method of forming a FINFET structure |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583469B1 (en) * | 2002-01-28 | 2003-06-24 | International Business Machines Corporation | Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same |
| KR100471189B1 (ko) * | 2003-02-19 | 2005-03-10 | 삼성전자주식회사 | 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법 |
| KR100521382B1 (ko) * | 2003-06-30 | 2005-10-12 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 제조 방법 |
| KR100487567B1 (ko) * | 2003-07-24 | 2005-05-03 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 형성 방법 |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US7091551B1 (en) * | 2005-04-13 | 2006-08-15 | International Business Machines Corporation | Four-bit FinFET NVRAM memory device |
| US8772149B2 (en) * | 2011-10-19 | 2014-07-08 | International Business Machines Corporation | FinFET structure and method to adjust threshold voltage in a FinFET structure |
| US8735232B2 (en) * | 2011-11-29 | 2014-05-27 | GlobalFoundries, Inc. | Methods for forming semiconductor devices |
| US9218975B2 (en) * | 2012-08-17 | 2015-12-22 | Globalfoundries Inc. | Methods of forming a replacement gate structure having a gate electrode comprised of a deposited intermetallic compound material |
| US8969963B2 (en) * | 2012-10-12 | 2015-03-03 | International Business Machines Corporation | Vertical source/drain junctions for a finFET including a plurality of fins |
-
2014
- 2014-06-16 US US14/305,457 patent/US9112032B1/en active Active
-
2015
- 2015-05-21 TW TW104116200A patent/TWI584471B/zh not_active IP Right Cessation
- 2015-06-03 CN CN201810884382.7A patent/CN108807545B/zh active Active
- 2015-06-03 CN CN201510299742.3A patent/CN105280500B/zh active Active
- 2015-06-05 US US14/731,876 patent/US9331202B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1708855A (zh) * | 2002-10-22 | 2005-12-14 | 先进微装置公司 | 具有u字型栅极结构的半导体器件 |
| CN1771589A (zh) * | 2003-04-03 | 2006-05-10 | 先进微装置公司 | 形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法 |
| CN1826696A (zh) * | 2003-08-05 | 2006-08-30 | 先进微装置公司 | 在半导体器件中改变载流子迁移率以达到整体设计目标 |
| US20050051825A1 (en) * | 2003-09-09 | 2005-03-10 | Makoto Fujiwara | Semiconductor device and manufacturing method thereof |
| US20050263821A1 (en) * | 2004-05-25 | 2005-12-01 | Cho Young K | Multiple-gate MOS transistor and a method of manufacturing the same |
| US20070026615A1 (en) * | 2005-07-27 | 2007-02-01 | Sinan Goktepeli | Method of forming a FINFET structure |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023097900A1 (zh) * | 2021-11-30 | 2023-06-08 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| US12262523B2 (en) | 2021-11-30 | 2025-03-25 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12349333B2 (en) | 2021-11-30 | 2025-07-01 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12349332B2 (en) | 2021-11-30 | 2025-07-01 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12363889B2 (en) | 2021-11-30 | 2025-07-15 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12376281B2 (en) | 2021-11-30 | 2025-07-29 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| US12550311B2 (en) | 2021-11-30 | 2026-02-10 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150364595A1 (en) | 2015-12-17 |
| CN105280500B (zh) | 2018-08-31 |
| TW201611270A (zh) | 2016-03-16 |
| US9331202B2 (en) | 2016-05-03 |
| US9112032B1 (en) | 2015-08-18 |
| CN108807545B (zh) | 2021-12-28 |
| CN105280500A (zh) | 2016-01-27 |
| TWI584471B (zh) | 2017-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105280500B (zh) | 在半导体装置上形成替代栅极结构的方法 | |
| US9318388B2 (en) | Methods of forming substantially self-aligned isolation regions on FinFET semiconductor devices and the resulting devices | |
| TWI657492B (zh) | 形成具有較厚閘極堆疊之奈米片狀電晶體裝置之方法及產生裝置 | |
| US9412822B2 (en) | Methods of forming stressed channel regions for a FinFET semiconductor device and the resulting device | |
| US9257348B2 (en) | Methods of forming replacement gate structures for transistors and the resulting devices | |
| US8809178B2 (en) | Methods of forming bulk FinFET devices with replacement gates so as to reduce punch through leakage currents | |
| US9153498B2 (en) | Methods of forming semiconductor device with self-aligned contact elements and the resulting devices | |
| US9070711B2 (en) | Methods of forming cap layers for semiconductor devices with self-aligned contact elements and the resulting devices | |
| US9722043B2 (en) | Self-aligned trench silicide process for preventing gate contact to silicide shorts | |
| CN104637819B (zh) | 形成FinFET装置上的替代栅极结构及鳍片的方法以及装置 | |
| US9093467B1 (en) | Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices | |
| US8541274B1 (en) | Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed after source/drain formation | |
| US8691640B1 (en) | Methods of forming dielectrically isolated fins for a FinFET semiconductor by performing an etching process wherein the etch rate is modified via inclusion of a dopant material | |
| US9142651B1 (en) | Methods of forming a FinFET semiconductor device so as to reduce punch-through leakage currents and the resulting device | |
| US9064890B1 (en) | Methods of forming isolation material on FinFET semiconductor devices and the resulting devices | |
| US20150228776A1 (en) | Methods of forming contacts to semiconductor devices using a bottom etch stop layer and the resulting devices | |
| US9236258B2 (en) | Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices | |
| US8580634B1 (en) | Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed prior to source/drain formation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20210302 Address after: California, USA Applicant after: Lattice chip (USA) integrated circuit technology Co.,Ltd. Address before: Greater Cayman Islands, British Cayman Islands Applicant before: GLOBALFOUNDRIES Inc. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |