CN108780816B - 碳化硅装置及其制作方法 - Google Patents

Abstract

本文中提供了碳化硅（SiC）装置的实施例。在一些实施例中，碳化硅（SiC）装置可以包括布置在SiC半导体层之上的栅电极，其中SiC半导体层包括：具有第一导电类型的漂移区域；布置在邻接于漂移区域的阱区域，其中阱区域具有第二导电类型；以及布置在邻接于阱区域的、具有第一导电类型的源区域，其中源区域包括源接触区域和收缩区域，其中收缩区域仅部分布置在栅电极之下，其中收缩区域中的薄片掺杂密度低于2.5x10¹⁴ cm^‑2，并且其中收缩区域配置为在高于SiC装置的标称电流密度的电流密度耗尽以增加源区域的电阻。

Description

碳化硅装置及其制作方法

背景技术

本文公开的主题涉及半导体，并且更具体地涉及碳化硅（SiC）装置。

这个部分旨在向读者介绍可能与本公开的各种方面有关的技术的各种方面，其在下面描述和/或要求保护。相信这个讨论在给读者提供背景信息以促进本公开的各种方面的更好的理解中是有帮助的。因此，应当理解这些陈述要以这个角度来阅读而不是作为现有技术的承认。

典型地，与基于硅（Si）的装置对比，基于碳化硅（SiC）的装置（例如晶体管，诸如金属氧化物半导体场效应晶体管（MOSFET）、绝缘栅双极晶体管（IGBT）等）利用更高的栅极-源极驱动电压来操作。另外，这样的装置典型地采用短沟道、紧凑的单元节距，并且包括重度掺杂（例如，高于大约2.5x10¹⁴ cm^-2的薄片掺杂密度（浓度），或在一些实施例中，例如其中箱形剖面深度是大约0.25 um，掺杂浓度高于大约1x10¹⁹ cm^-3）的源区域以获得低导通状态电阻（导通电阻）R_ds(on)。作为结果，在这些使用条件中，基于SiC的装置在饱和发生前经常展现出高达大约二十倍的标称电流密度，经常展现出更软的漏极族I-V特性的“准”饱和。然而，这样的特征可以对装置在某些应用（例如，诸如功率变换系统）中耐受短路故障的能力有不利的影响。另外，在基于SiC MOS的装置中典型展现出的阈值电压的强负温度相关性可以造成在故障条件（如局部发热增加近似一个或多个结构（例如，MOS沟道））发生期间的饱和电流的瞬时增加。此外，很多装置设计的发展已经聚焦于减少装置导通状态电阻，这进一步增加故障条件下的峰值电流。现在认识到存在对改进的SiC装置及其制作方法的需要。

发明内容

本文提供了一种碳化硅（SiC）装置以及一种用于制作SiC装置的方法的实施例。在一些实施例中，碳化硅（SiC）装置可以包括布置在SiC半导体层之上的栅电极，其中SiC半导体层包括具有第一导电类型的漂移区域，布置在邻接于漂移区域的阱区域，其中阱区域具有第二导电类型；以及布置在邻接于阱区域的、具有第一导电类型的源区域，其中源区域包括源接触区域和收缩区域，其中收缩区域部分布置在栅电极之下，其中收缩区域中的薄片掺杂密度低于2.5x10¹⁴ cm^-2，并且其中收缩区域配置为在高于SiC装置的标称电流密度的电流密度耗尽以增加源区域的电阻。

在一些实施例中，一种碳化硅（SiC）装置可以包括多个半导体装置单元，其中多个半导体装置单元中的每个包括具有第一导电类型的漂移区域；布置在漂移区域之上的栅电极；布置在邻接于漂移区域的阱区域，其中阱区域具有第二导电类型；以及布置在邻接于阱区域的、具有第一导电类型的源区域，其中源区域包括源接触区域和收缩区域，其中收缩区域不完全布置在栅电极之下，其中收缩区域中的薄片掺杂密度低于2.5x10¹⁴ cm^-2，并且源接触区域中的薄片掺杂密度至少是2.5x10¹⁴ cm^-2，并且其中阱区域被掺杂到收缩区域的大约两倍（2x）到大约十五倍（15x）。

在一些实施例中，一种制作碳化硅（SiC）半导体层的方法可以包括形成具有第一导电类型的源区域，其包括将源区域的收缩区域注入到大体上低于2.5x10¹⁴ cm^-2的薄片掺杂密度，并且将邻接于收缩区域的源区域的源接触区域注入到高于收缩区域的薄片掺杂密度的薄片掺杂密度，通过将阱区域注入到收缩区域的薄片掺杂密度的大约两倍（2x）到大约十五倍（15x）的薄片掺杂密度来形成邻接于源区域的、具有第二导电类型的阱区域，并且在收缩区域的一部分和阱区域的一部分之上形成栅电极，其中栅电极不完全覆盖源区域的收缩区域。

附图说明

当参考附图阅读下面详细的描述时，本公开的这些和其它特征、方面和优势将会变得更好理解，其中遍及附图，相似的附图标记表示相似的部分，其中：

图1是典型平面MOSFET装置的示意图；

图2是说明图1的典型MOSFET装置的各种区域的电阻的示意图；

图3是依照本技术的实施例的包括轻度掺杂收缩区域的SiC MOSFET装置的一部分的示意图；

图4是示出说明依照本技术的实施例在高电流下1.2千伏（kV）额定SiC MOSFET装置的短路耐受时间（SCWT）的电压和电流波形的图表，其中单元节距和掺杂在设计之间变化；

图5是说明依照本技术的实施例的对于各种栅极-源极电压在25℃的1.2 kV额定SiC MOSFET装置的输出电流-电压特性的图表，其中收缩区域是轻度掺杂的，并且单元节距是减少的；

图6是说明依照本技术的实施例的对于各种栅极-源极电压在25℃的1.2 kV额定SiC MOSFET装置的输出电流-电压特性的图表，其中收缩区域是重度掺杂的，但是单元节距是增加的；

图7是说明依照本技术的实施例的对于各种栅极源极电压在150℃的1.2 kV额定SiC MOSFET装置的输出电流-电压特性的图表，其中收缩区域是轻度掺杂的，并且单元节距是减少的；

图8是说明依照本技术的实施例的对于各种栅极源极电压在150℃的1.2 kV SiCMOSFET装置的输出电流和电压特性的图表，其中源区域是重度掺杂的，并且单元节距是增加的；

图9是说明依照本技术的实施例的在25℃的1.2 kV SiC MOSFET装置的输出电流和电压特性的图表，其中收缩区域掺杂在设计之间变化。

图10是说明依照本技术的实施例在150℃的1.2 kV SiC MOSFET装置的输出电流和电压特性的图表，其中收缩区域掺杂在设计之间变化。

图11是依照本技术的实施例的图9的图表的放大部分。

图12是依照本技术的实施例的图10的图表的放大部分。

图13是说明使用与减少饱和电流密度的其它方法相对的本文中公开的实施例的在减少饱和电流密度和增加导通电阻之间权衡的图表。

具体实施方式

下面将会描述本公开的一个或多个特定实施例。致力于提供这些实施例的简明描述，本说明书中可以不描述实际实现中的所有特征。应当意识到，在任何这样的实际实现的开发中，如在任何工程或设计项目中，必须做出大量实现特定的决定以实现开发者的特定目标，诸如符合可以从一个实现到另一个实现变化的系统相关和商业相关的约束。此外，应当意识到，对于从本公开获益的本领域普通技术人员，这样的开发努力可能是复杂并且耗时的，但是仍然将会是着手设计、制作和制造的例程。

当引入本公开的各种实施例的元素时，冠词“a”、“an”、“the”以及“所述”旨在意味着存在该元素中的一个或多个。术语“包括”、“包含”和“具有”规定为包括性的并且意味着除了列出的元素还可以存在附加的元素。

本实施例指向半导体装置设计（例如，基于碳化硅（SiC）的装置（诸如SiC MOSFET）设计），其中源区域包括可耗尽收缩区域（例如，具有低于大约2.5x10¹⁴ cm^-2或在一些实施例中在大约2.5x10¹² cm^-2和大约5x10¹³ cm^-2之间的薄片掺杂密度），所述可耗尽收缩区域提供非线性、依赖电流密度的电阻来提高故障条件下的电流饱和特性。如下面讨论的，公开的收缩区域通常起作用来压缩或“夹断”高的源极电流密度，诸如在大约4x和大约10x标称电流密度（J_DS,nominal）之间。

当利用基于SiC的装置（例如，诸如SiC MOSFET）的功率开关被用来将负载连接到电力电子电路中的高压终端，或者被堆叠在跨越电力电子系统的电力终端的半桥配置中时，开关有时可以遇到在其中它们是将高压终端短路的临时低阻抗路径的部分的故障条件。这可以由在桥电路中错误地同时门控“导通”多个开关或者跨越电力电子电路中其它终端发生的物理短路造成。对于功率开关所期望的是，耐受这样的短路故障条件足够长以便保护电路/系统做出反应并且阻止系统的故障。因此，对于本实施例，在短路故障条件期间，在阱区域和收缩区域之间产生了大体上耗尽收缩区域的潜在差异，藉此增加源极串联电阻并且减少故障期间的峰值电流。

同样，公开的收缩区域不显著增加在标称电流密度操作的装置的导通状态电阻，并且因此不显著影响装置的正常性能。因此，本公开的实施例可以使能半导体装置的短路故障耐久性的改进而无需折衷在正常（即，无故障）操作期间的装置性能。因此，与常规的装置设计对比，公开的装置设计通常更适用于大功率应用。

本文中讨论的实施例涉及基于SiC的装置，例如，诸如基于SiC的MOSFET装置。然而，应当意识到，公开的SiC装置可以是任何类型的场效应晶体管（FET）装置。然而，为了简化解释并且为了在具体示例的上下文中促进讨论，将在参考图1描述的MOSFET的上下文中提供本讨论。

现代电力电子设备的重要构件块中的一个是场效应晶体管（FET）装置。例如，图1说明了平面n沟道场效应晶体管的活动单元，例如DMOSFET，下文中的MOSFET装置10。可以意识到，为了更清楚地说明MOSFET装置10以及下面讨论的其它装置的某些部件，可以省略某些通常被理解的设计元素（例如，顶部金属化、钝化、边缘终止等）。图1的说明的MOSFET装置10包括具有第一表面4和第二表面6的半导体层2（例如，碳化硅（SiC）半导体层）。半导体层2包括具有第一导电类型的漂移区域16（例如，n型漂移层16）、邻接于漂移区域并且最接近于第一表面的阱区域18，阱区域18具有第二导电类型（例如，p-阱18）。半导体层2还包括邻接于阱区域18的源区域20，源区域具有第一导电类型（例如，n型源区域20）。栅极绝缘层24布置在半导体层2的第一表面4的一部分上，并且栅电极26布置在栅极绝缘层24上。半导体层2的第二表面6是衬底层14，并且漏极接触12沿着衬底层14布置在装置10的底部上。源极/体接触22布置在半导体层2的上方，部分覆盖源区域20和阱/体区域18。在操作期间，由于载流子的累积，适合的栅极电压（例如，处于或超过MOSFET装置10的阈值电压（V_TH））可以引起在沟道区域28中形成反型层（inversion layer）以及可以引起在结型场效应晶体管（JFET）区域29中增强导电路径，从而允许电流在接触22（即，源电极）和漏极接触12之间流动。应当意识到，对于本文中讨论的MOSFET装置，沟道区域28通常可以被定义为布置在栅电极26和栅电介质24之下的阱区域18的上部部分。应当注意到，与下面讨论的本途径的实施例形成对比，图1中说明的典型MOSFET装置10包括被从头到尾重度掺杂（例如，薄片掺杂密度高于大约2.5x10¹⁴ cm^-2，或在一些实施例中，例如，其中箱形剖面深度大约是0.25 um，掺杂浓度高于大约1x10¹⁹ cm^-3）来最小化装置10的导通状态电阻的源区域20。

在图2的示意图中说明了图1的典型MOSFET装置10的各种区域的电阻。图2一般地说明了许多图1中说明的相同特征。另外，如图2中更清楚地说明的，通常向源电极提供欧姆连接的MOSFET装置10的接触22布置在源区域20的一部分和阱区域或体区域18的一部分两者上面。接触22通常是包括一个或多个金属层的金属性接口，所述金属层位于MOSFET装置10的这些半导体部分和金属性源电极之间。尤其，布置在接触22之下的MOSFET装置10的源区域20的部分在本文中可以被称为MOSFET装置10的源接触区域42。此外，布置在接触22之下的MOSFET装置10的阱/体区域18的部分在本文中可以被称为MOSFET装置10的体接触区域44。

如图2中说明的，MOSFET装置10的各种区域可以各自具有相关联的电阻，以及当在导通状态中时的MOSFET装置10的总电阻（例如，导通状态电阻或导通电阻，R_ds（on））。导通状态电阻或导通电阻R_ds（on）可以表现为多个电阻的总和。例如，如图2中说明的，n沟道MOSFET装置10的导通状态电阻R_ds（on）可以近似为下述项的总和：源极电阻（R_s）30（例如，n+区域20的电阻和接触22的电阻）、沟道电阻（R_ch）32（例如，图1中说明的反型沟道区域28的电阻）、累积电阻（R_acc）34（例如，位于p阱区域18之间的、在栅氧化24和漂移层16的部分之间的累积层的电阻）、JFET电阻（R_JFET）36（例如，在p阱区域18之间的未耗尽颈区域的电阻）、漂移层电阻（R_drift）38（例如，有关漂移层16的电阻）、以及衬底电阻（R_sub）40（例如，有关衬底层14的电阻）。注意到，图2中说明的电阻不规定为穷尽的，并且其它电阻（例如，漏极接触电阻、延展电阻等）可以潜在地出现在半导体装置10内。更进一步，虽然可以在下面在基于SiC的装置（例如，基于SiC MOSFET的装置）的上下文中讨论本途径，应当意识到，本途径可以适用于其它类型的材料系统（例如，硅（Si）、锗（Ge）、氮化铝（AlN）、氮化镓（GaN）、砷化镓（GaAs）、金刚石（C）或任何其它适合的半导体）以及利用n沟道和p沟道设计两者的其它类型的装置结构（例如，UMOSFET、VMOSFET、绝缘栅双极晶体管（IGBT）、绝缘基极MOS控制晶闸管（IBMCT）、结型场效应晶体管（JFET）和金属半导体场效应晶体管（MESFET）或任何其它适合的装置）。

虽然减少沟道区域28的电阻（R_ch 32）的一些方法改进了传导损耗，它还可以导致当装置在导通状态中时的更高的峰值电流密度。饱和电流密度可以指FET进入饱和或“活动”模式所在的电流。饱和的开始可以指差分输出电导已经减少到线性区域的差分输出电导的五分之一处的漏极电流密度，（例如，由导通电阻的倒数来定义，其中大多数功率MOSFET将在导通状态中操作）。在一些长沟道MOSFET中，这个饱和电流独立于漏极-源极电压，并且可以依照下面的关系来表示：

（等式1）

其中，u是沟道迁移率，W是沟道周界，C_ox是MOS栅极氧化半导体电容，L是沟道长度，V_GS是栅极-源极电压，以及V_T是阈值电压。然而，当考虑具有附加串联（固定的和可变的）电阻（例如，漂移、JFET等）部件的短沟道装置时，可以增加附加的依赖漏极-源极电压的项。诸如：

（等式2）

其中，Lambda是定义电流饱和的开始后I_DS对V_DS的假定常数斜率的拟合参数，并且V_DS是漏极-源极电压。

此外，由于装置在故障条件下可以局部发热，阈值电压的负温度相关性可以引起饱和电流密度进一步增加。例如，随着SiC MOSFET装置10的温度增加，阈值电压下降，这可以进一步增加饱和电流密度并且导致短路故障条件期间的高峰值电流。在一些实例中，在峰值电流下，SiC MOSFET装置10能够在期望的操作范围外的温度、电压和/或电流起作用。短路条件下SiC MOSFET装置10故障所花费的时间在本文中可以被称为短路耐受时间（SCWT）。可以是有益的是，设计SiC MOSFET装置10来延长SCWT使得可以在装置或系统被损坏或降级之前利用方案以采用某一期望的方法（例如，切断装置）来处理短路故障。可以意识到，除了限制故障条件下的峰值电流，下面讨论的本实施例还可以使能更长SCWT（例如，在5和20微秒(µs)之间）来给予这样的故障管理机制充足的时间来在装置被损坏或降级之前关断装置。在一些实施例中，当支持高于额定漏极-源极电压的30%时，SCWT可以被延长。

图3的示意图中示出了具有包括轻度掺杂收缩区域43的源区域20的SiC装置60（例如，SiC MOSFET装置）的一部分的实施例。SiC装置60可以包括多个半导体装置单元，并且半导体装置单元中的每个可以至少包括源区域20（其包括收缩区域43和源接触区域42）、阱区域18和漂移区域16。如所描绘的，收缩区域43布置在邻接于源接触区域42和阱区域18。应当理解到，收缩区域43的轻度掺杂使能在导通状态的高电流下的源区域20和沟道区域28之间的自由载流子的耗尽或“夹断”。源极接触区域部分42（与收缩区域43相比其被显著更多地掺杂）可以具有高于大约2.5x10¹⁴ cm^-2的薄片掺杂密度，或在一些实施例中，具有在大约2.5x10¹⁴ cm^-2和大约5x10¹⁵ cm^-2之间的薄片掺杂密度，或在一些实施例中，具有在大约1.8x10¹⁵ cm^-2或大约3.75x10¹⁵ cm^-2之间的薄片掺杂密度。在某些实施例中，收缩区域43中的薄片掺杂密度可以低于大约2.5x10¹⁴ cm^-2，或在一些实施例中，在大约2.5x10¹² cm^-2和大约5x10¹³ cm^-2之间。另外，可以意识到，收缩区域43的宽度61还影响由高电流下耗尽的收缩区域43所提供的源极串联电阻的数量。因此，轻度掺杂收缩区域43的长度61可以基于期望的源极串联电阻来选择。例如，在某些实施例中（例如，SiC MOSFET），收缩区域43的长度61可以在大约0.5微米（µm）和大约2.5 µm之间变化。在一些实施例中，收缩区域43的薄片掺杂密度乘以收缩区域43的长度为从大约1.25x10⁸ cm^-1到125x10⁸ cm^-1。

如图3中所描绘的，SiC装置60的沟道区域28是在导通状态中的（例如，在强反型下）。因此，电流沿着箭头44从沟道区域28穿过源区域20（即，穿过收缩区域43和源接触区域42）流到接触22。当电流流过时，以这样的方式，阱区域18和收缩区域43之间产生了潜在的差异，使得电阻和电流密度导致电压降。当阱或体区域和收缩区域43之间的电压降增加时，收缩区域43和阱区域18之间的耗尽区域45在收缩区域43中主导地开始构建。在一些实施例中，阱区域18被掺杂到收缩区域43的大约两倍（2x）到大约十五倍（15x）。当耗尽区域45扩大时，产生缺少自由载流子的区，其相对于其它更高掺杂的设计以更低的量“夹断”或收缩电流。作为结果，增加了源极串联电阻并且增加了电压中的正向下降。由在其中高电流引起耗尽区域45扩大的收缩区域43使能这个反馈机制，其对于装置60限制了饱和电流密度。同时，如下面描述的，通过利用包括轻度掺杂收缩区域43和高度掺杂源接触区域42两者的源区域20，装置60的导通电阻在正常操作期间不显著增加。阱区域18和收缩区域43的薄片掺杂密度中的差异可以经由上面讨论的反馈机制使能在高电流期间耗尽区域45中的反向沟道耗尽。如所描绘的，在一些实施例中，收缩区域43的至少一部分可以部分布置在栅电极26之下。当存在时，这样的配置还可以帮助反向沟道耗尽。即，收缩区域43布置在栅电极26之下，并且不布置在栅电极26之下（例如，收缩区域43不完全在栅电极26的下面）。虽然示出了一个配置，要理解收缩区域43的任何部分可以布置在栅电极26之下，其足够来提供如本文描述的益处。例如，在一些实施例中，大体上大部分的收缩区域43（如由长度61所确定的）可以不布置在栅电极26之下。另外，在一些实施例中，栅极区域不与活动单元区域中的N+源接触区域42重叠。

与在其中收缩区域43的一部分不从栅电极26延伸或者完全包含在栅电极26下面的配置对比，给定收缩区域43的至少一部分在栅电极26以下可以提供更好的性能（例如，在正常操作条件下保持更低导通状态电阻的同时限制饱和电流密度）。

为了调整SiC装置60的特性，可以改变一个或多个尺寸。例如，在一些实施例中，可以减少单元的“开销”尺寸，或不被栅极覆盖的单元宽度（共同被称为“m”）和/或栅极到源极间隔（LGS）来减少沟道28电阻或整体导通电阻。在这样的实施例中，m和/或LGS尺寸可以是“加工技术”限制的距离，即，基于加工技术或由加工技术所限制的，诸如最小特征大小、层对层对准公差等。

在一些实施例中，LGS尺寸可以被用于提供在高于标称电流下增加串联电阻的收缩区域43。与不从栅电极26下面延伸的长度对比，由具有从栅电极26下面延伸的长度的收缩区域43所使能的串联电阻中的增加可以使能减少的单元节距（例如，< 6.5 um），因为它使用长度来增加源极收缩电阻。因此，使用这样的区域的长度（其不从栅电极26下面延伸（或被包含在栅电极的下面））针对给定的收缩电阻增加栅极-源极重叠区，这增加了栅极到源极电容C_gs并且减慢了装置的开关速度。因此，与使用不从栅电极26下面延伸的长度对比，使用具有从栅电极26下面延伸的长度的收缩区域43的现在公开的实施例可以针对给定的收缩电阻使能SiC装置60的减少的单元节距（更低沟道电阻）和C_gs以及增加的开关速度。

如可以意识到的，典型的基于SiC的装置可以包括提供不期望的短路性能的某些特征。例如，在一些基于SiC的装置中，反向沟道迁移率可以是低的（其可以导致减少单元节距）以增加周界并且以缩短沟道区域28以便改进导通电阻。可以意识到，单元节距指从图2中说明的MOSFET装置10的横截面视图上的任何点的最小重复尺寸。然而，减少单元节距可以导致高饱和电流密度。此外，将上面的特征与小芯片大小结合，可以导致装置的不期望的短路性能。然而，使用本文公开的技术，具有轻度掺杂收缩区域43的SiC装置60可以使能减少的单元节距和跨越标称操作温度的低导通电阻，同时显著改进短路性能。

为了说明，图4是示出对于不同设计的高电流短路条件下的1.2千伏（kV）SiCMOSFET装置的短路耐受时间（SCWT）的图表46。曲线47表示具有轻度掺杂收缩区域43（例如，大约9x10¹² cm^-2的薄片掺杂密度）和小单元节距（例如，大约4.5 µm到5 µm）的本途径的SiC装置60。曲线49表示具有重度掺杂源区域20（例如，高于大约2.5x10¹⁴ cm^-2的薄片掺杂密度）和更大单元节距（例如，大约6 µm到6.5 µm，大约是由曲线47表示的设计的单元节距的1.27倍）的SiC MOSFET。曲线48表示具有重度掺杂源区域20和更大单元节距（例如，大约9 µm到9.5 µm，大约是由曲线47表示的设计的单元节距的1.92倍）的SiC MOSFET。如图中示出的，对比于由其它设计提供的SCWT（例如，3.72 µs和2.75 µs），由曲线47表示的、现在公开的SiC装置（上面描述的SiC装置60）展示改进的短路性能（例如，大约7.21 µs的SCWT）。此外，与由曲线48和49表示的其它设计对比，由曲线47表示的设计展示在故障的大部分持续时间内的最低峰值电流和最低电流。

图5是对于由图4中曲线47表示的SiC MOSFET 60的实施例在25℃在不同栅极偏置（即10V、12V、14V、16V、18V、以及20V）操作的电流-电压（IV）图示50。为了对比，图6是对于由图4中曲线48表示的SiC MOSFET装置在25℃在不同栅极偏置（即10V、12V、14V、16V、18V、以及20V）的IV图示52。如通过图表50和52中的曲线的相似斜率指示的，大约20-30A的额定标称电流下，导通电阻在两个设计之间大体上是相同的。因此，如由图4指示的，除了提供优良的短路性能，现在公开的设计的轻度掺杂收缩区域43未显著增加装置的导通电阻。

图7是对于由图4中曲线47表示的SiC MOSFET 60的实施例在150℃在不同栅极偏置（即10V、12V、14V、16V、18V、以及20V）操作的电流-电压（IV）图示54。为了对比，图8是对于由图4中曲线48表示的SiC MOSFET装置在150℃在不同栅极偏置（即10V、12V、14V、16V、18V、以及20V）的IV图示56。比较图表54和65中的曲线的斜率，在标称操作电流，SiC MOSFET 60的导通电阻比其它SiC MOSFET装置的导通电阻更低。例如，图表54中的曲线57指示在大约3V的30A的漏极电流，而图表56中的曲线58示出在大约5V的30A的漏极电流。因此，如由图5和6指示的，现在公开的装置设计使能在25℃与其它SiC MOSFET装置相似的导通电阻，并且如由图7和8指示的，更进一步使能在150℃比其它SiC MOSFET装置更低的导通电阻，全部同时提供优良的短路性能，如由图4指示的。

对于图9-12，在x轴上以伏特为单位表示漏极-源极电压，并且在y轴上以安培每平方厘米（A/cm²）为单位表示漏极电流密度（饱和电流密度）。如先前讨论的，饱和的开始或者饱和电流密度可以指在标称电流密度（例如，大约200A/cm²）的值的五分之一的电导。以图9开始，图表70说明在25℃的1.2 kV SiC MOSFET装置的输出电流和电压特性，其中收缩区域43掺杂在设计之间变化。例如，在某些实施例中，对于收缩区域43的薄片掺杂密度可以在大约2.5x10¹² cm^-2和大约2.5x10¹⁴ cm^-2之间变化。一般地，图表70说明具有最轻掺杂收缩区域43（例如，2x10¹² cm^-2）的设计展示最低饱和电流密度，最小每单位面积输出电导以及曲线72中大体上恒定的电流对漏极电压相关性。例如，表示具有在源区域20中的常规掺杂等级（例如，大约2.5x10¹⁴ cm^-2的薄片掺杂密度）的设计的曲线82包括大约高于2700 A/cm²的饱和电流密度，表示具有比曲线82更低的掺杂等级（例如，大约5x10¹² cm^-2的薄片掺杂密度）的设计的曲线74包括大约1850 A/cm²的饱和电流密度，以及表示具有最轻掺杂收缩区域43（例如，大约2.5x10¹² cm^-2的薄片掺杂密度）的设计的曲线72展示大约600 A/cm²的饱和电流密度。因此，使用最轻掺杂收缩区域43使得饱和电流密度能够减少到600 A/cm²，其是从大约1850A/cm²的下一个最低饱和电流密度（通过具有在收缩区域43中的更高掺杂等级的设计来展示）的大约60到70%的减少，并且是从大约2700 A/cm²的饱和电流密度（通过具有在源区域20中的标准掺杂等级的设计来展示）的大约70到80%的减少。

此外，如在图表70中说明的，具有轻度掺杂收缩区域43的设计（曲线72）利用上面描述的反馈机制，所述反馈机制可以导致近乎恒定的饱和电流密度和线性漏极电压相关性。即，当漏极-源极电压增加时，曲线72的饱和电流密度可以保持大体相同。作为对照，具有在源区域20中的常规掺杂等级的设计的饱和电流密度未示出电压硬饱和条件或高输出电导，因为饱和电流密度随着漏极-源极电压上升而继续上升。即，曲线82在电流饱和开始之后具有继续上升的增加的电流，而曲线72在达到电流饱和的开始之后显示大体上更恒定的电流密度。

如上面讨论的，具有轻度掺杂收缩区域43的设计的更低饱和电流密度由被“夹断”的自由载流子区域产生。在一些实施例中，峰值电流可以在5到10倍标称电流密度（J_DS,nominal）是饱和的，而其它设计的峰值电流，诸如具有标准掺杂等级（例如，1x10¹⁹ cm^-3）的设计，可以达到从7.5到20倍标称电流密度的峰值电流。因此，具有轻度掺杂收缩区域43的设计可以改进短路故障条件性能，因为饱和电流密度大体上低于其它设计（例如，曲线74、76、78、80和82）。

图10是说明在150℃的1.2千伏SiC MOSFET装置的附加输出电流和电压特性的图表90，其中收缩区域掺杂在设计之间变化。图表90说明对于图9中描绘的实施例的子集的结果，除了图10示出在比图9中更高的温度125℃操作的这些实施例的特性。如图表90中所描绘的，包括轻度掺杂收缩区域43（例如，大约2.5x10¹² cm^-2的薄片掺杂密度）的设计生成大约1850 A/cm²的最低饱和电流密度，并且具有标准掺杂等级（例如，大约2.5x10¹⁴ cm^-2的薄片掺杂密度）的设计生成大约3500 A/cm²的最高饱和电流密度。因此，如图表90中示出的，当SiC MOSFET装置10的温度在故障条件下增加时，饱和电流密度增加。

图11是图9的图表70的放大部分。图表70的放大部分一般地示出具有最轻掺杂收缩区域43的设计未展示在标称电流密度的导通状态电阻（R_ds（on））中的大体增加。如所描绘的，具有轻度掺杂收缩区域43的设计（如由曲线72所表示）具有与具有增加的掺杂等级的设计（由曲线74、76、78、80和82所表示）大体上相似的斜率。例如，在200 A/cm²的标称电流密度，因为曲线72、74、76、78、80和82聚束在一起，所以具有不同掺杂等级的设计示出相似的电压降。因此，在一些实施例中，由使用轻度掺杂收缩区域43来减少饱和电流密度而产生的传导损耗可以是可忽略的。换言之，作为轻度掺杂收缩区域43的结果，装置60的导通状态电阻大体上可以不增加。

图12是图10的图表90的放大部分。在150 °C的更高温度下，在200 A/cm²的标称电流期间，在具有轻度掺杂收缩区域43（例如，大约2.5x10¹² cm^-2的薄片掺杂密度）的设计（曲线72）和具有标准掺杂等级（例如，大约2.5x10¹⁴ cm^-2的薄片掺杂密度）的设计（曲线82）之间的导通电阻中的增加不是显著大的（小于20%）。

图13是说明了使用与其它方法相对的本文中公开的实施例在减少饱和电流和增加导通电阻之间的权衡的图表100。图表100说明了如由曲线102表示的对于本途径的实施例在VDS=1 kV对于额定1200V的SiC MOSFET以A/cm²为单位的饱和电流密度（J_D，sat）对归一化的导通电阻，以及如由曲线104表示的对于增加源极串联电阻的其它方法的该饱和电流密度对归一化的导通电阻。更具体地，导通电阻归一化到具有遍及源区域20的2.5x10¹⁴ cm^-2的薄片掺杂密度的MOSFET装置的导通电阻（在150℃在200 A/cm²的电流密度操作）。曲线102表示图3中说明的SiC装置60的实施例，而曲线104表示使用增加源极串联电阻的其它方法（外部连接串联电阻到SiC MOSFET装置等）的SiC MOSFET装置。如所描绘的，当与由曲线104表示的装置对比时，曲线102指示在导通电阻中显著更小增加的情况下，达到饱和电流密度中的更大减少。即，在曲线102中，减少收缩区域43的掺杂将饱和电流密度从大约4750A/cm²（在大约1的导通电阻）降低到大约2250 A/cm²（在大约1.18的导通电阻）。作为对照，使用除了公开的收缩区域43的方法，曲线104示出了在饱和电流密度中相同的减少导致导通电阻中从1到大约1.8的增加，其是相对于通过公开的收缩区域43设计使能的导通电阻，在导通电阻中大约50到55%的增加。

此外，如图13中说明的，公开的收缩区域设计将饱和电流密度从大约4750 A/cm²减少到大约2250 A/cm²（例如，在饱和电流密度中大约50%到60%的减少），同时在曲线102中将导通电阻从1增加到大约1.18（例如，在导通电阻中大约5%到50%的增加）。作为对照，曲线104示出使用除了公开的收缩区域43的方法，饱和电流密度中相同的减少导致了在导通电阻中大约80%的增加（例如，从1到1.8）。

如前面讨论的，因为高电流引起收缩区域43的耗尽，所以反馈机制可以使能非线性源极串联电阻。收缩区域43的耗尽增加电阻，其引起电压中正向下降增加，其进一步耗尽收缩区域43并且增加电阻。因此，通过减少收缩区域43的掺杂等级来提供的源极串联电阻的非线性可以使能减少的饱和电流密度，同时在标称操作下最低限度地增加导通电阻。

发明人已经提供了改进的SiC装置及其制作方法。实际上，本公开的技术影响包括使用轻度掺杂收缩区域来改进用于功率变换应用的半导体装置（例如，SiC MOSFET装置）的饱和特性。尤其，本公开的装置具有包括在比标称使用条件的电流密度更高的电流密度（例如，4x到10x J_D,nominal）（例如，高漏极源极偏置）下展现更高电阻的轻度掺杂收缩区域的源区域，其增强了装置的短路故障条件耐久性而大体上无需增加正常操作期间的导通电阻。

本文中公开的范围是包括性的并且可组合的（例如，“大约2.5x10¹² cm^-2和大约2.5x10¹⁴ cm^-2”的范围包括端点以及“大约2.5x10¹² cm^-2和大约2.5x10¹⁴ cm^-2”的范围的所有中间值等）。“组合”包括调和物（blend）、混合物（mixture）、合金、反应产物等。更进一步，本文中的术语“第一”、“第二”等不指任何顺序、数量或重要性，而是用来区分一个元素与另一个元素，并且本文中的术语“a”和“an”不指数量的限制，而是指所引用项目中的至少一个的出现。与数量连接在一起使用的修饰语“大约”或“大概”包括状态值，并且具有由上下文指示的意义（例如，包括与具体数量的测量关联的错误的程度），并且可以互相交换使用。本文中使用的后缀“（一个或多个）”旨在包括它所修饰的术语的单数和复数两者，藉此包括那个术语的一个或多个（例如，着色剂（一个或多个）包括一个或多个着色剂）。遍及说明书提及“一个实施例”、“一些实施例”、“另一个实施例”、“实施例”等意味着连同实施例描述的具体元素（例如，特征、结构和/或特性）被包括在本文中描述的至少一个实施例中，并且可以在或可以不在其它实施例中出现。另外，要理解的是，在各种实施例中，描述的元素可以采用任何适合的方式组合。

本书面描述使用示例来公开本技术（包括最佳模式）并且还使得本领域任何技术人员能够实施本技术（包括制造和使用任何装置或系统以及执行任何合并的方法）。本公开的可取得专利的范围由权利要求来限定并且可以包括本领域技术人员想到的其它示例。如果这样的其它示例具有与权利要求的文字语言并无不同的结构元素，或者如果它们包括具有与权利要求的文字语言无实质性差异的等效结构元素，那么它们规定为在权利要求的范围内。

Claims (19)

1.一种碳化硅SiC装置，所述碳化硅SiC装置包括：

布置在SiC半导体层之上的栅电极，其中所述SiC半导体层包括：

具有第一导电类型的漂移区域；

布置在邻接于所述漂移区域的阱区域，其中所述阱区域具有第二导电类型；以及

布置在邻接于所述阱区域的、具有所述第一导电类型的源区域，其中所述源区域包括源接触区域和收缩区域，其中所述收缩区域仅部分布置在所述栅电极之下，其中在所述收缩区域中的薄片掺杂密度低于2.5×10¹⁴ cm^-2，并且其中所述收缩区域配置为在高于所述SiC装置的标称电流密度的电流密度耗尽以增加所述源区域的电阻，其中，所述阱区域被掺杂到所述收缩区域的两倍到十五倍。

2.如权利要求1所述的SiC装置，其中所述源接触区域被重度掺杂到所述收缩区域的至少四倍。

3.如权利要求1所述的SiC装置，其中所述收缩区域配置为当所述电流密度是所述SiC装置的标称额定电流密度的至少四倍时，增加所述SiC装置的电阻。

4.如权利要求1所述的SiC装置，其中所述收缩区域中的所述薄片掺杂密度在2.5×10¹²cm^-2和5×10¹³ cm^-2之间。

5.如权利要求1所述的SiC装置，其中所述收缩区域的宽度在0.5微米和2.5微米之间。

6.如权利要求5所述的SiC装置，其中所述收缩区域配置为当支持高于额定漏极-源极电压的30%时，提供在5微秒和20微秒之间的短路耐受时间。

7.如权利要求1所述的SiC装置，其中在具有高于额定值的30%的漏极电压的短路故障下，峰值电流被限制到标称额定值的四倍到十倍。

8.如权利要求1所述的SiC装置，其中所述SiC装置的单元节距是4.5微米到6.5微米。

9.一种碳化硅SiC装置，所述碳化硅SiC装置包括：

多个半导体装置单元，其中所述多个半导体装置单元中的每个包括：

具有第一导电类型的漂移区域；

布置在所述漂移区域之上的栅电极；

布置在邻接于所述漂移区域的阱区域，其中所述阱区域具有第二导电类型；以及

布置在邻接于所述阱区域的、具有所述第一导电类型的源区域，其中所述源区域包括源接触区域和收缩区域，其中所述收缩区域不完全布置在所述栅电极之下，其中所述收缩区域中的薄片掺杂密度低于2.5×10¹⁴ cm^-2并且所述源接触区域的薄片掺杂密度至少是2.5×10¹⁴ cm^-2，并且其中所述阱区域被掺杂到所述收缩区域的两倍到十五倍。

10.如权利要求9所述的SiC装置，其中所述收缩区域配置为在高于所述SiC装置的标称电流密度的电流密度耗尽以增加所述源区域的电阻。

11.如权利要求9所述的SiC装置，其中半导体层被包括在包括MOSFET、UMOSFET、VMOSFET、绝缘栅双极晶体管（IGBT）、绝缘基极MOS控制晶闸管（IBMCT）、结型场效应晶体管（JFET）或金属半导体场效应晶体管（MESFET）的装置中。

12.如权利要求9所述的SiC装置，其中所述收缩区域配置为当电流密度是所述SiC装置的标称额定电流密度的至少四倍时，增加所述SiC装置的电阻。

13.如权利要求9所述的SiC装置，其中所述收缩区域中的所述薄片掺杂密度在2.5×10¹² cm^-2和5×10¹³ cm^-2之间，并且所述源接触区域中的掺杂浓度在1×10¹⁵ cm^-2和8×10¹⁵cm^-2之间。

14.如权利要求9所述的SiC装置，其中所述收缩区域的宽度在0.5微米和2.5微米之间。

15.如权利要求9所述的SiC装置，其中所述收缩区域的所述薄片掺杂密度乘以所述收缩区域的长度为从1.25×10⁸ cm^-1到1.25×10¹⁰ cm^-1。

16.如权利要求9所述的SiC装置，其中所述收缩区域配置为提供恒定的漏极电流对漏极电压相关性。

17.一种制作碳化硅SiC半导体层的方法，所述方法包括：

形成具有第一导电类型的源区域，包括：

将所述源区域的收缩区域注入到低于2.5×10¹⁴ cm^-2的薄片掺杂密度；以及

将邻接于所述收缩区域的所述源区域的源接触区域注入到高于所述收缩区域的薄片掺杂密度的薄片掺杂密度；

通过将阱区域注入到所述收缩区域的薄片掺杂密度的两倍到十五倍的薄片掺杂密度来形成邻接于所述源区域的、具有第二导电类型的所述阱区域；以及

在所述收缩区域的一部分和所述阱区域的一部分之上形成栅电极，其中所述栅电极不完全覆盖所述源区域的所述收缩区域。

18.如权利要求17所述的方法，其中注入所述源接触区域包括将所述源接触区域注入到所述收缩区域的所述薄片掺杂密度的至少四倍的薄片掺杂密度。

19.如权利要求18所述的方法，包括将所述收缩区域注入到在2.5×10¹² cm^-2和5×10¹³cm^-2之间的薄片掺杂密度。

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