CN108566200A - 一种分频器控制器电路、锁相环及芯片 - Google Patents

Abstract

本申请实施例公开了一种分频器控制器电路、锁相环及芯片，包括：结合加法器的第一信号输入端输入在预设时间段内为周期性的第一数字信号；数字滤波器的信号输入端输入均匀非周期性抖动的第二数字信号，数字滤波器的信号输出端连接结合加法器的第二信号输入端；第一数字信号与第二数字信号在结合加法器中相加生成非周期性抖动的第三数字信号；结合加法器的信号输出端连接DDSM的信号输入端，DDSM将根据第三数字信号输出一分频信号。第三数字信号进入到DDSM后生成的分频信号相位噪声中的锯齿波形随机分布，分频信号处理后输入锁相环鉴相器的反馈信号相位噪声中的锯齿波形随机打散，进而可以减少了因非线性失调产生的杂散。

Description

一种分频器控制器电路、锁相环及芯片

技术领域

本申请涉及半导体电路技术领域，尤其涉及一种分频器控制器电路、锁相环及芯片。

背景技术

在无线通信系统中需要一个或多个载波信号把要传输的信息调制到特定信道频率，或者把接收到的射频信号解调到基带为后续的信号处理做准备。传统技术中，载波信号是由一个小数分频的频率合成器产生。

如图1所示，是一种小数分频锁相环的结构示意图。鉴相器检测输入信号和反馈信号的频差和相差，产生脉冲控制信号送入电荷泵。电荷泵将脉冲控制信号转换成电流对环路滤波器的电容Cp进行充放电。环路滤波器产生控制电压送入压控振荡器，压控振荡器的输出信号经过分频器产生反馈信号，反馈信号作为分频器控制器时钟信号，分频器控制器输出一个分频信号与一个固定的分频数相加得到一个新的分频数控制分频器控制器计算新的反馈信号。新的反馈信号将被反馈至鉴相器，形成一个反馈系统。反馈系统直到新的反馈信号和输入信号相位一致时，或者相差一个固定的值，将锁相环锁定。

由于分频器控制器输入的数字信号为一段周期性数字信号且变化比较缓慢，因此相关性强，由于信号特性的原因使得电路中的分频器控制器输出的分频信号相位噪声为均匀的锯齿波形，当鉴相器和电荷泵非线性失调时，根据分频信号生成的新的反馈信号相位噪声的锯齿波形就会产生许多杂散。非线性失调产生的杂散在锁相环带内和带外都有，锁相环环路低通滤波可以对带外的杂散起到抑制作用，而对带内的杂散则无法抑制，使得系统的信噪比恶化。

发明内容

本申请提供了一种分频器控制器电路、锁相环及芯片，以解决传统的锁相环中的鉴相器和电荷泵非线性失调时，锁相环带内产生杂散的问题。

为了解决上述技术问题，本申请实施例公开了如下技术方案：

第一方面，本申请实施例提供了一种分频器控制器电路，包括：结合加法器，结合加法器的第一信号输入端输入第一数字信号，第一数字信号在预设时间段内为周期性数字信号；数字滤波器，数字滤波器的信号输入端输入第二数字信号，第二数字信号为均匀分布非周期抖动数字信号，数字滤波器的信号输出端连接结合加法器的第二信号输入端；第一数字信号与第二数字信号在结合加法器中相加生成第三数字信号，第三数字信号为非周期性抖动数字信号；数字Delta-Sigma调制器(Digital Delta-Sigma Modulator，DDSM)，结合加法器的信号输出端连接DDSM的信号输入端，第三数字信号通过结合加法器的信号输出端输入到DDSM，DDSM将根据第三数字信号输出一分频信号，分频信号用于控制锁相环的分频器。经数字滤波器引入的第二数字信号与第一数字信号相加后生成的第三数字信号为非周期性的抖动数字信号，根据非周期性的抖动数字信号的相关性弱的原理，使得第三数字信号进入到DDSM后生成的分频信号相位噪声中锯齿波形随机分布，因此使得根据分频信号处理后输入到锁相环鉴相器的反馈信号相位噪声中的锯齿波形随机打散，进而减少了因非线性失调产生的杂散。

第二方面，本申请实施例提供了一种分频器控制器电路，包括：数字滤波器，数字滤波器的信号输入端输入第四数字信号，第四数字信号为均匀分布非周期性抖动数字信号；DDSM,DDSM为N阶MASH(Multi Stage Noise Shaping,多级噪声整形调制器),N≥2，N阶MASH第一阶的EFM(Error Feedback Modulator，噪声差反馈调制器)包括高位加法器和低位加法器，低位加法器的进位输出端连接高位加法器的进位输入端，高位加法器的第一信号输入端输入第五数字信号，低位加法器的第一信号输入端输入第六数字信号，第五数字信号为预设时间段内周期性高位数字信号，第六数字信号为预设时间段内周期性低位数字信号；结合加法器，高位加法器的进位输出端和加法输出端均连接结合加法器的第一信号输入端，结合加法器的第二信号输入端连接数字滤波器的信号输出端，低位加法器的加法输出端与结合加法器的加法输出端均与N阶MASH的第二阶EFM相连接。经数字滤波器引入的第四数字信号与经高位加法器输出的数字信号相加后生成的数字信号为非周期性的抖动数字信号，因此结合加法器加法输出端输出的数字信号和低位加法器加法输出端组成生成的为非周期性的抖动数字信号，根据非周期性的抖动数字信号的相关性弱的原理，使得DDSM最终生成的分频信号相位噪声中的锯齿波形随机分布，因此使得根据分频信号处理后输入到锁相环鉴相器的反馈信号相位噪声的锯齿波形随机打散，进而减少了因非线性失调产生的杂散。

第三方面，本申请实施例提供了一种锁相环，包括分频器、鉴相器、电荷泵和分频器控制器，分频器控制器包括分频器控制器电路，分别向分频器控制器输入预设时间段内为周期性的数字信号和均匀分布非周期抖动数字信号，获得非周期性抖动数字信号，根据非周期性抖动数字信号生成一分频信号输出给分频器，分频器根据接收的分频信号计算输入鉴相器的反馈信号，鉴相器根据反馈信号生成脉冲控制信号发送给电荷泵。由于分频器控制器中的分频器控制器电路可以使得输出给鉴相器的反馈信号相位噪声在时域上的锯齿波形随机分布，因此使得根据分频信号处理后输入到鉴相器的反馈信号相位噪声的锯齿波形随机打散，进而减少了因非线性失调产生的杂散。

第四方面，本申请实施例提供了一种芯片，包括：微处理器；用于存储微处理器处理可执行指令的存储器；锁相环，锁相环内设置有分频器控制器电路。由于锁相环可以减少因非线性失调产生的杂散，优化了芯片系统的信噪比。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为传统的小数分频锁相环的结构示意图；

图2为本申请提供的一种分频器控制器电路的结构示意图；

图3为本申请提供的一种相位噪声频谱图；

图4为本申请提供的另一种相位噪声频谱图；

图5为本申请提供的另一种分频器控制器电路的结构示意图；

图6为本申请提供的又一种分频器控制器电路的结构示意图；

图7为本申请提供的3阶MASH的结构示意图；

图8为本申请提供的一种锁相环的结构示意图；

图9为本申请提供的一种芯片的结构示意图。

具体实施方式

下面结合附图对本申请进行详细说明。

如图2所示为本申请提供的一种分频器控制器电路，包括结合加法器、数字滤波器和DDSM,结合加法器的第一信号端输入第一数字信号，第一数字信号与传统的锁相环中的分频器控制器接收的数字信号相同为一段预设时间内为周期性的数字信号。本实施例中，预设时间段较长，可能为十几个时钟周期，一次也可以认为第一数字信号是一端变化缓慢的数字信号。结合加法器的输出端连接DDSM的信号输入端，由于第一数字信号在预设时间内可以视为一常数或者一个缓慢变化的数，由信号的相关性原理，第一数字信号的相关性较强。因此使得第一数字信号经结合加法器进入到DDSM后会输出分频信号，分频信号相位噪声波形中存在锯齿波波形，由于最终进入到鉴相器的反馈信号是根据DDSM的输出的分频信号处理生成的，一旦鉴相器发生非线性失调，反馈信号相位噪声中对应的锯齿波位置则会非线性叠加产生大量的杂散。

本申请实施例中的数字滤波器的信号输入端输入第二数字信号，第二数字信号的目的就是从源头减少DDSM输出的频信号相位噪声波形中的锯齿波。此处数字滤波器的作用是将第二数字信号中的噪声滤除掉，以免影响第二数字信号中的噪声影响输入到DDSM中的信号能量。锯齿波形的产生是由于进入到DDSM中的信号为一段可以视为常数的数字信号，因此只要把进入到DDSM中的信号变成一段变化较大的无规律的抖动信号即可减少信号的相关性，从而减少分频信号相位噪声波形中的锯齿波。因此本申请中的第二数字信号为均匀分布非周期抖动数字信号，需要指出的是第二数字信号必须是能量均匀的，目的是使得第二数字信号与第一数字信号在结合加法器中叠加处理后保证第一数字信号的能量是均匀的。

由上述可知，第一数字信号为一段在预设时间段内为周期性数字信号，信号相关性较强。第二数字信号为均匀分布非周期抖动数字信号，而且第二数字信号是一段大幅度抖动信号，这样才可以使得第一数字信号和第二数字信号叠加后生成的第三数字信号为一段非周期性大幅度抖动信号，信号相关性较小。由于第三数字信号的特性，输入到DDSM后产生的分频信号相位噪声波形中的锯齿波也大大减少，而且是离散存在。这样将输出的分频信号叠加一个固定的分频数后发送给分频器，最终获得的输入到鉴相器中的反馈信号相位噪声波形中也存在少量的锯齿波形，即使鉴相器发生非线性失调，也是在离散存在的少量锯齿波处非线性得加产生杂散。

需要指出的是，如果第二数字信号的频谱功率密度小于DDSM的量化噪声频谱功率密度时，对应的第二数字信号的位宽小于第一数字信号的位宽，则对削弱输入输出的相关性比较弱。相反，如果第二数字信号的频谱功率密度大于DDSM的量化噪声频谱功率密度时，对应的第二数字信号的位宽大于第一数字信号的位宽，则此时DDSM的输出会以第二数字信号为主导变得噪声化，而且DDSM输出的分频信号位宽也会变的过宽。因此在本实施例中的第一数字信号和第二数字的位宽是一致的。

在示意性的实施例中，假设第一数字信号为00000000000000001111111111111111，暂且认为第一数字信号为一段预设时间内为周期性的数字信号。由上述可知，第一数字信号的输入输出的相关性较强，因此引入第二数字信号01101011001011010001100101011010，第二数字信号中的0和1分布无规律，但是0和1的数量是相同的，进而保证了第二数字信号为一段均匀的非周期性抖动数字信号。如果根据第一数字信号生成的反馈信号进入到鉴相器发生非线性失调后的相位噪声频谱图如图3，则将第一数字信号和第二数字信号相加后输入到DDSM，最终生成的反馈信号进入到鉴相器发生非线性失调后的相位噪声频谱图如图4，比较图3和图4，图4中的杂散明显减少。当然，上述对第一数字信号和第二数字信号的举例以及对应生成的相位噪声频谱图只是示意性的。

由上述实施例可知由于经数字滤波器引入的第二数字信号与第一数字信号相加后生成的第三数字信号为非周期性的抖动数字信号，根据非周期性的抖动数字信号的相关性弱的原理，使得第三数字信号进入到DDSM后生成的分频信号相位噪声中锯齿波形随机分布，因此使得根据分频信号处理后输入到锁相环鉴相器的反馈信号相位噪声中的锯齿波形被随机打散，进而减少了因非线性失调产生的杂散。

在上述实施例中指出了第一数字信号和第二数字信号必须位宽是相同的，因此假设第一数字信号为N比特，则第二数字信号也必须是N比特，对应的数字滤波器也必须是N比特级的，无形中增加了电路的面积。

为了在不影响杂散的前提下，能减小电路面积，本申请实施例还提供了另外一种分频器控制器电路。如图5所示，包括结合加法器、数字滤波器、位宽放大器和DDSM。与上述实施例提供的分频器控制器电路不同的是，在本实施例中在数字滤波器与结合加法器之间设置一位宽放大器，位宽放大器的作用可以根据对应的放大比例将小位宽的数字信号进行放大。

还是参照上述给出的示意性举例，如果在图2示出的分频器控制器电路中输入的第一数字信号和第二数字信号均为N比特，则数字滤波器也必须是N比特级。而本实施例中，可以设定位宽放大器的放大倍数，使第二数字信号的位宽为N/2比特，因此对应的数字滤波器为N/2比特级，因此相对上述实施例中的分频器控制器电路，电路中的数字滤波器就少N/2比特的面积。

上述实施例虽然相应减少的数字滤波器的硬件面积，但是结合加法器仍然是原始的电路面积，如果按照输入到结合加法器中的数字信号为N比特的，则结合加法器也是N比特级的。因此结合加法器的硬件面积也是很大的。

为了解决上述问题，本申请实施例又提供了第三种分频器控制器电路，如图6所示，本实施例提供的分频器控制器电路包括数字滤波器、结合加法器和DDSM。其中DDSM为N阶MASH，N≥2。由于3阶MASH输出的频谱图是最优的，对应的上述其他实施例中的DDSM都为3阶MASH，如图7给出的是一种3阶MASH的结构示意图，图7中加法器的Cout为进位输出端，Sout为加法输出端，Cin为进位输入端，1/Z为触发器单元。

因此本实施例中以3阶MASH为例，将3阶MASH第一阶中的EFM中的加法器分为高位加法器和低位加法器，对应的将上述实施例中的第一数字信号分为高位段数字信号和低位段数字信号，为了描述方面，本实施例中暂且将高位段数字信号定义为第五数字信号，低位段数字信号定义为第六数字信号。第五数字信号和第六数字信号均为预设时间段内周期性数字信号。第六数字信号相比第五数字信号延迟一个时钟周期，本实施例中的低位加法器的进位输出端连接高位加法器的进位输入端，低位加法器的溢出位作为高位加法器的进位输入。高位加法器的第一信号输入端输入第五数字信号，低位加法器的第一信号输入端输入第六数字信号。高位加法器的进位输出端的溢出位和高位加法器的加法输出端信号合并成一条总线在最高为补一位0组成段数字信号输入到结合加法器的第一信号输入端。

结合加法器的第二信号输入端连接数字滤波器的信号输出端，低位加法器的加法输出端与结合加法器的加法输出端均与3阶MASH的第二阶EFM相连接。由于高位加法器输入的第五数字信号为高位段数字信号，因此输入滤波器的数字信号也应该相应为均匀非周期性的高位段数字信号，本实施例中将输入数字滤波器的均匀非周期性的高位段数字信号定义为第四数字信号。

进一步地，3阶MASH第一阶的EFM还包括第一触发器单元和第二触发器单元，第一触发器单元分别连接低位加法器的加法输出端和和低位加法器的第二信号输入端，第二触发器单元分别连接结合加法器的加法输出端和和所述高位加法器的第二信号输入端。结合加法器的进位输出端连接3阶MASH的误差消除滤波器。

假设以上述给出的示例，第一数字信号为N比特，在本实施例中不放假设第五数字信号和第六数字信号均为N/2比特，则第四数字信号也为N/2比特，由于输入到结合加法器中的数字信号为高位加法器的进位输出端的溢出位和高位加法器的加法输出端信号合并而成，而且在中间又在高位补了一位0，因此进入到结合加法器第一信号输入端的数字信号为N/2+2比特，为了保证信号的均衡，结合加法器第一信号输入端输入的数字信号进入到结合加法器中之后，直接将高两位通过结合加法器的进位输出端溢出输入到3阶MASH的误差消除滤波器中滤除。对应地，本实施例中结合加法器的加法相应低位输出端与3阶MASH的第二阶EFM相连接。

通过上述分析，本实施例中由于高位加法器输入的第五数字信号为N/2比特，数字滤波器输入的第四信号为N/2比特，则结合加法器变为N/2比特级，数字滤波器也是N/2比特级，而高位加法器和低位加法器相加还是N比特，因此相当于在没有改变DDSM面积前提下，同时把数字滤波器和结合加法器的面积均减少了一半，大大节省了数字滤波器和结合加法器中的硬件结构。当然上述只是示例性的，如果输入到高位加法器中的第五数字信号为N/5比特，则相应的结合加法器和数字滤波器减少了4N/5个加法器，其他举例不在一一赘述。

经数字滤波器引入的第四数字信号与经高位加法器输出的数字信号相加后生成的数字信号为非周期性的抖动数字信号，因此结合加法器加法输出端输出的数字信号和低位加法器加法输出端组成生成的为非周期性的抖动数字信号，根据非周期性的抖动数字信号的相关性弱的原理，使得DDSM最终生成的分频信号相位噪声中的锯齿波形被随机打散，因此使得根据分频信号处理后输入到锁相环鉴相器的反馈信号相位噪声的锯齿波形也是随机分布的，进而减少了因非线性失调产生的杂散，而且本实施例中的数字滤波器和结合加法器均可以减少内部的硬件结构，进一步降低了分频器控制器电路的电路面积和功耗。

与上述提供的分频器控制器电路的实施例相对应，本申请还提供了一种锁相环的实施例，如图8所示，包括分频器、鉴相器、电荷泵和分频器控制器。

其中本实施例中的分频器控制器包括分频器控制器电路，分频器控制电路中包括数字滤波器、结合加法器和DDSM。向分频器控制器输入预设时间段内为周期性的数字信号和均匀分布非周期抖动数字信号，经分频器控制电路中的结合加法器相加后获得非周期性抖动数字信号，根据非周期性抖动数字信号生成一分频信号输出给分频器，分频器根据接收的分频信号计算输入鉴相器的反馈信号，鉴相器根据反馈信号生成脉冲控制信号发送给电荷泵。

由于分频器控制器中的分频器控制器电路可以使得输出给鉴相器的反馈信号相位噪声中的锯齿波形随机分布，因此使得根据分频信号处理后输入到鉴相器的反馈信号相位噪声的锯齿波形也是随机分布的，进而减少了因非线性失调产生的杂散，提高了锁相环系统的信噪比。

由上述实施例可知，本申请实施例提供了3种分频器控制器电路，因此如果根据需要，锁相环中的分频器控制器可以选择最优的分频器控制器电路，以降低数字锁中分频器控制器电路的电路面积。

对应的，本申请实施例还提供了一种芯片，如图9所示，本申请提供的芯片包括微处理器、存储器和锁相环。

存储器用于存储微处理器处理的可执行指令，存储器存储的可执行指令包括程序代码，程序代码包括计算机操作指令。存储器可能包含随机存取存储器(random accessmemory，简称RAM)，也可能还包括非易失性存储器(non-volatile memory)，例如至少一个磁盘存储器。

图中仅示出了一个微处理器，当然，微处理器也可以根据需要，为多个微处理器。微处理器，用于读取存储器中存储的程序代码。微处理器通常是控制芯片的整体功能，此外，微处理器可以包括一个或多个模块，微处理器和其他组件之间的交互。

微处理器与锁相环通信连接，锁相环内设置有分频器控制器电路。由于锁相环可以减少因非线性失调产生的杂散，优化了芯片系统的信噪比。进一步地，锁相环中的分频器控制器可以根据需求选择最优的分频器控制器电路，进而降低芯片的功耗。例如，射频芯片，包括：蓝颜、GSM等，由于芯片进行无线发生传输的时候对芯片的功耗要求极高，因此可以选择本申请中功耗最低的分频器控制器电路，从而使得芯片功耗降到最低，延长相应信号设备的工作时长。

本实施例中，微处理器、存储器和锁相环均封装在芯片外壳内。芯片还包括电源组件，电源组件为芯片的各种组件包括微处理器、存储器和锁相环提供电力。电源组件可以包括电源管理系统，一个或多个电源，及其他与为芯片生成、管理和分配电力相关联的组件。在示例性实施例中，芯片还可以配置I/O接口，I/O接口为微处理器和外围接口模块之间提供接口，也可以是与存储器提供的接口。

文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本申请说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于锁相环和芯片实施例而言，由于其中的分频器控制器电路基本相似于分频器控制器电路的实施例，所以描述的比较简单，相关之处参见分频器控制器电路实施例中的说明即可。

以上所述的本申请实施方式并不构成对本申请保护范围的限定。

Claims (8)

1.一种分频器控制器电路，其特征在于，包括：

结合加法器，所述结合加法器的第一信号输入端输入第一数字信号，所述第一数字信号在预设时间段内为周期性数字信号；

数字滤波器，所述数字滤波器的信号输入端输入第二数字信号，所述第二数字信号为均匀分布非周期抖动数字信号，所述数字滤波器的信号输出端连接所述结合加法器的第二信号输入端；所述第一数字信号与所述第二数字信号在所述结合加法器中相加生成第三数字信号，所述第三数字信号为非周期性抖动数字信号；

数字Delta-Sigma调制器(DDSM)，所述结合加法器的信号输出端连接所述DDSM的信号输入端，所述第三数字信号通过所述结合加法器的信号输出端输入到所述DDSM，所述DDSM将根据第三数字信号输出一分频信号，所述分频信号用于控制锁相环的分频器。

2.根据权利要求1所述的分频器控制器电路，其特征在于，所述第一数字信号与所述第二数字信号的数位宽度相同。

3.根据权利要求1所述的分频器控制器电路，其特征在于，所述数字滤波器与所述结合加法器之间设置有一数位宽度放大器，所述数位宽度放大器分别连接所述数字滤波器的信号输出端和所述结合加法器的第二信号输入端；

所述第二数字信号的数位宽度小于所述第一数字信号的数位宽度，所述数位宽度放大器将过滤后的所述第二数字信号进行数位宽度放大，以使所述第二数字信号的数位宽度等于所述第一数字信号的数位宽度。

4.一种分频器控制器电路，其特征在于，包括：

数字滤波器，所述数字滤波器的信号输入端输入第四数字信号，所述第四数字信号为均匀分布非周期抖动数字信号；

DDSM,所述DDSM为N阶MASH,N≥2，所述N阶MASH第一阶的EFM包括高位加法器和低位加法器，所述低位加法器的进位输出端连接所述高位加法器的进位输入端，所述高位加法器的第一信号输入端输入第五数字信号，所述低位加法器的第一信号输入端输入第六数字信号，所述第五数字信号为预设时间段内周期性高位数字信号，所述第六数字信号为预设时间段内周期性低位数字信号；

结合加法器，所述高位加法器的进位输出端和加法输出端均连接所述结合加法器的第一信号输入端，所述结合加法器的第二信号输入端连接所述数字滤波器的信号输出端，所述低位加法器的加法输出端与所述结合加法器的加法输出端均与所述N阶MASH的第二阶EFM相连接。

5.根据权利要求4所述的分频器控制器电路，其特征在于，所述N阶MASH第一阶的EFM还包括第一触发器单元和第二触发器单元，所述第一触发器单元分别连接所述低位加法器的加法输出端和和所述低位加法器的第二信号输入端，所述第二触发器单元分别连接所述结合加法器的加法输出端和和所述高位加法器的第二信号输入端。

6.根据权利要求4或5所述的分频器控制器电路，其特征在于，所述结合加法器的进位输出端连接所述N阶MASH的误差消除滤波器。

7.一种锁相环，其特征在于，包括分频器、鉴相器、电荷泵和分频器控制器，所述分频器控制器包括如权利要求1-6任一项所述的分频器控制器电路，分别向所述分频器控制器电路输入预设时间段内为周期性的数字信号和均匀分布非周期抖动数字信号，获得非周期性抖动数字信号，然后输出给分频器，所述分频器根据接收的非周期性抖动数字信号计算输入鉴相器的反馈信号，所述鉴相器根据所述反馈信号生成脉冲控制信号发送给电荷泵。

8.一种芯片，其特征在于，包括：

微处理器；

用于存储所述微处理器处理可执行指令的存储器；

如权利要求7所述的锁相环，所述锁相环内设置有如权利要求1-6任一项所述的分频器控制器电路。