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CN108269803A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN108269803A
CN108269803A CN201710599547.1A CN201710599547A CN108269803A CN 108269803 A CN108269803 A CN 108269803A CN 201710599547 A CN201710599547 A CN 201710599547A CN 108269803 A CN108269803 A CN 108269803A
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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

在制造半导体器件的方法中，在两个鳍结构之间形成由介电材料制成的分隔壁。在分隔壁和两个鳍结构上方形成伪栅极结构。在伪栅极结构上方形成层间介电(ILD)层。去除ILD层的上部，从而暴露伪栅极结构。用金属栅极结构替换伪栅极结构。实施平坦化操作以暴露分隔壁，从而将金属栅极结构分成第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构通过分隔壁分隔开。本发明的实施例还涉及半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路，并且更具体地，涉及具有鳍结构的半导体器件及其制造工艺。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。Fin FET器件通常包括具有高高宽比的半导体鳍，并且在该半导体鳍中形成半导体晶体管器件的沟道和源极/漏极区域。在鳍结构上方以及沿着鳍结构的侧面(例如，包裹)形成栅极，利用沟道和源极/漏极区域的增大的表面积的优势，以产生更快、更可靠和更易控制的半导体晶体管器件。金属栅极结构与具有高介电常数的高k栅极电介质通常一起用于Fin FET器件，并且通过栅极置换技术制造。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：在两个鳍结构之间形成由介电材料制成的分隔壁；在所述分隔壁和所述两个鳍结构上方形成伪栅极结构；在所述伪栅极结构上方形成层间介电(ILD)层；去除所述层间介电层的上部，从而暴露所述伪栅极结构；用金属栅极结构替换所述伪栅极结构；以及实施平坦化操作以暴露所述分隔壁，从而将所述金属栅极结构分成第一栅极结构和第二栅极结构，其中，所述第一栅极结构和所述第二栅极结构通过所述分隔壁分隔开。
本发明的另一实施例提供了一种制造半导体器件的方法，所述方法包括：形成第一鳍结构、第二鳍结构和第三鳍结构，所述第二鳍结构位于所述第一鳍结构和所述第三鳍结构之间，所述第一鳍结构至所述第三鳍结构的每个均由半导体材料制成并且具有绝缘盖层；形成隔离绝缘层，从而使得所述第一鳍结构至所述第三鳍结构嵌入在所述隔离绝缘层内并且暴露所述绝缘盖层；在所述隔离绝缘层上方形成第一掩模图案，所述第一掩模图案具有位于所述第二鳍结构上方的第一开口；通过使用所述第一掩模图案作为蚀刻掩模的蚀刻使所述第二鳍结构凹进；在凹进的第二鳍结构上形成介电分隔壁；使所述隔离绝缘层凹进，以使所述第一鳍结构和所述第三鳍结构的上部以及所述介电分隔壁的上部暴露；在暴露的第一鳍结构和暴露的第三鳍结构以及暴露的介电分隔壁上方形成第一伪栅极结构；在所述第一伪栅极结构上方形成层间介电(ILD)层；去除所述层间介电层的上部，从而暴露所述第一伪栅极结构；用金属栅极结构替换所述第一伪栅极结构；以及实施平坦化操作，以暴露所述介电分隔壁，从而将所述金属栅极结构分成第一栅极结构和第二栅极结构，其中，所述第一栅极结构和所述第二栅极结构通过所述介电分隔壁分隔开。
本发明的又一实施例提供了一种半导体器件，包括：第一栅电极，设置在形成在衬底上的隔离绝缘层上方；第二栅电极，设置在所述隔离绝缘层上方，所述第一栅电极和所述第二栅电极在第一方向上延伸并且沿着第一方向对准；以及介电分隔壁，从所述隔离绝缘层突出以及设置在所述第一栅电极和所述第二栅电极之间并且分隔开所述第一栅电极和所述第二栅电极，其中，所述介电分隔壁由与所述隔离绝缘层不同的介电材料制成。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的一些实施例的半导体器件的立体图。图1B示出了根据本发明的一些实施例的半导体器件的平面图。图1C示出了根据本发明的一些实施例的对应于图1B的线X1-X1的截面图，并且图1D示出了根据本发明的一些实施例的对应于图1B的线X2-X2的截面图。图1E示出了根据本发明的一些实施例的对应于图1B的线Y1-Y1的截面图。图1F示出了根据本发明的其它实施例的对应于图1B的线Y1-Y1的截面图。
图2A是立体图，并且图2B是对应于图1B的线X1-X1的截面图，图2A和图2B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图3A是立体图，并且图3B是对应于图1B的线X1-X1的截面图，图3A和图3B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图4A是立体图，并且图4B是对应于图1B的线X1-X1的截面图，图4A和图4B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图5A是立体图，并且图5B是对应于图1B的线X1-X1的截面图，图5A和图5B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图6A是立体图，并且图6B是对应于图1B的线X1-X1的截面图，图6A和图6B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图7A是立体图，并且图7B是对应于图1B的线X1-X1的截面图，图7A和图7B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图8A是立体图，并且图8B是对应于图1B的线X1-X1的截面图，图8A和图8B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图9A是立体图，并且图9B是对应于图1B的线X1-X1的截面图，图9A和图9B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图10A是立体图，并且图10B是对应于图1B的线X1-X1的截面图，图10A和图10B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图11A是立体图，并且图11B是对应于图1B的线X1-X1的截面图，图11A和图11B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图12A是立体图，图12B是对应于图1B的线X1-X1的截面图，并且图12C是对应于图1B的线Y1-Y1的截面图，图12A、图12B和图12C都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图13A是立体图，并且图13B是对应于图1B的线X1-X1的截面图，图13A和图13B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图14A是立体图，图14B是对应于图1B的线X1-X1的截面图，并且图14C是对应于图1B的线Y1-Y1的截面图，图14A、图14B和图14C都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图15A是立体图，并且图15B是对应于图1B的线X1-X1的截面图，图15A和图15B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图16A是立体图，并且图16B是对应于图1B的线X1-X1的截面图，图16A和图16B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图17A是立体图，并且图17B是对应于图1B的线X1-X1的截面图，图17A和图17B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图18A是立体图，并且图18B是对应于图1B的线X1-X1的截面图，图18A和图18B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图19A是立体图，并且图19B是对应于图1B的线X1-X1的截面图，图19A和图19B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图20A是立体图，并且图20B是对应于图1B的线X1-X1的截面图，图20A和图20B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图21A是立体图，图21B是对应于图1B的线X1-X1的截面图，并且图21C是平面图，图21A、图21B和图21C都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图22A是立体图，图22B是对应于图1B的线X1-X1的截面图，并且图22C是平面图，图22A、图22B和图22C都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图23A示出了根据本发明的一些实施例的半导体器件的立体图。图23B示出了根据本发明的一些实施例的半导体器件的平面图。图23C示出了根据本发明的一些实施例的对应于图23B的线X11-X11的截面图，并且图23D示出了根据本发明的一些实施例的对应于图23B的线X12-X12的截面图。
图24A是立体图，并且图24B是对应于图23B的线X12-X12的截面图，图24A和图24B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图25A是立体图，并且图25B是对应于图23B的线X12-X12的截面图，图25A和图25B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图26A是立体图，并且图26B是对应于图23B的线X12-X12的截面图，图26A和图26B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图27A是立体图，并且图27B是对应于图23B的线X12-X12的截面图，图27A和图27B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图28A是立体图，并且图28B是对应于图23B的线X12-X12的截面图，图28A和图28B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图29A是立体图，并且图29B是对应于图23B的线X12-X12的截面图，图29A和图29B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图30A是立体图，并且图30B是对应于图23B的线X12-X12的截面图，图30A和图30B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图31A是立体图，并且图31B是对应于图23B的线X12-X12的截面图，图31A和图31B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图32A是立体图，并且图32B是对应于图23B的线X12-X12的截面图，图32A和图32B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图33A是立体图，并且图33B是对应于图23B的线X12-X12的截面图，图33A和图33B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图34A是立体图，并且图34B是对应于图23B的线X12-X12的截面图，图34A和图34B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图35A是立体图，并且图35B是对应于图23B的线X12-X12的截面图，图35A和图35B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图36A是立体图，图36B是对应于图23B的线X12-X12的截面图，并且图36C是平面图，图36A、图36B和图36C都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图37A是立体图，并且图37B是对应于图23B的线X12-X12的截面图，图37A和图37B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图38A是立体图，并且图38B是对应于图23B的线X12-X12的截面图，图38A和图38B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图39A是立体图，图39B是对应于图23B的线X12-X12的截面图，图39C是平面图并且图39D是沿着Y方向观察的侧面图，图39A、图39B、图39C和图39D都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图40A是立体图，并且图40B是对应于图23B的线X12-X12的截面图，图40A和图40B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图41A是立体图，并且图41B是对应于图23B的线X12-X12的截面图，图41A和图41B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图42A是立体图，并且图42B是对应于图23B的线X12-X12的截面图，图42A和图42B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图43A是立体图，并且图43B是对应于图23B的线X12-X12的截面图，图43A和图43B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图44A是立体图，图44B是对应于图23B的线X12-X12的截面图，并且图44C是平面图，图44A、图44B和图44C都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
图45A是立体图，并且图45B是对应于图23B的线X12-X12的截面图，图45A和图45B都示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段的一个。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚起见，各个部件可以不同比例任意地绘制。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以意味着“包括”或“由…组成”。
图1A至图1E示出了根据本发明的一些实施例的半导体鳍式场效应晶体管(FinFET)的各个视图。
在本发明中，沿着X方向延伸和对准的两个栅极图案通过由介电材料制成的分隔壁物理分隔开。如图1A至图1E所示，半导体器件包括衬底10、半导体鳍20和栅极结构90。半导体鳍20的底部嵌入在隔离绝缘层30内，隔离绝缘层30也称为浅沟槽隔离(STI)。在图1A至图1E中，四个鳍F1、F2、F3和F4设置在衬底10上方，但是鳍的数量不限于四个。一些栅极结构90通过由介电材料制成的分隔壁50物理分隔开。在一些实施例中，分隔壁50进一步由第一覆盖层51覆盖。侧壁间隔件76设置在栅极结构90的相对侧上。栅极结构90包括栅极介电层92、功函调整层94和主栅电极96。
未由栅极结构90覆盖的鳍20是源极/漏极(S/D)区域。在鳍20的S/D区域上形成外延层80并且在外延层80上方形成蚀刻停止层(ESL)82。此外，形成层间介电(ILD)层84以覆盖S/D结构。
在图1A至图1E中，在一些实施例中，鳍结构20包括以这种顺序设置的第一F1、第二F2、第三F3和第四F4鳍结构。鳍F2是伪鳍，在其上形成分隔壁50。在一些实施例中，当第一鳍F1和第二鳍F2之间的间距P1为FP时，第一鳍F1和第三鳍F3之间的间距P2为2FP并且第三鳍F3和第四鳍F4之间的间距P3为3FP或更多。在一些实施例中，第一间距P1为约14nm至30nm。
如图1C和图1D所示，在一些实施例中，位于S/D区域上的ESL 82和ILD层84的上表面之间的距离H1在从约14nm至约30nm的范围内。在一些实施例中，位于介电分隔壁50上的ESL 82和ILD层84的上表面之间的距离H2在从约20nm至约50nm的范围内。在一些实施例中，位于鳍F1上的功函调整层94和主栅电极96的上表面之间的距离H3在从约14nm至约30nm的范围内。在一些实施例中，鳍F1的顶面和主栅电极96的上表面之间的距离H4在从约18nm至约40nm的范围内。
在图1A至图1E中，介电分隔壁50和邻近的鳍之间的最小距离S1基本等于鳍之间的间隔。距离S1可以是鳍间隔的多倍。介电分隔壁50的宽度基本等于或略小于鳍宽度(例如，5至10nm)。
在一些实施例中，介电分隔壁50的宽度为约4nm至约8nm。在一些实施例中，介电分隔壁50和邻近的鳍(F1或F3)之间的最小距离S1(见图1B和图1D)为约8nm至约16nm。此外，在一些实施例中，第三鳍F3和ESL 82(即，栅极结构的端部)之间的间隔S2在从约8nm至约16nm的范围内。
如图1C和图1D所示，介电分隔壁50的底部位于隔离绝缘层30下部。在图1E中，线L1对应于隔离绝缘层30的上表面。如图1E所示，分隔壁50包括分隔部分50H和伪部分50L以避免塌陷。栅极结构90在介电分隔壁50的伪部分50L上方延伸，并且栅极连接仅在金属栅极的顶部处。在该实施例中，在分隔部分50H和伪部分50L之间存在具有比伪部分更小高度的“谷”部分。
在图1E中，在一些实施例中，从鳍F2的顶面测量的分隔部分50H的高度H5在从约80nm至约120nm的范围内。在一些实施例中，从鳍F2的顶面测量的伪部分50L的高度H6在从约60nm至约100nm的范围内。在一些实施例中，嵌入在隔离绝缘层30内的介电分隔壁50的底部(H7)在从约5nm至约30nm的范围内。
介电分隔壁50的材料可以是SiCN、SiOCN和金属氧化物(诸如HfO2、ZrO2和Al2O3)或任何合适的介电材料。在一些实施例中，SiCN用作介电分隔壁50。
图1F是本发明的另一实施例。在该实施例中，在分离部分50H和伪部分50L之间不存在“谷”部分。
图2A至图22C示出了根据本发明的一些实施例的顺序半导体器件制造工艺的各个阶段。在图2A至图22C中，“A”图(例如，图1A、图2A等)示出了立体图，“B”图(例如，图1B、图2B等)示出了对应于图1B的线X1-X1的沿着X方向的截面图，并且“C”图(例如，图21C等)示出了平面图。应该理解，可以在如图2A至图22C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下所描述的一些操作。操作/工艺的顺序可以互换。
在图2A和图2B中，在衬底10上方形成鳍结构20。为了制造鳍结构，通过例如热氧化工艺和/或化学汽相沉积(CVD)工艺在衬底(例如，半导体晶圆)上方形成掩模层。例如，该衬底是具有在从约1×1015cm-3至约5×1015cm-3的范围内的杂质浓度的p-型硅衬底。在其它实施例中，该衬底是具有在从约1×1015cm-3至约5×1015cm-3的范围内的杂质浓度的n-型硅衬底。
可选地，衬底10可以包括其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；和/或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p-型或n-型电导率)的各个区域。
在一些实施例中，例如，掩模层包括垫氧化物(例如，氧化硅)层24和氮化硅掩模层25。可以通过使用热氧化或CVD工艺形成垫氧化物层24。可以通过诸如溅射方法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它工艺形成氮化硅掩模层25。
在一些实施例中，垫氧化物层24的厚度在从约2nm至约15nm的范围内并且氮化硅掩模层25的厚度在从约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。例如，掩模图案是通过光刻形成的光刻胶图案。
通过使用掩模图案作为蚀刻掩模，形成垫氧化物层24和氮化硅掩模层25的硬掩模图案。
通过使用硬掩模图案作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化成鳍结构20。
在一个实施例中，设置在衬底10上方的鳍结构20由与衬底10相同的材料制成并且从衬底10持续地延伸。鳍结构20可以是固有的或适当地掺杂有n-型杂质或p-型杂质。
在附图中，设置了四个鳍结构20。这些鳍结构用于p-型Fin FET和/或n-型FinFET。鳍结构的数量不限于四个。该数量可以小至一个或多于四个。此外，多个伪鳍结构的一个可以设置为邻近鳍结构20的两侧以改进图案化工艺中的图案保真度。在一些实施例中，鳍结构20的宽度在从约5nm至约30nm的范围内，并且在某些实施例中，在从约7nm至约20nm的范围内。在一些实施例中，鳍结构20的高度H11在从约100nm至约300nm的范围内，并且在其它实施例中，在从约50nm至约100nm的范围内。当鳍结构的高度不一致时，可以从对应于鳍结构的平均高度的平面测量自衬底的高度。在一些实施例中，在鳍蚀刻之后的掩模图案的高度H12为约4nm至约50nm。
在图3A和图3B中，形成隔离绝缘层30(STI)。在衬底10上方形成绝缘材料层以形成隔离绝缘层30以完全覆盖鳍结构20。
例如，用于隔离绝缘层30的绝缘材料由通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的二氧化硅制成。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。隔离绝缘层30可以是SOG、SiO、SiON、SiOCN或氟掺杂的硅酸盐玻璃(FSG)。隔离绝缘层30可以掺杂有硼和/或磷。
此外，如图3A和图3B所示，实施诸如化学机械抛光(CMP)方法的平坦化操作，从而暴露掩模层25。
在图4A和图4B中，在隔离绝缘层30上形成第一掩模层40并且在第一掩模层40上形成第二掩模层42。第一掩模层40包括SiN和SiON的一层或多层。第二掩模层42由诸如非晶硅或多晶硅、硅锗或锗的IV族材料的非晶材料或多晶材料制成。在一些实施例中，第一掩模层40是具有约5nm至约30nm的厚度的SiN，并且第二掩模层42由具有约5nm至约30nm的厚度的非晶Si制成。可以通过CVD、PVD或ALD或任何合适的膜形成方法来形成第一掩模层和第二掩模层。
在图5A和图5B中，在第二掩模层42上方形成光刻胶层45并且通过使用光刻和蚀刻操作去除第二鳍F2上方的第一掩模层和第二掩模层的一部分。
在图6A和图6B中，通过使用穿过开口46的合适的蚀刻操作去除第二鳍F2上形成的掩模层24和25。通过该蚀刻，暴露了第二鳍F2的顶面。
在图7A和图7B中，通过合适的干蚀刻使第二鳍F2凹进。由于蚀刻，鳍F2的上部具有U形残留物29，如图7B所示。
在图8A和图8B中，通过合适的湿蚀刻去除蚀刻残留物29。在一些实施例中，在制造操作的这个阶段，鳍F2的蚀刻深度H13在从约100nm至约300nm的范围内。
在图9A和图9B中，形成用于介电分隔壁50的介电材料。通过CVD或ALD形成介电材料的毯式层，并且之后实施CMP或回蚀刻操作。介电分隔壁50包括SiN、SiCN、SiOCN和金属氧化物(诸如HfO2、ZrO2和Al2O3)或任何合适的介电材料的一层或多层。
在一些实施例中，在形成用于介电分隔壁50的介电材料之前，形成第一覆盖层51。例如，第一覆盖层51由氧化硅或其它合适的介电材料制成并且可以通过CVD或ALD形成。在一些实施例中，第一覆盖层51的厚度在从约0.5nm至约2nm的范围内。
在图10A和图10B中，在隔离绝缘层30上方形成第三掩模层52并且形成具有开口56的光刻胶图案54。第三掩模层52由诸如非晶硅或多晶硅、硅锗或锗的IV族材料的非晶材料或多晶材料制成。在一些实施例中，第三掩模层52由具有约5nm至约30nm的厚度的非晶Si制成。开口56的大小与栅极的间距基本相同，并且位于随后划分栅极的位置处。
在图11A和图11B中，通过使用光刻胶图案54作为蚀刻掩模蚀刻第三掩模层52，从而在第三掩模层52中形成具有一个栅极间距宽度的开口58。在一些实施例中，开口58在Y方向上的宽度S11在从约20nm至约50nm的范围内。之后，去除光刻胶图案54。
在图12A至图12C中，通过使用图案化的第三掩模层52作为蚀刻掩模使介电分隔壁50的一部分凹进。之后，去除第三掩模层52。如图12C所示，通过这种凹进蚀刻，介电分隔壁50具有凹进的低部50L和没有凹进的高部50H。在一些实施例中，蚀刻的量H14在从约20nm至约100nm的范围内。
在图13A和图13B中，去除垫氧化物层24和SiN层25。通过这种操作，也部分地蚀刻了隔离绝缘层30，并且部分地暴露了介电分隔壁50。在制造工艺的这个阶段，在一些实施例中，分隔壁50(50H)从隔离绝缘层30的上表面的突出高度H15在从约5nm至约20nm的范围内。在一些实施例中，分隔壁50H和鳍F1或F3之间的高度差在从约10nm至约40nm的范围内。在一些实施例中，鳍F2和鳍F1或F3之间的高度差H17在从约100nm至约300nm的范围内。在一些实施例中，高部50H的高度H18在从约150nm至约400nm的范围内并且低部50L的高度H19在从约100nm至约300nm的范围内。
在图15A和图15B中，使隔离绝缘层30进一步凹进以使第一鳍F1、第三鳍F3和第四鳍F4以及介电分隔壁50的上部暴露。这里，凹进的第二鳍F2没有暴露并且仍嵌入在隔离绝缘层30内。在一些实施例中，第一鳍F1、第三鳍F3和第四鳍F4的暴露的量H20为约50nm至约200nm。
在图16A和图16B中，在暴露的鳍和介电分隔壁50上形成伪栅极介电层65。在一些实施例中，伪栅极介电层65由例如具有0.5nm至2nm的厚度的氧化硅制成并且可以通过CVD和/或ALD形成。也在隔离绝缘层30的上表面上形成伪栅极介电层65。
在图17A和图17B中，形成伪栅电极层并且通过使用包括层72和74的硬掩模图案化伪栅电极层，从而形成伪栅电极70。至少一个伪栅电极70设置在第一鳍和第三鳍以及介电分隔壁50的低部50L上方，并且至少一个伪栅电极70设置在第一鳍和第三鳍以及介电分隔壁50的高部50H上方。在一些实施例中，掩模层72由诸如SiN的氮化硅基材料制成，并且掩模层74由诸如SiO2的氧化硅基材料制成。
在图18A和图18B中，在伪栅电极70的相对侧上形成侧壁间隔件76。形成氮化硅基材料(例如SiN、SiON或SiCN)的毯式层并且之后实施各向异性蚀刻。通过这种蚀刻，去除了在暴露的鳍上形成的伪栅极介电层65。此外，在一些实施例中，使暴露的介电分隔壁50凹进。在这种情况下，可以获得如图1E所示的结构。在其它实施例中，没有使介电分隔壁50凹进。在这种情况下，可以获得如图1F所示的结构。
在图19A和图19B中，在暴露的鳍上形成源极/漏极(S/D)外延层80。外延S/D层80外延形成在暴露的鳍上并且包括SiP、SiC、SiCP、SiB、SiGe和Ge的一个或多个晶体层。在一些实施例中，在外延S/D层80上方进一步形成硅化物层。
随后，形成蚀刻停止层(ESL)82，并且在具有侧壁间隔件76的伪栅电极70之间的间隔中和在S/D区域上方形成层间介电(ILD)层84。ILD层84可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料并且可以由CVD或其它合适的工艺制成。用于介电分隔壁50的绝缘材料与用于隔离绝缘层30和ILD层84的材料不同。
实施诸如回蚀刻工艺和/或化学机械抛光(CMP)工艺的平坦化操作，以暴露伪栅电极70和介电分隔壁50的上部。之后，如图20A和图20B所示，去除伪栅电极70和伪栅极介电层65，从而形成栅极间隔89。
在图21A至图21C中，在栅极间隔89中形成包括栅极介电层92和金属栅电极层96的金属栅极结构90。在某些实施例中，栅极介电层92包括诸如氧化硅、氮化硅或高k介电材料的介电材料、其它合适的介电材料和/或它们的组合的一层或多层。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。
金属栅电极层96包括任何合适的材料，诸如铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。
在某些实施例中，一个或多个功函调整层94也设置在栅极介电层92和金属栅电极层96之间。功函调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层的导电材料制成。对于n-沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p-沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成功函调整层。此外，对于可以使用不同的金属层的n-沟道FET和p-沟道FET，可以分别形成功函调整层。
在形成金属栅极结构中，通过合适的膜形成方法形成栅极介电层、功函调整层和栅电极层，例如，用于栅极介电层的CVD或ALD，以及用于金属层的CVD、PVD、ALD或电镀，并且之后实施诸如CMP的平坦化操作以去除在ILD层84上方形成的过量的材料。
在图22A至图22C中，通过诸如CMP的平坦化操作使ILD层84和金属栅极结构90进一步凹进，从而暴露分隔壁50的高部50H。
在其它实施例中，在图20A和图20B的操作期间，暴露介电分隔壁50以将伪栅极结构分成两个子伪栅极结构，并且在图21A至图22C的操作期间，分别用金属栅极结构替换两个子伪栅极结构。
如上所述，在形成伪栅结构和金属栅极结构之前形成分隔壁50。因此，可以使分隔壁50的宽度最小化并且扩大金属栅电极和鳍结构的最终尺寸。
应该理解，该结构经受进一步CMOS工艺以形成诸如互连通孔、互连金属层、钝化层等的各个部件。
图23A至图23D示出了根据本发明的其它实施例的半导体鳍式场效应晶体管(FinFET)的各个视图。与图1A至图22C的那些相同或类似的材料、配置、工艺和/或结构可以应用于以下实施例，并且可以省略详细的说明。
在以下实施例中，介电分隔壁150和鳍120之间的距离基本改变。该距离可以由伪层的厚度限定。介电分隔壁150位于隔离绝缘层130上。栅极介电层192(介面氧化硅和高k介电材料)沉积在鳍120和介电分隔壁150上。
如图23A至图23D所示，半导体器件包括衬底110、半导体鳍120和栅极结构190。半导体鳍120的底部嵌入在隔离绝缘层130内，隔离绝缘层130也称为浅沟槽隔离(STI)。在图23A至图23D中，四个鳍F11、F12、F13和F14都设置在衬底110上方，但是鳍的数量不限于四个。一些栅极结构190通过由介电材料制成的分隔壁150A或150B物理分隔开。侧壁间隔件176设置在栅极结构190的相对侧上。栅极结构190包括栅极介电层192、功函调整层194和主栅电极196。
未由栅极结构190覆盖的鳍120是源极/漏极(S/D)区域。在鳍120的S/D区域上形成外延层180并且在外延层180上方形成蚀刻停止层(ESL)182。此外，形成层间介电(ILD)层184以覆盖S/D结构。
在图23A至图23D中，在一些实施例中，鳍结构120包括以这种顺序设置的第一F11、第二F12、第三F13和第四F14鳍结构。第一鳍F11和第二鳍F12之间的间距P31为2FP，第二鳍F12和第三鳍F13之间的间距P32为3FP并且第三鳍F13和第四鳍F14之间的间距P33为4FP或更多。在一些实施例中，其中，FP是基础鳍间距(由设计规则限定的最小鳍间距)FP，在一些实施例中，该间距FP为约14nm至30nm。
在一些实施例中，如图23C和图23D所示，位于S/D区域上的ESL 182和ILD层184的上表面之间的距离H32在从约14nm至约30nm的范围内。在一些实施例中，鳍F11的顶面和主栅电极196的上表面之间的距离H31在从约18nm至约40nm的范围内。
在图23A至图23D中，在一些实施例中，介电分隔壁150A和邻近的鳍F11或F12之间的距离S31在从约8nm至约20nm的范围内，并且介电分隔壁150B和邻近的鳍F13或F14之间的距离S32在从约20nm至约40nm的范围内。
在一些实施例中，介电分隔壁150A的宽度W31为约4nm至约8nm。在一些实施例中，介电分隔壁150B的宽度W32为约8nm至约40nm。
如图23C和图23D所示，介电分隔壁150的底部位于隔离绝缘层130的上表面上。
介电分隔壁的材料可以是SiCN、SiOCN和金属氧化物(诸如HfO2、ZrO2和Al2O3)或任何合适的介电材料。
图24A至图45B示出了根据本发明的其它实施例的顺序半导体器件制造工艺的各个阶段。在图24A至图45B中，“A”图示出了立体图，“B”图示出了对应于图23B的线X12-X12的沿着X方向的截面图，并且“C”图示出了平面图。应该理解，可以在如图24A至图45B所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下所描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用与上述实施例类似或相同的结构、配置、材料和/或工艺，并且可以省略详细的说明。
在图24A和图24B中，在衬底110上方形成鳍结构120。鳍F11至F14包括第一盖层122和第二盖层124。第一盖层122由诸如氧化钛、氧化铪和氧化锆的金属氧化物制成。在一些实施例中，第一盖层122的厚度为约5nm至约20nm。第二盖层124由诸如非晶硅或多晶硅、硅锗或锗的IV族材料的非晶材料或多晶材料制成。在一些实施例中，第二盖层124由具有约20nm至约50nm的厚度的非晶Si制成。
此外，形成隔离绝缘层(STI)130。在衬底110上方形成用于隔离绝缘层130的绝缘材料层以完全覆盖鳍结构120。实施诸如化学机械抛光(CMP)方法的平坦化操作，从而暴露第二盖层124。
在图25A至图25B中，使隔离绝缘层130凹进，并且形成氧化物层135。在一些实施例中，氧化物层135可以通过ALD和/或CVD形成并且具有约1nm至约5nm的厚度。在一些实施例中，在使隔离绝缘层130凹进之后，隔离绝缘层130的上表面和第二盖层124的顶面之间的距离在从约100nm至约400nm的范围内。
在图26A和图26B中，在凹进的隔离绝缘层130上方形成牺牲层140，使得覆盖有氧化物层135的第二盖层124从隔离绝缘层130突出。在一些实施例中，牺牲层140由诸如底部抗反射涂层(BARC)或光刻胶的有机材料制成。首先形成厚层，并且之后实施回蚀刻操作以调整牺牲层140的厚度。
在图27A和图27B中，通过湿和/或干蚀刻去除在第二盖层124上形成的氧化物层135，并且之后去除牺牲层140。
在图28A和图28B中，在鳍上方形成第一伪层142。第一伪层142由诸如非晶硅或多晶硅、硅锗或锗的IV族材料的非晶材料或多晶材料制成。在一些实施例中，第一伪层142由具有约5nm至约20nm的厚度的非晶Si制成。这里，在邻近的鳍结构上形成的第一伪层之间形成间隔。形成非晶Si的毯式层并且之后实施各向异性蚀刻。在一些实施例中，在第一鳍F11和第二鳍F12上形成的第一伪层之间的间隔S41在从约4nm至约14nm的范围内。在一些实施例中，隔离绝缘层130的上表面和第一伪层142的顶面之间的高度H42在从约120nm至约500nm的范围内。在一些实施例中，由于第二盖层124和第一伪层142由相同的材料制成，例如，非晶Si，因此在第二盖层124和第一伪层142之间没有观察到边界。
在图29A和图29B中，通过使用ALD或CVD共形地形成第二伪层143。第二伪层143由诸如SiN和SiON的氮化硅基材料制成。在一些实施例中，第二伪层143由具有约5nm至约20nm的厚度的SiN制成。第二伪层143完全地填充了第一鳍和第二鳍之间的间隔，而在第二鳍和第三鳍之间以及第三鳍和第四鳍之间形成间隔。
在图30A和图30B中，实施各向异性蚀刻以去除第二伪层143的不必要的部分，而留下第一鳍和第二鳍之间的间隔中的第二伪层143。
在图31A和图31B中，形成第三伪层144。第三伪层144由诸如非晶硅或多晶硅、硅锗或锗的IV族材料的非晶材料或多晶材料制成。在一些实施例中，第三伪层144由具有约5nm至约20nm的厚度的非晶Si制成。这里，在邻近的鳍上形成的第三伪层之间形成间隔。
在图32A和图32B中，实施各向异性蚀刻。在一些实施例中，在第二鳍F12和第三鳍F13上形成的第三伪层之间的间隔S42在从约4nm至约14nm的范围内。在一些实施例中，在第三鳍F13和第四鳍F14上形成的第三伪层之间的间隔S43在从约8nm至约40nm的范围内。
在图33A和图33B中，通过湿和/或干蚀刻去除第二伪层143。在一些实施例中，在第一鳍F11和第二鳍F12上形成的第一伪层之间的间隔S44在从约4nm至约14nm的范围内。在一些实施例中，在第三鳍F13和第四鳍F14上形成的第三伪层之间的间隔S45在从约8nm至约40nm的范围内。
在图34A和图34B中，形成用于介电分隔壁150的介电材料。形成介电材料的毯式层，并且之后实施CMP或回蚀刻操作。介电分隔壁150包括Si、SiCN、SiOCN和金属氧化物(诸如HfO2、ZrO2和Al2O3)或任何合适的介电材料的一层或多层。可以通过化学汽相沉积(CVD)、原子层沉积(ALD)或任何其它合适的膜形成方法来形成用于介电分隔壁150的介电材料。
在图35A和图35B中，在用于介电分隔壁150的介电材料以及第一伪层142和第三伪层144上形成掩模层152。掩模层152包括诸如SiO2和SiON的氧化硅基材料的一层或多层。在一些实施例中，掩模层152是具有约5nm至约30nm的厚度的SiO2。
在图36A至图36C中，通过使用光刻胶图案154图案化掩模层152。光刻胶图案的一个位于分别形成两组栅电极的区域上方，并且光刻胶图案的一个位于分别形成另一组栅电极的区域上方。见图23B。
在图37A和图37B中，通过使用图案化的掩模层152作为蚀刻掩模，图案化用于介电分隔壁150的介电材料，从而形成第一介电分隔壁150A和第二介电分隔壁150B。第一介电分隔壁150A与第二介电分隔壁150B具有不同的宽度。在一些实施例中，第一介电分隔壁150A的宽度是第二介电分隔壁150B的宽度的两倍或更多。
在图38A和图38B中，形成第四伪层170。第四伪层170由诸如非晶硅或多晶硅、硅锗或锗的IV族材料的非晶材料或多晶材料制成。在一些实施例中，第四伪层170由多晶Si制成。在某些实施例中，由于第二盖层124、第一伪层142、第三伪层144和第四伪层170由相同的材料制成，例如，非晶Si，因此它们被视为一个伪栅电极层。
在图39A至图39D中，通过使用包括层172和174的硬掩模图案化伪栅电极层(层124、142、144和170)，从而形成伪栅电极175。至少一个伪栅电极175设置在第一鳍和第二鳍以及第一介电分隔壁150A上方，并且至少一个伪栅电极175设置在第三鳍和第四鳍以及第二介电分隔壁150B上方。在一些实施例中，如图39C所示，两个伪栅电极175设置在第一鳍至第四鳍以及第一介电分隔壁150A上方，并且一个伪栅电极175设置在第一鳍至第四鳍以及第二介电分隔壁150B上方。在一些实施例中，伪栅电极175的宽度W41在从约4nm至约20nm的范围内。
在图40A和图40B中，在伪栅电极175的相对侧上形成侧壁间隔件176。形成氮化硅基材料(SiN、SiON、SiCN)的毯式层并且之后实施各向异性蚀刻。通过这种蚀刻，去除在暴露的鳍上形成的氮化硅基材料。在一些实施例中，使未由伪栅电极和侧壁间隔件覆盖的介电分隔壁150凹进。在其它实施例中，没有使介电分隔壁150凹进。
在图41A和图41B中，在暴露的鳍上形成源极/漏极(S/D)外延层180。外延S/D层180包括SiP、SiC、SiCP、SiB、SiGe和Ge的一个或多个晶体层。在一些实施例中，在外延S/D层180上方进一步形成硅化物层。
在图42A和图42B中，形成蚀刻停止层(ESL)182，并且在具有侧壁间隔件176的伪栅电极175之间的间隔中形成层间介电(ILD)层184。ILD层184可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料并且可以由CVD或其它合适的工艺制成。用于介电分隔壁150的绝缘材料与隔离绝缘层30和ILD层184不同。
实施诸如回蚀刻工艺和/或化学机械抛光(CMP)工艺的平坦化操作，以暴露伪栅电极175以及第一介电分隔壁150A和第二介电分隔壁150B的上部。
在图43A和图43B中，去除伪栅电极175、第一盖层122和第二盖层124以及氧化物层135，从而形成栅极间隔189。
在图44A至图44C中，在栅极间隔189中形成包括栅极介电层192、功函调整层194和金属栅电极层196的金属栅极结构190。在形成金属栅极结构中，通过合适的膜形成方法形成栅极介电层、功函调整层和栅电极层，例如，用于栅极介电层的CVD或ALD，以及用于金属层的CVD、PVD、ALD或电镀，并且之后实施诸如CMP的平坦化操作以去除在ILD层184上方形成的过量的材料。
在图45A和图45B中，实施诸如CMP的平坦化操作以暴露介电分隔壁150A和150B。
在一些实施例中，一个栅电极190和至少一个侧壁间隔件176通过第一介电分隔壁150A与另一第二栅电极190和至少一个侧壁间隔件176分隔开。此外，在一些实施例中，侧壁间隔件176连续地形成在第一介电分隔壁150A的侧壁上，并且其它侧壁间隔件176连续地形成在第一介电分隔壁150A的其它侧壁上。
在其它实施例中，在图42A和图42B的操作期间，暴露介电分隔壁150以将伪栅极结构分成两个子伪栅极结构，并且在图43A至图45B的操作期间，分别用金属栅极结构替换两个子伪栅极结构。
如上所述，在形成伪栅结构和金属栅极结构之前形成分隔壁150。因此，可以更精确地控制分隔壁150的宽度并且扩大金属栅电极和鳍结构的最终尺寸。
应该理解，该结构经受进一步CMOS工艺以形成诸如互连通孔、互连金属层、钝化层等的各个部件。
本文描述的各个实施例或实例提供超越现有技术的若干优势。通过使用上述介电分隔壁，可以确保端盖的适当的量(尺寸)(介电分隔壁和最靠近的鳍之间的间隔)，并且可以减小鳍至鳍间隔。
应该理解，不是所有的优势都必需在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，在两个鳍结构之间形成由介电材料制成的分隔壁。在分隔壁和两个鳍结构上方形成伪栅极结构。在伪栅极结构上方形成层间介电(ILD)层。去除ILD层的上部，从而暴露伪栅极结构。用金属栅极结构替换伪栅极结构。实施平坦化操作以暴露分隔壁，从而将金属栅极结构分成第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构通过分隔壁分隔开。
去除ILD层的上部，从而暴露分隔壁并且将伪栅极结构分成第一伪栅结构和第二伪栅极结构。分别用第一栅极结构和第二栅极结构替换第一伪栅极结构和第二伪栅极结构。第一栅极结构和第二栅极结构通过分隔壁分隔开。
在上述方法中，其中，所述分隔壁包括SiCN、氧化锆、氧化铝和氧化铪的一层或多层。
在上述方法中，其中，所述伪栅极结构包括由多晶硅制成的伪栅电极。
在上述方法中，还包括：形成所述两个鳍结构；以及形成隔离绝缘层，从而使得所述两个鳍结构的上部从所述隔离绝缘层突出，其中，所述分隔壁的底部嵌入在所述隔离绝缘层内。
在上述方法中，还包括：形成所述两个鳍结构；以及形成隔离绝缘层，从而使得所述两个鳍结构的上部从所述隔离绝缘层突出，其中，所述分隔壁的底部嵌入在所述隔离绝缘层内，所述分隔壁设置在中间鳍结构上，所述中间鳍结构设置在所述两个鳍结构之间并且具有比所述两个鳍结构更小的高度。
在上述方法中，还包括：形成所述两个鳍结构；以及形成隔离绝缘层，从而使得所述两个鳍结构的上部从所述隔离绝缘层突出，其中，所述分隔壁的底部位于所述隔离绝缘层的上表面上或之上。
在上述方法中，还包括：在所述伪栅极结构的相对侧上形成侧壁间隔件，其中，在形成所述第一栅极结构和所述第二栅极结构之后，所述第一栅极结构上的侧壁间隔件与所述第二栅极结构上的侧壁间隔件通过所述分隔壁分隔开。
在上述方法中，其中：所述第一栅极结构和所述第二栅极结构分别包括栅极介电层和栅电极层，以及所述栅极介电层形成在所述分隔壁的侧壁上。
根据本发明的另一方面，在制造半导体器件的方法中，形成第一鳍结构、第二鳍结构和第三鳍结构。第二鳍结构位于第一鳍结构和第三鳍结构之间，并且第一鳍结构至第三鳍结构的每个均由半导体材料制成并且具有绝缘盖层。形成隔离绝缘层，从而使得第一鳍结构至第三鳍结构嵌入在隔离绝缘层内并且暴露绝缘盖层。在隔离绝缘层上方形成第一掩模图案。第一掩模图案具有位于第二鳍结构上方的第一开口。通过使用第一掩模图案作为蚀刻掩模的蚀刻使第二鳍结构凹进。在凹进的第二鳍结构上形成介电分隔壁。使隔离绝缘层凹进，以使第一鳍结构和第二鳍结构的上部以及介电分隔壁的上部暴露。在暴露的第一鳍结构和第三鳍结构以及暴露的介电分隔壁上方形成第一伪栅极结构。在第一伪栅极结构上方形成层间介电(ILD)层。去除ILD层的上部，从而暴露第一伪栅极结构。用金属栅极结构替换第一伪栅极结构。实施平坦化操作，从而将金属栅极结构分成第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构通过介电分隔壁分隔开。
在上述方法中，其中，所述介电分隔壁包括SiCN、氧化锆、氧化铝和氧化铪的一层或多层。
在上述方法中，其中，所述第一掩模图案包括非晶硅层。
在上述方法中，其中，所述第一掩模图案包括非晶硅层，所述第一掩模图案还包括所述非晶硅层下面的氮化硅层。
在上述方法中，还包括，在形成所述第一伪栅极结构和形成所述层间介电层之间：在所述第一鳍结构、所述第三鳍结构和所述介电分隔壁的相对侧上形成侧壁间隔件；去除在所述第一鳍结构和所述第三鳍结构上形成的所述侧壁间隔件的部分，从而暴露所述第一鳍结构和所述第三鳍结构的源极/漏极(S/D)部分；以及在暴露的源极/漏极部分上形成源极/漏极外延层。
在上述方法中，还包括，在形成所述第一伪栅极结构和形成所述层间介电层之间：在所述第一鳍结构、所述第三鳍结构和所述介电分隔壁的相对侧上形成侧壁间隔件；去除在所述第一鳍结构和所述第三鳍结构上形成的所述侧壁间隔件的部分，从而暴露所述第一鳍结构和所述第三鳍结构的源极/漏极(S/D)部分；以及在暴露的源极/漏极部分上形成源极/漏极外延层，其中，当去除所述侧壁间隔件的所述部分时，使所述介电分隔壁部分地凹进。
根据本发明的另一方面，半导体器件包括设置在隔离绝缘层(在衬底上形成)上方的第一栅电极，设置在隔离绝缘层上方的第二栅电极，第一栅电极和第二栅电极在第一方向上延伸并且沿着第一方向对准，并且介电分隔壁从隔离绝缘层突出以及设置在第一栅电极和第二栅电极之间并且分隔开第一栅电极和第二栅电极。介电分隔壁由与隔离绝缘层不同的介电材料制成。
在上述半导体器件中，还包括：第一鳍结构，从所述隔离绝缘层突出；以及第二鳍结构，从所述隔离绝缘层突出，其中：所述第一栅电极设置在所述第一鳍结构上方，所述第二栅电极设置在所述第二鳍结构上方，和所述介电分隔壁和所述第一鳍结构之间的中心至中心距离等于所述介电分隔壁和所述第二鳍结构之间的中心至中心距离。
在上述半导体器件中，还包括：第一鳍结构，从所述隔离绝缘层突出；以及第二鳍结构，从所述隔离绝缘层突出，其中：所述第一栅电极设置在所述第一鳍结构上方，所述第二栅电极设置在所述第二鳍结构上方，所述第一鳍结构和所述介电分隔壁之间的第一间距等于基础鳍间距或所述基础鳍间距的多倍，和所述第二鳍结构和所述介电分隔壁之间的第二间距等于所述基础鳍间距或所述基础鳍间距的多倍。
在上述半导体器件中，还包括：第一鳍结构，从所述隔离绝缘层突出；以及第二鳍结构，从所述隔离绝缘层突出，其中：所述第一栅电极设置在所述第一鳍结构上方，所述第二栅电极设置在所述第二鳍结构上方，所述第一鳍结构和所述介电分隔壁之间的第一间距等于基础鳍间距或所述基础鳍间距的多倍，和所述第二鳍结构和所述介电分隔壁之间的第二间距等于所述基础鳍间距或所述基础鳍间距的多倍，其中，所述第一间距与所述第二间距不同。
在上述半导体器件中，还包括：第一鳍结构，从所述隔离绝缘层突出；以及第二鳍结构，从所述隔离绝缘层突出，其中：所述第一栅电极设置在所述第一鳍结构上方，所述第二栅电极设置在所述第二鳍结构上方，所述第一鳍结构和所述介电分隔壁之间的第一间距等于基础鳍间距或所述基础鳍间距的多倍，和所述第二鳍结构和所述介电分隔壁之间的第二间距等于所述基础鳍间距或所述基础鳍间距的多倍，所述半导体器件还包括第三鳍结构，嵌入在所述隔离绝缘层内并且设置在所述第一鳍结构和所述第二鳍结构之间，其中，所述介电分隔壁设置在所述第三鳍结构上。
在上述半导体器件中，还包括：第一鳍结构，从所述隔离绝缘层突出；以及第二鳍结构，从所述隔离绝缘层突出，其中：所述第一栅电极设置在所述第一鳍结构上方，所述第二栅电极设置在所述第二鳍结构上方，和所述介电分隔壁和所述第一鳍结构之间的中心至中心距离等于所述介电分隔壁和所述第二鳍结构之间的中心至中心距离，其中，所述介电分隔壁包括SiCN、氧化锆、氧化铝和氧化铪的一层或多层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在两个鳍结构之间形成由介电材料制成的分隔壁；
在所述分隔壁和所述两个鳍结构上方形成伪栅极结构；
在所述伪栅极结构上方形成层间介电(ILD)层；
去除所述层间介电层的上部，从而暴露所述伪栅极结构；
用金属栅极结构替换所述伪栅极结构；以及
实施平坦化操作以暴露所述分隔壁，从而将所述金属栅极结构分成第一栅极结构和第二栅极结构，
其中，所述第一栅极结构和所述第二栅极结构通过所述分隔壁分隔开。
2.根据权利要求1所述的方法，其中，所述分隔壁包括SiCN、氧化锆、氧化铝和氧化铪的一层或多层。
3.根据权利要求1所述的方法，其中，所述伪栅极结构包括由多晶硅制成的伪栅电极。
4.根据权利要求1所述的方法，还包括：
形成所述两个鳍结构；以及
形成隔离绝缘层，从而使得所述两个鳍结构的上部从所述隔离绝缘层突出，
其中，所述分隔壁的底部嵌入在所述隔离绝缘层内。
5.根据权利要求4所述的方法，其中，所述分隔壁设置在中间鳍结构上，所述中间鳍结构设置在所述两个鳍结构之间并且具有比所述两个鳍结构更小的高度。
6.根据权利要求1所述的方法，还包括：
形成所述两个鳍结构；以及
形成隔离绝缘层，从而使得所述两个鳍结构的上部从所述隔离绝缘层突出，
其中，所述分隔壁的底部位于所述隔离绝缘层的上表面上或之上。
7.根据权利要求1所述的方法，还包括：在所述伪栅极结构的相对侧上形成侧壁间隔件，
其中，在形成所述第一栅极结构和所述第二栅极结构之后，所述第一栅极结构上的侧壁间隔件与所述第二栅极结构上的侧壁间隔件通过所述分隔壁分隔开。
8.根据权利要求1所述的方法，其中：
所述第一栅极结构和所述第二栅极结构分别包括栅极介电层和栅电极层，以及
所述栅极介电层形成在所述分隔壁的侧壁上。
9.一种制造半导体器件的方法，所述方法包括：
形成第一鳍结构、第二鳍结构和第三鳍结构，所述第二鳍结构位于所述第一鳍结构和所述第三鳍结构之间，所述第一鳍结构至所述第三鳍结构的每个均由半导体材料制成并且具有绝缘盖层；
形成隔离绝缘层，从而使得所述第一鳍结构至所述第三鳍结构嵌入在所述隔离绝缘层内并且暴露所述绝缘盖层；
在所述隔离绝缘层上方形成第一掩模图案，所述第一掩模图案具有位于所述第二鳍结构上方的第一开口；
通过使用所述第一掩模图案作为蚀刻掩模的蚀刻使所述第二鳍结构凹进；
在凹进的第二鳍结构上形成介电分隔壁；
使所述隔离绝缘层凹进，以使所述第一鳍结构和所述第三鳍结构的上部以及所述介电分隔壁的上部暴露；
在暴露的第一鳍结构和暴露的第三鳍结构以及暴露的介电分隔壁上方形成第一伪栅极结构；
在所述第一伪栅极结构上方形成层间介电(ILD)层；
去除所述层间介电层的上部，从而暴露所述第一伪栅极结构；
用金属栅极结构替换所述第一伪栅极结构；以及
实施平坦化操作，以暴露所述介电分隔壁，从而将所述金属栅极结构分成第一栅极结构和第二栅极结构，
其中，所述第一栅极结构和所述第二栅极结构通过所述介电分隔壁分隔开。
10.一种半导体器件，包括：
第一栅电极，设置在形成在衬底上的隔离绝缘层上方；
第二栅电极，设置在所述隔离绝缘层上方，所述第一栅电极和所述第二栅电极在第一方向上延伸并且沿着第一方向对准；以及
介电分隔壁，从所述隔离绝缘层突出以及设置在所述第一栅电极和所述第二栅电极之间并且分隔开所述第一栅电极和所述第二栅电极，
其中，所述介电分隔壁由与所述隔离绝缘层不同的介电材料制成。
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