CN108258038B - 神经元晶体管结构及其制备方法 - Google Patents
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Abstract
本发明提供一种神经元晶体管结构及其制备方法，该结构包括：半导体衬底；位于所述半导体衬底之上的绝缘层；位于所述绝缘层上的碳纳米管栅阵列；位于所述碳纳米管栅阵列上的栅电位调制结构；位于所述栅电位调制结构之上的半导体沟道；以及分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接的源接触电极和漏接触电极。本发明的神经元晶体管结构，以二维半导体材料为沟道，以金属碳纳米管栅阵列作为多输入栅电极，可使沟道电荷更易控制，显著减小栅极尺寸，有利于解决集成电路中晶体管数目及互连线增多带来的诸多问题。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种神经元晶体管结构及其制备方法。
背景技术
为了解决在芯片上增加元件密度的问题，一种在输入端采用浮栅连接电容器的神经元MOS晶体管(Neuron MOSFET，简写为neuMOS或vMOS)，因其简单的结构和特殊的功能而引起了越来越多的关注。
神经元器件在功能上相当于构成人类大脑、眼睛等部位利用电路实现信息传导的神经细胞(神经元)。具体地说，一个神经元器件可以分别对多个输入信号进行加权，并且当加权信号的相加结果达到阈值时，输出一个预定的信号。这种神经元器件加权输入信号的方式是通过其中的神经元晶体管来实现的，神经元晶体管具有多个输入电极的栅极结构，当多输入栅极的输入电压之和达到一个预定值时，源极和漏极之间才会导通。神经元器件的加权方式相当于神经细胞突触，可以是由一个电阻和一个场效应晶体管组成，而神经元晶体管就相当于这个神经细胞的细胞体。神经元晶体管在栅上的求和过程可以利用电容耦合效应的电压模式，除电容充放电电流外，没有其它电流，因此基本上没有功耗。
随着集成电路的发展及其集成度的提高，传统的基于单一晶体管功能的硅集成电路，出现了很多困难的、急待解决的问题，而神经元MOS晶体管作为一种具有强大功能的单元晶体管，为解决集成电路中晶体管数目及互连线增多带来的问题提供了一种有效的途径。
发明内容
鉴于以上所述现有技术，本发明的目的在于提供一种神经元晶体管结构及其制备方法，用于解决现有技术中的种种问题。
为实现上述目的及其他相关目的，本发明提供一种神经元晶体管结构，包括：
半导体衬底；
绝缘层，位于所述半导体衬底之上；
碳纳米管栅阵列，位于所述绝缘层上，包括阵列排布的多个作为栅电极的碳纳米管；
栅电位调制结构，位于所述碳纳米管栅阵列上，由下至上依次包括第一介电层、电位调制层和第二介电层；
半导体沟道，位于所述栅电位调制结构之上，采用二维半导体材料；
源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接。
可选地，所述神经元晶体管结构还包括分别引出所述多个碳纳米管的多个栅接触电极。
可选地，所述半导体衬底为硅衬底。
可选地，所述绝缘层为氧化硅。
可选地，所述碳纳米管栅阵列采用金属性碳纳米管，每个碳纳米管的管径为0.75～3nm，长度为100nm～50μm。
可选地，所述碳纳米管的数量为3个以上。
可选地，所述栅电位调制结构中，所述第一介电层和所述第二介电层的材料为ZrO2。
可选地，所述栅电位调制结构中，所述电位调制层的材料为多晶硅。
可选地，所述栅电位调制结构的厚度为2-100nm。
可选地，所述半导体沟道采用的二维半导体材料为MoS2、WS2、ReS2或SnO。
可选地，所述半导体沟道的表面覆盖有钝化层。
为实现上述目的及其他相关目的，本发明还提供一种神经元晶体管结构的制备方法，包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成绝缘层；
在所述绝缘层上形成碳纳米管栅阵列，所述碳纳米管栅阵列包括阵列排布的多个作为栅电极的碳纳米管；
在所述多个碳纳米管上形成栅电位调制结构，所述栅电位调制结构由下至上依次包括第一介电层、电位调制层和第二介电层；
在所述栅电位调制结构上采用二维半导体材料形成半导体沟道；
在所述半导体沟道上覆盖钝化层；
形成分别位于所述碳纳米管栅阵列两端与所述半导体沟道连接的源接触电极和漏接触电极，以及分别引出所述多个碳纳米管的多个栅接触电极。
可选地，形成所述源接触电极和漏接触电极的方法包括步骤：分别在所述碳纳米管栅阵列两端的上方刻蚀表面钝化层，形成开口露出所述半导体沟道的顶部，然后在所述开口中填充导电材料，形成源接触电极和漏接触电极。
可选地，形成多个栅接触电极的方法包括步骤：刻蚀形成多个通孔以分别露出所述多个碳纳米管，然后在所述通孔中填充导电材料，形成多个栅接触电极。
如上所述，本发明的神经元晶体管结构及其制备方法，具有以下有益效果：
本发明的神经元晶体管结构，以二维半导体材料沟道代替传统的硅掺杂沟道，使沟道电荷更易控制，采用金属碳纳米管栅阵列作为神经元晶体管的多输入栅电极，可显著减小栅极尺寸，相对于现有的神经元MOS晶体管，本发明的神经元晶体管使器件性能得到了进一步提升，器件尺寸进一步缩小，有利于解决集成电路中晶体管数目及互连线增多带来的诸多问题。
附图说明
图1显示为本发明实施例提供的神经元晶体管结构的示意图。
图2显示为本发明实施例提供的神经元晶体管的原理示意图。
图3a-3g显示为本发明实施例提供的神经元晶体管结构的制备流程示意图。
元件标号说明
100 半导体衬底
200 绝缘层
300 碳纳米管栅阵列
301 碳纳米管
302 栅接触电极
400 栅电位调制结构
401 第一介电层
402 第二介电层
403 电位调制层
500 半导体沟道
501 钝化层
600 源接触电极
700 漏接触电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施例将提供一种以二维半导体材料为沟道，以金属碳纳米管栅阵列作为多输入栅电极的神经元晶体管结构，在沟道与栅阵列之间设有电位调制层，通过改变电位调制层的状态来调制沟道电位。相对于现有的神经元MOS晶体管，沟道电荷更易控制，栅极尺寸也可显著减小，有利于解决集成电路中晶体管数目及互连线增多带来的诸多问题。
请参阅图1，本实施例提供的一种神经元晶体管结构，包括：
半导体衬底100；
绝缘层200，位于所述半导体衬底100之上；
碳纳米管栅阵列300，位于所述绝缘层200上，包括阵列排布的多个作为栅电极的碳纳米管301；
栅电位调制结构400，位于所述碳纳米管栅阵列300上，由下至上依次包括第一介电层401、电位调制层403和第二介电层402；
半导体沟道500，位于所述栅电位调制结构400之上，采用二维半导体材料；
源接触电极600和漏接触电极700，分别位于所述碳纳米管栅阵列300两端，并分别与所述半导体沟道500连接。
具体地，所述神经元晶体管结构还包括分别引出所述多个碳纳米管301的多个栅接触电极302。
本实施例中，所述半导体衬底100可以为硅衬底或其他适合的半导体材料衬底。所述绝缘层200可以为氧化硅或其他适合的绝缘材料。
本实施例中，所述碳纳米管栅阵列300采用金属性碳纳米管，每个碳纳米管301的管径为0.75～3nm，长度为100nm～50μm。由于神经元晶体管通常至少包括3个输入电极，本实施例中，所述碳纳米管栅阵列300作为神经元晶体管的多输入栅电极，所述碳纳米管301的数量应为3个以上，具体地，可根据实际需要设计排布更多数量的碳纳米管301。
本实施例中，所述栅电位调制结构400采用了两层绝缘材料中间夹电位调制层的“三明治”结构，包括第一介电层401、电位调制层403和第二介电层402，其中所述第一介电层401和所述第二介电层402的材料为绝缘材料，本实施例优选为ZrO2。所述电位调制层403用于调制沟道电位，其材料可以是多晶硅或其他适合用于调制电位的材料。具体地，所述栅电位调制结构400的厚度可以为2-100nm。
本实施例中，所述半导体沟道500采用的二维半导体材料可以是MoS2、WS2、ReS2、SnO等材料。
本实施例中，所述半导体沟道500的表面覆盖有钝化层501。具体地，钝化层501的材料可以是诸如硅氧化物、硅氮化物或硅氮氧化物等绝缘材料。钝化层501的厚度可以根据实际需要设计，应当将半导体沟道500表面完全包裹覆盖，以实现半导体沟道500与周围环境的隔离。
图2为本实施例提供的神经元晶体管结构的原理示意图，源接触电极接Vss，漏接触电极接Vdd，分别连接半导体沟道两端；栅极采用多输入的栅电极阵列，分别接Vg1、Vg2、Vg3、……Vgn，在栅电极阵列与半导体沟道之间设有电位调制层，通过改变电位调制层的状态来调制半导体沟道电位，从而可实现神经元晶体管在栅上的加权功能。
下面结合附图进一步详细说明本实施例提供的神经元晶体管结构的制备方法。
请参阅图3a-3g，本实施例提供一种神经元晶体管结构的制备方法，包括如下步骤：
首先，如图3a所示，提供半导体衬底100。所述半导体衬底100可以是任何适合的半导体材料，例如可采用硅衬底。
如图3b所示，在所述半导体衬底100上形成绝缘层200。所述绝缘层200可以是氧化硅或其他适合的绝缘材料，例如，可采用在硅衬底上生长氧化层的方式形成绝缘层200。
如图3c所示，在所述绝缘层200上形成碳纳米管栅阵列300，所述碳纳米管栅阵列300包括阵列排布的多个作为栅电极的碳纳米管301。每个碳纳米管301的管径范围可以是0.75～3nm，长度范围可以是100nm～50μm。优选地，采用金属性的碳纳米管。形成多个碳纳米管301的方法可以是电弧法、激光蒸发法、化学气相沉积法、热解聚合法等。形成碳纳米管301的数量为3个以上，具体地，可根据实际需要设计排布所需数量的碳纳米管栅阵列。
如图3d所示，在所述碳纳米管阵列300上形成栅电位调制结构400，所述栅电位调制结构400由下至上依次包括第一介电层401、电位调制层403和第二介电层402。其中所述第一介电层401覆盖每个碳纳米管301的表面。所述第一介电层401和所述第二介电层402的材料为绝缘材料，例如可以采用ZrO2形成。所述电位调制层403用于调制沟道电位，可以采用多晶硅或其他适合用于调制电位的材料制作。形成所述栅电位调制结构400的方法可以选自CVD、MOCVD、ALD、分子束外延(MBE)中的一种或多种，或其他适合的工艺。形成的栅电位调制结构400的厚度可以为2-100nm。
如图3e所示，在所述栅电位调制结构400上采用二维半导体材料形成半导体沟道500。所述半导体沟道500采用的二维半导体材料可以是MoS2、WS2、ReS2、SnO等材料。形成所述半导体沟道500的方法可以是化学气相沉积(CVD)、物理气相沉积(PVD)、金属有机化合物化学气相沉积(MOCVD)、原子层沉积(ALD)等沉积方法，或其他适合的工艺。
然后，如图3f所示，在所述半导体沟道500上覆盖钝化层501。具体地，钝化层501的材料可以是诸如硅氧化物、硅氮化物或硅氮氧化物等介电材料。钝化层501的厚度可以根据实际需要设计。钝化层501应当将半导体沟道500的表面完全包裹覆盖，以实现半导体沟道500与周围环境的隔离。形成所述钝化层501的方法可以选自化学气相沉积、物理气相沉积、金属有机化合物化学气相沉积、原子层沉积中的一种或多种或其他适合的工艺。
最后，如图3g所示，形成分别位于所述碳纳米管栅阵列300两端与所述半导体沟道500连接的源接触电极600和漏接触电极700，以及分别引出所述多个碳纳米管301的多个栅接触电极302。
具体地，形成所述源接触电极600和漏接触电极700的方法可以包括步骤：分别在所述碳纳米管栅阵列300两端的上方刻蚀表面钝化层501，形成开口露出所述半导体沟道500的顶部，然后在所述开口中填充导电材料，形成源接触电极600和漏接触电极700。
形成多个栅接触电极302的方法可以包括步骤：刻蚀形成多个通孔以分别露出所述多个碳纳米管301，然后在所述通孔中填充导电材料，形成多个栅接触电极302。引出栅接触电极302时，只需要避开半导体沟道有源区，不需要避开电荷俘获等材料层。
其中，形成通孔或开口的方法可以为干法刻蚀、原子层刻蚀(ALE)或其他适合的方法。栅接触电极302、源接触电极600和漏接触电极700可以采用Ti、Al、Ni、Au等导电材料，或其他适合的金属接触材料和结构。
综上所述，本发明的神经元晶体管结构，以二维半导体材料沟道代替传统的硅掺杂沟道，使沟道电荷更易控制，采用金属碳纳米管栅阵列作为神经元晶体管的多输入栅电极，可显著减小栅极尺寸。相对于现有的神经元MOS晶体管，本发明的神经元晶体管使器件性能得到了进一步提升，器件尺寸进一步缩小，有利于解决集成电路中晶体管数目及互连线增多带来的诸多问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种神经元晶体管结构，其特征在于，包括：
半导体衬底；
绝缘层，位于所述半导体衬底之上；
碳纳米管栅阵列，位于所述绝缘层上，包括阵列排布的多个作为栅电极的碳纳米管，所述碳纳米管栅阵列采用金属性碳纳米管；
栅电位调制结构，位于所述碳纳米管栅阵列上，由下至上依次包括第一介电层、电位调制层和第二介电层，所述第一介电层覆盖每个碳纳米管的表面，通过改变所述电位调制层的状态来调制沟道电位；
半导体沟道，位于所述栅电位调制结构之上，采用二维半导体材料；
源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接。
2.根据权利要求1所述的神经元晶体管结构，其特征在于：所述神经元晶体管结构还包括分别引出所述多个碳纳米管的多个栅接触电极。
3.根据权利要求1所述的神经元晶体管结构，其特征在于：所述半导体衬底为硅衬底。
4.根据权利要求1所述的神经元晶体管结构，其特征在于：所述绝缘层为氧化硅。
5.根据权利要求1所述的神经元晶体管结构，其特征在于：每个碳纳米管的管径为0.75～3nm，长度为100nm～50μm。
6.根据权利要求1所述的神经元晶体管结构，其特征在于：所述碳纳米管的数量为3个以上。
7.根据权利要求1所述的神经元晶体管结构，其特征在于：所述栅电位调制结构中，所述第一介电层和所述第二介电层的材料为ZrO2。
8.根据权利要求1所述的神经元晶体管结构，其特征在于：所述栅电位调制结构中，所述电位调制层的材料为多晶硅。
9.根据权利要求1所述的神经元晶体管结构，其特征在于：所述栅电位调制结构的厚度为2-100nm。
10.根据权利要求1所述的神经元晶体管结构，其特征在于：所述半导体沟道采用的二维半导体材料为MoS2、WS2、ReS2或SnO。
11.根据权利要求1所述的神经元晶体管结构，其特征在于：所述半导体沟道的表面覆盖有钝化层。
12.一种如权利要求1-11任一项所述的神经元晶体管结构的制备方法，其特征在于，所述方法包括以下步骤：
提供半导体衬底；
在所述半导体衬底上形成绝缘层；
在所述绝缘层上形成碳纳米管栅阵列，所述碳纳米管栅阵列包括阵列排布的多个作为栅电极的碳纳米管；
在所述多个碳纳米管上形成栅电位调制结构，所述栅电位调制结构由下至上依次包括第一介电层、电位调制层和第二介电层；
在所述栅电位调制结构上采用二维半导体材料形成半导体沟道；
在所述半导体沟道上覆盖钝化层；
形成分别位于所述碳纳米管栅阵列两端与所述半导体沟道连接的源接触电极和漏接触电极，以及分别引出所述多个碳纳米管的多个栅接触电极。
13.根据权利要求12所述的神经元晶体管结构的制备方法，其特征在于：形成所述源接触电极和漏接触电极的方法包括步骤：分别在所述碳纳米管栅阵列两端的上方刻蚀表面钝化层，形成开口露出所述半导体沟道的顶部，然后在所述开口中填充导电材料，形成源接触电极和漏接触电极。
14.根据权利要求12所述的神经元晶体管结构的制备方法，其特征在于：形成多个栅接触电极的方法包括步骤：刻蚀形成多个通孔以分别露出所述多个碳纳米管，然后在所述通孔中填充导电材料，形成多个栅接触电极。
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