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CN108257944A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN108257944A
CN108257944A CN201710576065.4A CN201710576065A CN108257944A CN 108257944 A CN108257944 A CN 108257944A CN 201710576065 A CN201710576065 A CN 201710576065A CN 108257944 A CN108257944 A CN 108257944A
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trap
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resistive conductor
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陈柏年
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体器件包括具有第一导电类型的衬底、在衬底中形成并且具有第二导电类型的第一阱、在第一阱中形成并且具有第一导电类型的第一扩散区域、设置在第一阱和第一扩散区域上方的第一层间介电层以及由导电材料形成并且嵌入在第一层间介电层内的电阻线。在平面图中，电阻线与第一扩散区域重叠并且与第一阱至少部分重叠。本发明的实施例还涉及半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及用于制造半导体器件的方法，并且更具体地，涉及用于下面结构上方的电阻线的结构和制造方法。
背景技术
在诸如集成电路(IC)或大规模集成(LSI)的半导体器件中，使用许多电阻器。一些电阻器是在衬底中形成的扩散区域，并且一些电阻器是在下面结构之上的上层中形成的导电层。随着半导体器件尺寸的减小，需要电阻器的减小的寄生电容。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底，具有第一导电类型；第一阱，形成在所述衬底中并且具有第二导电类型；第一扩散区域，形成在所述第一阱中并且具有所述第一导电类型；第一层间介电层，设置在所述第一阱和所述第一扩散区域上方；以及电阻线，由导电材料形成并且嵌入在所述第一层间介电层内，其中，在平面图中，所述电阻线与所述第一扩散区域重叠并且与所述第一阱至少部分重叠。
本发明的另一实施例提供了一种半导体器件，包括：衬底，具有第一导电类型；中间层，形成在所述衬底上方并且由非掺杂或本征半导体制成；所述第一导电类型的第一扩散区域，形成在所述中间层中；第一层间介电层，设置在所述中间层和所述第一扩散区域上方；电阻线，由导电材料形成并且嵌入在所述第一层间介电层内，其中，在平面图中，所述电阻线与所述第一扩散区域重叠并且与所述中间层至少部分重叠。
本发明的又一实施例提供了一种制造半导体器件的方法，所述方法包括：在衬底中形成第一阱，所述衬底具有第一导电类型并且所述第一阱具有第二导电类型；形成具有所述第一导电类型的第一扩散区域；在所述第一阱和所述第一扩散区域上方形成第一层间介电(ILD)层；在所述第一层间介电层上方形成电阻线；在所述第一层间介电层和所述电阻线上方形成第二层间介电层，其中：所述电阻线由导电材料制成，以及在平面图中，所述电阻线与所述第一扩散区域重叠并且与所述第一阱至少部分重叠。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1C示出了根据本发明的实施例的半导体器件的各个布局(平面图)。
图2示出了根据本发明的实施例的半导体器件的截面图。
图3示出了根据本发明的其它实施例的半导体器件的截面图。
图4示出了根据本发明的实施例的半导体器件制造工艺的各个阶段的一个。
图5示出了根据本发明的实施例的半导体器件制造工艺的各个阶段的一个。
图6示出了根据本发明的实施例的半导体器件制造工艺的各个阶段的一个。
图7示出了根据本发明的实施例的半导体器件制造工艺的各个阶段的一个。
图8示出了根据本发明的其它实施例的半导体器件的截面图。
图9示出了根据本发明的实施例的半导体器件的截面图。
图10示出了根据本发明的实施例的半导体器件的截面图。
图11示出了根据本发明的实施例的半导体器件的截面图。
图12示出了根据本发明的其它实施例的半导体器件的截面图。
图13示出了根据本发明的其它实施例的半导体器件的截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但是可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清晰的目的，各个部件可以以不同的比例任意地绘制。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。
图1A示出了根据本发明的实施例的示出半导体器件的布局结构的平面图(从上面看)。图1B和图1C示出了根据本发明的实施例的其它布局结构。图2示出了对应于图1A的线X1-X1的截面图。
在图1A中，提供了在Y方向上延伸的电阻线200。电阻线200由诸如金属、金属合金或金属氮化物的导电材料制成。由于电阻线200是电阻器，与用于传送信号的其它引线相比，电阻线200的电导率相对较低。在一些实施例中，电阻线200的电阻率在从约1Ω/□至约1000Ω/□的范围内。例如，用于电阻线200的材料包括TiN、TaN或TiSiN。
电阻线200的大小和厚度可以根据电阻线200的目的或应用而改变。在一些实施例中，电阻线200(见图2)的厚度T1在从约1nm至约10nm的范围内，并且在其它实施例中，在从约3nm至约6nm的范围内。电阻线200的宽度W1在从约20nm至约200nm的范围内，并且在其它实施例中，在从约40nm至约100nm的范围内。
如图1A和图2所示，电阻线200包括接触件(或通孔)300A和300B以用于将电阻线200经由上层金属引线400连接至另一电路元件。在一些实施例中，在电阻线200上仅提供两个接触件300A和300B。在其它实施例中，提供四个接触件，其中两个彼此邻近布置并且用于提供它们之间的电流，以及剩余的两个彼此邻近布置并且用于测量电压或获得压降。在一些实施例中，电阻线200的长度L1(接触件300A和300B之间的距离)在从约100nm至约10μm的范围内，并且在其它实施例中，在从约200nm至约5μm的范围内。
如图1A和图2所示，在电阻线200的正下方，一个或多个伪结构10(例如，伪栅极结构)和一个或多个第一扩散区域50设置在衬底1上方。在一些实施例中，在p型衬底1中形成第一阱20(例如，P阱)，并且在第一阱20中形成第二阱30(例如，N阱)。第一阱20的导电类型与衬底1的导电类型相同并且与第二阱30的导电类型不同。在某些实施例中，没有形成第一阱20并且在衬底1中形成第二阱30。
在一些实施例中，第一阱和/或第二阱是用于例如通过一个或多个离子注入和/或一个或多个热扩散操作形成的平面型FET的衬底1的一部分。在其它实施例中，第一阱和/或第二阱是设置在衬底1上方的鳍结构。在某些实施例中，至少第二阱30是在X方向上延伸的伪鳍结构。
可以通过任何合适的方法图案化鳍结构。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)图案化鳍结构。通常，双图案化工艺或多图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后可以使用剩余的间隔件或芯轴图案化鳍结构。
如图1A和图2所示，在平面图中，电阻线200与伪栅极结构10和第一扩散区域50完全地重叠。此外，电阻线200与第一阱20和第二阱30至少部分重叠。伪栅极结构10的每个均可以包括伪栅极介电层和伪栅电极层。在本发明中，伪“元件”是指该“元件”不具有电功能或不是功能电路的一部分，以及“平面图”是指从上方朝向衬底1的沿着衬底1的法线(Z方向)的视图。在一些实施例中，在伪栅极结构10上提供栅极盖绝缘层12。
在一个实施例中，多个伪栅极结构10设置在第二阱30上方。每个电阻线的伪栅极结构的数量可以小至一个，并且可以提供多于两个伪栅极结构。在图2中，示出了两个伪栅极结构，但是沿着X方向位于电阻线200下方的伪栅极结构的数量不限于两个。多个伪栅极结构10在Y方向上延伸并且布置在X方向上。例如，在一些实施例中，如图1A所示，伪栅极结构10设置为电阻线200下方的2×2矩阵。如图1A所示，在平面图中，电阻线200与所有三个伪栅极结构重叠。
在平面图中，伪栅极结构10设置在一对接触件300A和300B之间，并且因此接触件没有与伪栅极结构10重叠。在其它实施例中，然而，至少一个接触件与伪栅极结构10重叠。
在平面图中，第一扩散区域50也设置在该一对接触件300A和300B之间。在一些实施例中，第一扩散区域50沿着Y方向的尺寸小于伪栅极结构10沿着Y方向的尺寸，并且可以等于或大于伪栅极结构10的尺寸。在图1A中，在平面图中，一个第一扩散区域50夹在两个伪栅极结构10之间。在其它实施例中，如图1C所示，在平面图中，多个(例如，2、3、4…)第一扩散区域50夹在两个伪栅极结构10之间。在某些实施例中，如图1C所示，在平面图中，一个第一扩散区域50夹在两对或多对伪栅极结构10之间。
此外，如图1B所示，第一扩散区域50不仅设置在两个邻近的伪栅极结构10之间，而且设置在相应的伪栅极结构10的相对侧的一个或多个处。在一些实施例中，第一扩散区域50是具有或不具有硅化物层的掺杂的外延层。
在图1A中，在电阻线200外部设置伪栅极结构10。在一些实施例中，可以设置有源FET而不是伪结构。在一些实施例中，在第一扩散区域50上方形成由导电材料制成的接触层57。
在图1B中，在平面图中，两组电阻线200设置有插入在它们之间的伪栅极结构。在一些实施例中，有源FET可以插入在两组电阻线之间。在一些实施例中，邻近的两个电阻线200之间的间隔在从约10nm至约2μm的范围内。此外，在图1C中，两个电阻线200彼此邻近设置而没有在它们之间插入伪栅极结构。在一些实施例中，邻近的两个电阻线200之间的间隔在从约50nm至约1μm的范围内。
如图2所示，在一些实施例中，隔离绝缘层(浅沟槽隔离，STI)40也设置在第一阱20和第二阱30中。在图1A至图1C中，为了简单起见，省略隔离绝缘层40。此外，在一些实施例中，在伪栅极结构10上方形成第一层间介电(ILD)层60。伪栅极结构10可以嵌入在第一ILD层60内。在一些实施例中，第二ILD层100进一步设置在第一ILD层60上方，并且电阻线200嵌入在第二ILD层100内。在一些实施例中，栅极盖绝缘层12的上表面和电阻线200的底面之间的距离D1在从约5nm至20nm的范围内。在一些实施例中，电阻线200的底面和上层金属引线400的底面之间的距离D2(与第二ILD层100的厚度相同)在从约10nm至50nm的范围内。
在一些实施例中，在第二ILD层100中形成接触件300A和300B。在其它实施例中，在第二ILD层100之上形成的上ILD层的一个中形成电阻线200并且在第二ILD层100之上设置的上ILD层的一个中形成接触件300A和300B。
在一些实施例中，例如，衬底1是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的p型硅衬底。在其它实施例中，该衬底是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的n型硅衬底。可选地，该衬底可以包括另一元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，该衬底是SOI(绝缘体上硅)衬底的硅层。
在一些实施例中，第一阱20是掺杂有BF2和/或In(具有约1×1013至约5×1013原子/cm3的掺杂浓度)的p型阱。在其它实施例中，该浓度为约2.5×1013至约3×1013原子/cm3。
在一些实施例中，第二阱30是掺杂有As和/或P(具有约1×1013至约1×1014原子/cm3的掺杂浓度)的n型阱。在其它实施例中，该浓度为约4×1013至约5×1013原子/cm3。在一些实施例中，注入能量为约40keV至约150keV。在一些实施例中，第二阱30是电浮置的。
在一些实施例中，第一扩散区域50是掺杂有BF2和/或In(具有约1×1014至约1×1016原子/cm3的掺杂浓度)的重掺杂的p型(P+)阱。在其它实施例中，该浓度为约5×1014至约5×1015原子/cm3。
利用上述结构，形成串联连接的两个电容C1和C2。第一电容C1形成在电阻线200和第一扩散区域50(例如，p型)之间，并且第二电容C2形成在第一扩散区域50和第二阱30(例如，n型)和/或第一阱20(例如，p型)(以及衬底(例如，p型))之间。串联连接的电容可以减小电阻线200和衬底1之间的总寄生电容。
在一些实施例中，与第二阱30是与第一阱20和衬底1相同的p型的情况相比，电阻线200和衬底1之间的寄生电容可以减小44％。
在一些实施例中，如图3所示，在衬底1和/或第一阱20上方形成本征层31，而不是掺杂的第二阱30。本征或非掺杂的半导体层31可以通过外延生长形成，而没有有意地添加掺杂剂。本征或非掺杂的半导体层31的杂质浓度小于约1×1011原子/cm3。在一些实施例中，本征或非掺杂的半导体层31是外延形成的硅层。
图4至图11示出了根据本发明的实施例的示出半导体器件的顺序制造工艺的各个阶段的截面图。应该理解，可以在图4至图11所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
图4至图7示出了示出对应于图2的电阻线区的截面图。
如图4所示，在衬底上形成第一阱20和隔离绝缘层(STI)40。如上所述，第一阱20可以是在X方向上延伸的鳍结构或可以是由隔离绝缘层40围绕的主体层(衬底的一部分)。通过使用或不使用掩模图案的一个或多个离子注入操作形成第一阱20。
之后，如图5所示，在第一阱20中形成第二阱30。通过使用或不使用掩模图案的一个或多个离子注入操作形成第二阱30。
随后，形成栅极结构10，在栅极结构10上提供栅极盖绝缘层12。在电阻线区中，栅极结构10是伪栅极。此外，在栅极结构10的相对侧上形成侧壁间隔件14。
在一些实施例中，栅极结构10是由栅极置换技术形成的金属栅极结构。在其它实施例中，栅极结构10由多晶硅形成。
下一步，如图7所示，通过使用或不使用掩模图案的一个或多个离子注入操作形成第一扩散区域50。虽然在图7中，第一扩散区域50仅形成在两个栅极结构10之间，但是在其它实施例中，第一扩散区域形成在栅极结构的相对侧。可以在形成侧壁间隔件14之前形成第一扩散区域50。
图8至图11示出了示出电阻线区和其中形成有源电路元件的电路区的截面图。图8至图11不仅示出了电阻线区，而且示出了包括有源FET的电路区。
图8示出了在用第一层间介电(ILD)层60覆盖栅极结构之后的半导体器件的结构。在图8的电路区中，例如，在例如鳍结构5’的一部分的沟道层上方形成栅极结构9’，并且盖绝缘层12’设置在栅极结构9’上方。在一些实施例中，栅极结构9’是包括高k栅极介电层的金属栅极结构。鳍结构5’从隔离绝缘层40突出。在一些实施例中，金属栅极结构9’的厚度在从15nm至50nm的范围内。在一些实施例中，盖绝缘层12’的厚度在从约10nm至约30nm的范围内，并且在其它实施例中，在从约15nm至约20nm的范围内。在金属栅极结构9’和盖绝缘层12’的侧壁上提供侧壁间隔件14’。在一些实施例中，侧壁间隔件的顶部处的侧壁间隔件14’的膜厚度在从约3nm至约15nm的范围内，并且在其它实施例中，在从约4nm至约10nm的范围内。金属栅极结构9’、盖绝缘层12’和侧壁间隔件14’的组合可以统称为栅极结构。此外，源极/漏极(S/D)区域55’形成为邻近于栅极结构，并且栅极结构之间的间隔用第一ILD层60填充。S/D区域55’是具有一个或多个半导体层的掺杂区域和/或外延形成的区域。在一些实施例中，在S/D区域55’上形成诸如WSi、CoSi、NiSi或TiSi的硅化物层。
类似地，在电阻器区中，形成基本相同的结构。参照图4至图7的以上描述，在衬底上方形成伪金属栅极结构10。
在这个实施例中，采用由栅极置换工艺制造的鳍式场效应晶体管(Fin FET)。金属栅极结构9’和/或10包括金属材料的一层或多层，诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、其它导电材料。在沟道层和金属栅极之间设置的栅极介电层包括诸如高k金属氧化物的金属氧化物的一层或多层。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在一些实施例中，一个或多个功函调整层插入在栅极介电层和金属材料之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。
盖绝缘层12、12’包括绝缘材料的一层或多层，诸如包括SiN、SiCN和SiOCN的氮化硅基材料。侧壁间隔件14、14’由与盖绝缘层不同的材料制成并且包括绝缘材料的一层或多层，诸如包括SiN、SiON、SiCN和SiOCN的氮化硅基材料。第一ILD层60包括绝缘材料的一层或多层，诸如包括二氧化硅(SiO2)、SiON、SiCO或SiOCN的氧化硅基材料或其它低k材料。
侧壁间隔件的材料、盖绝缘层的材料以及第一ILD层的材料彼此不同，从而使得可以选择性地蚀刻这些层的每个。在一个实施例中，侧壁间隔件由SiOCN、SiCN或SiON制成，盖绝缘层由SiN制成，并且第一ILD层60由SiO2制成。
下一步，如图9所示，在第一ILD层60上方形成第二ILD层的下部100A。在一些实施例中，第一绝缘层105(在随后的接触孔蚀刻操作中用作第一蚀刻停止层(ESL))设置在第一ILD层60和第二ILD层的下部100A之间。
第一绝缘层105包括诸如SiN、SiCN或SiOCN的氮化硅基材料的一层或多层。第二ILD层的下部100A包括绝缘材料的一层或多层，诸如SiO2、SiON、SiCO或SiOCN的氧化硅基材料或其它低k材料。
如图9所示，在形成第二ILD层的下部100A之后，在第二ILD层的下部100A上形成电阻线200。在第二ILD层的下部100A上方形成导电材料的毯式层，并且实施图案化操作以获得电阻线200。可以通过CVD、包括溅射的物理汽相沉积(PVD)或其它合适的膜形成方法形成毯式层。
随后，如图10所示，在第二ILD层的下部100A上方形成第二ILD层的上部，并且电阻线200嵌入在第二ILD层100内。在一些实施例中，如图10所示，在电路区中，通过使用例如双镶嵌工艺形成第一接触插塞70和第一金属引线75。第一接触插塞70和第一金属引线75包括Cu、Al、Ti、Co、W或Ni或它们的合金或TiN或TaN的一层或多层。
此外，如图11所示，在第二ILD层100上方形成第三ILD层120。在一些实施例中，第二绝缘层125(在随后的接触孔蚀刻操作中用作第二ESL)设置在第二ILD层100和第三ILD层120之间。第三ILD层120和第二ESL 125的材料和配置与第二ILD层100和第一ESL 105的那些类似。
如图11所示，在形成第三ILD层120之后，形成连接至电阻线200的接触件300。
在一些实施例中，如图11所示，在电路区中，通过使用例如双镶嵌工艺或单镶嵌工艺形成第二接触插塞80和第二金属引线85。接触件300可以与第二接触插塞80和/或第二金属引线85同时形成。第二接触插塞80和第二金属引线85的材料或配置与第一接触插塞70和第一金属引线75的那些类似。
图12示出了引线结构的另一实施例。在图12中，电阻线200嵌入在第三ILD层120内。
在形成图8的结构之后，在第一ILD层60上方形成第二ILD层100和第一ESL 105。在一些实施例中，在电路区中，形成第一接触插塞70和第一金属引线75。之后，在第二ILD层100上方形成第三ILD层的下部。在一些实施例中，第二绝缘层125(在随后的接触孔蚀刻操作中用作第二ESL)设置在第二ILD层100和第三ILD层120的下部之间。
在形成第三ILD层的下部之后，在第三ILD层120的下部上形成电阻线200。随后，在在第三ILD层120的下部上方形成第三ILD层120的上部，并且电阻线200嵌入在第三ILD层120内。此外，如图12所示，在第三ILD层120内形成接触件300。在一些实施例中，在电路区中，通过使用例如双镶嵌工艺形成第二接触插塞80和第二金属引线85。在一些实施例中，接触件300与第二接触插塞80和/或第二金属引线85同时形成。
图13示出了本发明的另一实施例的截面图。在图13中，电阻线200嵌入在上(例如，第四)ILD层130内。在形成图10的结构之后，在第二ILD层100上方形成第三ILD层120和第二ESL 125。在形成第三ILD层120之后，在一些实施例中，在电路区中，形成第二接触插塞80和第二金属引线85。随后，如图13所示，通过使用关于图9至图11类似的操作，形成第四ILD层130、电阻线200和接触件300。
当进一步在ILD层(在ILD层中形成电阻线200)之下形成一个或多个ILD层时，重复上述操作。
应该理解，图11、图12和图13所示的器件进一步经受CMOS工艺以形成诸如互连金属层、介电层、钝化层等的各个部件。
在上述实施例中，电阻线200在Y方向上延伸。但是，电阻线200的布局不限于这种布局并且一些电阻线200在X方向上延伸。
本文描述的各个实施例或实例提供了超越现有技术的若干优势。例如，在本发明中，在电阻线下方，形成串联连接的两个电容C1和C2。第一电容C1形成在电阻线和第一扩散区域(例如，p型)之间，并且第二电容C2形成在第一扩散区域和第二阱(例如，n型)和/或第一阱(例如，p型)(以及衬底(例如，p型))之间。串联连接的电容可以减小电阻线和衬底之间的总寄生电容。与第二阱是与第一阱和衬底相同的p型的情况相比，电阻线和衬底之间的寄生电容可以减小44％。
应该理解，不是所有优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
根据本发明的一个方面，半导体器件包括具有第一导电类型的衬底、在衬底中形成并且具有第二导电类型的第一阱、在第一阱中形成并且具有第一导电类型的第一扩散区域、设置在第一阱和第一扩散区域上方的第一层间介电层以及由导电材料形成并且嵌入在第一层间介电层内的电阻线。在平面图中，电阻线与第一扩散区域重叠并且与第一阱至少部分重叠。
在上述半导体器件中，还包括设置在所述第一阱上方的伪结构，其中，在平面图中，所述电阻线与所述伪结构重叠。
在上述半导体器件中，其中，所述电阻线的所述导电材料包括过渡金属氮化物。
在上述半导体器件中，其中，所述电阻线的所述导电材料包括TiN、TaN、W和Co的至少一种。
在上述半导体器件中，还包括设置在所述第一阱上方的伪结构，其中，在平面图中，所述电阻线与所述伪结构重叠，所述伪结构包括设置在所述第一阱上方并且在第一方向上延伸并且在垂直于所述第一方向的第二方向上布置的两个或多个伪栅电极，以及所述电阻线在所述第一方向上延伸。
在上述半导体器件中，还包括设置在所述第一阱上方的伪结构，其中，在平面图中，所述电阻线与所述伪结构重叠，所述伪结构包括设置在所述第一阱上方并且在第一方向上延伸并且在垂直于所述第一方向的第二方向上布置的两个或多个伪栅电极，以及所述电阻线在所述第一方向上延伸，所述电阻线沿着所述第一方向长于所述伪栅电极。
在上述半导体器件中，还包括设置在所述第一阱上方的伪结构，其中，在平面图中，所述电阻线与所述伪结构重叠，所述伪结构包括设置在所述第一阱上方并且在第一方向上延伸并且在垂直于所述第一方向的第二方向上布置的两个或多个伪栅电极，以及所述电阻线在所述第一方向上延伸，所述伪结构包括两个伪栅电极，以及所述第一扩散区域设置在所述两个伪栅电极之间。
在上述半导体器件中，所述第一导电类型是p型并且所述第二导电类型是n型。
在上述半导体器件中，还包括在所述衬底中形成的所述第二导电类型的第二阱，其中，所述第一阱形成在所述第二阱中。
根据本发明的另一方面，半导体器件包括具有第一导电类型的衬底、在衬底上方形成并且由非掺杂或本征半导体制成的中间层、在中间层中形成的第一导电类型的第一扩散区域、设置在中间层和第一扩散区域上方的第一层间介电层以及由导电材料形成并且嵌入在第一层间介电层内的电阻线。在平面图中，电阻线与第一扩散区域重叠并且与中间层至少部分重叠。
在上述半导体器件中，还包括设置在所述中间层上方的伪结构，其中，在平面图中，所述电阻线与所述伪结构重叠。
在上述半导体器件中，其中，所述电阻线的所述导电材料包括过渡金属的氮化物。
在上述半导体器件中，其中，所述电阻线的所述导电材料包括TiN、TaN、W和Co的至少一种。
在上述半导体器件中，还包括设置在所述中间层上方的伪结构，其中，在平面图中，所述电阻线与所述伪结构重叠，所述伪结构包括设置在所述中间层上方并且在第一方向上延伸并且在垂直于所述第一方向的第二方向上布置的两个或多个伪栅电极，以及所述电阻线在所述第一方向上延伸。
在上述半导体器件中，还包括设置在所述中间层上方的伪结构，其中，在平面图中，所述电阻线与所述伪结构重叠，所述伪结构包括设置在所述中间层上方并且在第一方向上延伸并且在垂直于所述第一方向的第二方向上布置的两个或多个伪栅电极，以及所述电阻线在所述第一方向上延伸，所述电阻线沿着所述第一方向长于所述伪栅电极。
在上述半导体器件中，还包括设置在所述中间层上方的伪结构，其中，在平面图中，所述电阻线与所述伪结构重叠，所述伪结构包括设置在所述中间层上方并且在第一方向上延伸并且在垂直于所述第一方向的第二方向上布置的两个或多个伪栅电极，以及所述电阻线在所述第一方向上延伸，所述伪结构包括两个伪栅电极，以及所述第一扩散区域设置在所述两个伪栅电极之间。
在上述半导体器件中，其中，所述第一导电类型是p型。
根据本发明的又另一方面，在制造半导体器件的方法中，在衬底中形成第一阱。该衬底具有第一导电类型并且第一阱具有第二导电类型。形成具有第一导电类型的第一扩散区域。在第一阱和第一扩散区域上方形成第一层间介电(ILD)层。在第一ILD层上方形成电阻线。在第一层间介电层和电阻线上方形成第二层间介电层。电阻线由导电材料制成，并且在平面图中，电阻线与第一扩散区域重叠并且与第一阱至少部分重叠。
在上述方法中，还包括，在形成所述第一层间介电层之前，在所述第一阱上方形成由导电材料制成的伪栅电极。
在上述方法中，其中，所述电阻线的所述导电材料包括TiN、TaN、W和Co的至少一种。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底，具有第一导电类型；
第一阱，形成在所述衬底中并且具有第二导电类型；
第一扩散区域，形成在所述第一阱中并且具有所述第一导电类型；
第一层间介电层，设置在所述第一阱和所述第一扩散区域上方；以及
电阻线，由导电材料形成并且嵌入在所述第一层间介电层内，
其中，在平面图中，所述电阻线与所述第一扩散区域重叠并且与所述第一阱至少部分重叠。
2.根据权利要求1所述的半导体器件，还包括设置在所述第一阱上方的伪结构，
其中，在平面图中，所述电阻线与所述伪结构重叠。
3.根据权利要求1所述的半导体器件，其中，所述电阻线的所述导电材料包括过渡金属氮化物。
4.根据权利要求1所述的半导体器件，其中，所述电阻线的所述导电材料包括TiN、TaN、W和Co的至少一种。
5.根据权利要求2所述的半导体器件，其中：
所述伪结构包括设置在所述第一阱上方并且在第一方向上延伸并且在垂直于所述第一方向的第二方向上布置的两个或多个伪栅电极，以及
所述电阻线在所述第一方向上延伸。
6.根据权利要求5所述的半导体器件，其中，所述电阻线沿着所述第一方向长于所述伪栅电极。
7.根据权利要求5所述的半导体器件，其中：
所述伪结构包括两个伪栅电极，以及
所述第一扩散区域设置在所述两个伪栅电极之间。
8.根据权利要求1所述的半导体器件，其中，所述第一导电类型是p型并且所述第二导电类型是n型。
9.一种半导体器件，包括：
衬底，具有第一导电类型；
中间层，形成在所述衬底上方并且由非掺杂或本征半导体制成；
所述第一导电类型的第一扩散区域，形成在所述中间层中；
第一层间介电层，设置在所述中间层和所述第一扩散区域上方；
电阻线，由导电材料形成并且嵌入在所述第一层间介电层内，
其中，在平面图中，所述电阻线与所述第一扩散区域重叠并且与所述中间层至少部分重叠。
10.一种制造半导体器件的方法，所述方法包括：
在衬底中形成第一阱，所述衬底具有第一导电类型并且所述第一阱具有第二导电类型；
形成具有所述第一导电类型的第一扩散区域；
在所述第一阱和所述第一扩散区域上方形成第一层间介电(ILD)层；
在所述第一层间介电层上方形成电阻线；
在所述第一层间介电层和所述电阻线上方形成第二层间介电层，其中：
所述电阻线由导电材料制成，以及
在平面图中，所述电阻线与所述第一扩散区域重叠并且与所述第一阱至少部分重叠。
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