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CN108074920A - 半导体装置 - Google Patents

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CN108074920A
CN108074920A CN201710140199.1A CN201710140199A CN108074920A CN 108074920 A CN108074920 A CN 108074920A CN 201710140199 A CN201710140199 A CN 201710140199A CN 108074920 A CN108074920 A CN 108074920A
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drain
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陈胜雄
黄正仪
杨荣展
曾祥仁
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置包括第一晶体管及第二晶体管、一对第一源极/漏极区、一对第二源极/漏极区以及单元。所述第一源极/漏极区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的第一源极/漏极端子。所述第二源极/漏极区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的第二源极/漏极端子。所述单元包括第一电压轨、一对第二电压轨以及单元电路。所述第一电压轨耦接至所述第一源极/漏极区。所述第二电压轨中的每一者耦接至所述第二源极/漏极区中相应的一者且用以耦接至所述第一电压轨。所述单元电路耦接至所述第二电压轨中的一者。

Description

半导体装置
技术领域
本发明的实施例涉及一种半导体装置。
背景技术
传统的标准单元库(standard cell library)包括多个标准单元的布局，所述多个标准单元的布局中的每一者分别包括一或多个逻辑门，且所述多个标准单元的布局在设计例如专用集成电路(application specific integrated circuit，ASIC)等半导体装置的布局期间被使用。从所述布局制作的半导体装置易受电迁移(electromigration)的影响。
发明内容
本发明的实施例提供一种半导体装置包括：衬底；第一晶体管及第二晶体管，所述第一晶体管及所述第二晶体管中的每一者分别包括第一源极/漏极端子及第二源极/漏极端子；一对第一源极/漏极区，形成于所述衬底之上，所述一对第一源极/漏极区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的所述第一源极/漏极端子，一对第二源极/漏极区，形成于所述衬底之上，所述一对第二源极/漏极区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的所述第二源极/漏极端子；以及单元。所述单元包括：第一电压轨，耦接至所述一对第一源极/漏极区且用以耦接至外部电源，一对第二电压轨，所述一对第二电压轨中的每一者耦接至所述一对第二源极/漏极区中相应的一者，且所述一对第二电压轨中的每一者用以耦接至所述第一电压轨并提供与所述外部电源的第一电压对应的单元电压；以及单元电路，耦接至所述一对第二电压轨中的一者。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是说明根据某些实施例的半导体装置的示例性单元的方块示意图。
图2是说明根据某些实施例的半导体装置的单元的头部及脚部的电路示意图。
图3是说明根据某些实施例的单元的示例性结构/布局的示意图。
图4是说明根据某些实施例的半导体装置的剖视示意图。
图5是说明制造根据某些实施例的半导体装置的示例性方法的流程图。
图6是说明根据某些实施例的单元的另一示例性结构/布局的示意图。
图7是说明根据某些实施例的单元的另一示例性结构/布局的示意图。
图8是说明根据某些实施例的单元的另一示例性结构/布局的示意图。
图9是说明根据某些实施例的单元的另一示例性结构/布局的示意图。
[符号的说明]
100：半导体装置
110：头部
120：脚部
130、930：单元电路
210：第一源电压轨
220a、220b：第二源电压轨
230、240、270、280、910、920：晶体管单元
250：第一参考电压轨
260a、260b：第二参考电压轨
300、600、700、800、900：结构/布局
310、320、330、340、350、360、370、380：介层孔单元
410：衬底
420：源极/漏极区
430：沟道区
440：多晶硅栅极区
450：源极/漏极接触区
460：介层孔区
500：方法
510、520、530、540、550、560：操作
810、820：条带
VDD：源电压
VSS：参考电压
SLP CTRL：睡眠控制节点
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
电迁移是一种半导体装置的金属线的离子/原子从所述金属线的第一区迁移至第二区的现象，且涉及在所述金属线的第一区处形成空隙(voids)以及在所述金属线的第二区处累积离子/原子，其中在所述金属线的第一区处形成空隙可在半导体装置中造成开路(open circuit)，在所述金属线的第二区处累积离子/原子可在半导体装置中造成短路(short circuit)。
本发明中的各种实施例提供包括例如标准单元等单元的半导体装置(即，例如专用集成电路(ASIC)等集成电路(integrated circuit，IC))，所述半导体装置减轻电迁移影响的方式将在之后详细地阐述。在示例性实施例中，所述单元包括头部，所述头部具有一对虚拟源电压轨而不是一个虚拟源电压轨，以提高半导体装置的承受电迁移的能力。
图1是说明根据某些实施例的半导体装置100的示例性单元(例如，标准单元)的方块示意图。所述单元包括头部110、脚部120以及单元电路130。单元电路130连接于头部110与脚部120之间，且用以执行预定的电路函数，所述电路函数在某些实施例中为布尔逻辑函数(Boolean logic function)。在这种某些实施例中，单元电路130包括非门(NOT gate)、与门(AND gate)、与非门(NAND gate)、或门(OR gate)、或非门(NOR gate)、异或门(XORgate)、同或门(XNOR gate)、另一逻辑门、上述组合或其他类似电路。在其他实施例中，单元电路130包括逻辑门以及无源/有源装置，例如电阻器、电容器、电感器、晶体管、二极管等。
头部110用以连接至半导体装置100外部的电源(图中未示出)并从所述外部电源接收第一电压，藉由此方式，与第一电压对应的第一单元电压(即，源电压(VDD))可被提供至单元电路130。脚部120用以连接至所述外部电源并从所述外部电源接收第二电压，藉由此方式，与第二电压对应的第二单元电压(即，参考电压(VSS)，例如，接地电压)可被提供至单元电路130。
图2是说明根据某些实施例的头部110及脚部120的电路示意图。头部110包括第一源电压轨210，第一源电压轨210用以连接至外部电源且因此被称作真实源电压轨。头部110还包括第二源电压轨220a、220b，第二源电压轨220a、220b用以提供源电压(VDD)且因此被称作虚拟源电压轨。头部110还包括晶体管单元230、240，晶体管单元230、240中的每一者用以将虚拟源电压轨220a、220b中相应的一者电连接至真实源电压轨210，且包括多个n型沟道场效晶体管(field-effect transistor，FET)。如图2中所示，晶体管单元230的晶体管中的每一者具有连接至真实源电压轨210的第一源极/漏极端子以及连接至虚拟源电压轨220a的第二源极/漏极端子。晶体管单元240的晶体管中的每一者具有连接至真实源电压轨210的第一源极/漏极端子以及连接至虚拟源电压轨220b的第二源极/漏极端子。在替代实施例中，晶体管单元230、240中的每一者分别包括单个晶体管。
脚部120包括第一参考电压轨250，第一参考电压轨250用以连接至外部电源且因此被称作真实参考电压轨。脚部120还包括第二参考电压轨260a、260b，第二参考电压轨260a、260b用以提供参考电压(VSS)且因此被称作虚拟参考电压轨。脚部120还包括晶体管单元270、280，晶体管单元270、280中的每一者用以将虚拟参考电压轨260a、260b中相应的一者电连接至真实参考电压轨250且包括多个n型沟道场效晶体管。如图2中所示，晶体管单元270的晶体管中的每一者具有连接至真实参考电压轨250的第一源极/漏极端子以及连接至虚拟参考电压轨260a的第二源极/漏极端子。晶体管单元280的晶体管中的每一者具有连接至真实参考电压轨250的第一源极/漏极端子以及连接至虚拟参考电压轨260b的第二源极/漏极端子。在某些实施例中，晶体管单元270、280中的每一者分别包括单个晶体管。在其他实施例中，脚部120不包括(即，省略了)第二参考电压轨260a以及晶体管单元270。
晶体管单元230、240、270、280的晶体管中的每一者还具有连接至睡眠控制节点(SLP CTRL)的栅极端子，在所述睡眠控制节点处施加有电压信号以导通/关闭晶体管。在某些实施例中，晶体管单元230、240、270、280的晶体管中的每一者为p型沟道场效晶体管。在其他实施例中，晶体管单元230、240、270、280的晶体管中的每一者可为任何类型的晶体管。
单元电路130连接于虚拟源电压轨220b与虚拟参考电压轨260b之间。应理解，单元电路130可进一步连接至虚拟源电压轨220a及虚拟参考电压轨260a中的至少一者。
在操作中，当位于睡眠控制节点(SLP CTRL)处的电压信号自低电压电平过渡至高电压电平时，晶体管单元230将虚拟源电压轨220a电连接至真实源电压轨210，晶体管单元240将虚拟源电压轨220b电连接至真实源电压轨210，晶体管单元270将虚拟参考电压轨260a电连接至真实参考电压轨250，且晶体管单元280将虚拟参考电压轨260b电连接至真实参考电压轨250。这将源电压及参考电压(VDD，VSS)施加至单元电路130，而使单元电路130能够执行预定的电路函数。
图3是说明根据某些实施例的半导体装置100的单元的示例性结构/示例性布局300的示意图。结构/布局300包括头部、脚部以及单元电路，且所述头部、脚部以及单元电路分别对应于头部110、脚部120以及单元电路130。
头部110包括对应于真实源电压轨210的真实源电压轨、对应于虚拟源电压轨220a、220b的虚拟源电压轨、对应于晶体管单元230、240的晶体管单元以及介层孔单元310、320、330、340。如图3中所示，真实源电压轨210与虚拟源电压轨220a、220b实质上相互平行且具有实质上相同的宽度。在某些实施例中，真实源电压轨210及虚拟源电压轨220a、220b中的至少一者沿着另一方向上延伸，例如，真实源电压轨210实质上垂直于虚拟源电压轨220a、220b。在其他实施例中，真实源电压轨210及虚拟源电压轨220a、220b中的至少两者具有不同的宽度。
尽管头部110被示例成真实源电压轨210位于虚拟源电压轨220a与虚拟源电压轨220b之间，但在阅读此公开内容之后可知，真实源电压轨210与虚拟源电压轨220a、220b可在任何位置上相对于彼此排列。
介层孔单元310、320、330、340中的每一者分别包括多个介层孔。介层孔单元310的介层孔中的每一者使真实源电压轨210与晶体管单元230的晶体管中相应一者的第一源极/漏极端子互连。介层孔单元320的介层孔中的每一者使虚拟源电压轨220a与晶体管单元230的晶体管中相应一者的第二源极/漏极端子互连。介层孔单元330的介层孔中的每一者使真实源电压轨210与晶体管单元240的晶体管中相应一者的第一源极/漏极端子互连。介层孔单元340的介层孔中的每一者使虚拟源电压轨220b与晶体管单元240的晶体管中相应一者的第二源极/漏极端子互连。
在此示例性实施例中，晶体管单元230、240中的晶体管的数目是相同的。在替代实施例中，晶体管单元230中的晶体管的数目不同于(即，多于/少于)晶体管单元240中的晶体管的数目。
脚部120包括对应于真实参考电压轨250的真实参考电压轨、对应于虚拟参考电压轨260a、260b的虚拟参考电压轨、对应于晶体管单元270、280的晶体管单元以及介层孔单元350、360、370、380。如图3中所示，真实参考电压轨250与虚拟参考电压轨260a、260b实质上相互平行且具有相同的宽度。在某些实施例中，真实参考电压轨250及虚拟参考电压轨260a、260b中的至少一者沿着另一方向延伸，例如，真实参考电压轨250实质上垂直于虚拟参考电压轨260a、260b。在其他实施例中，真实参考电压轨250及虚拟参考电压轨260a、260b中的至少两者具有不同的宽度。
尽管脚部120被示例成真实参考电压轨250位于虚拟参考电压轨260a与虚拟参考电压轨260b之间，但在阅读此公开内容之后可知，真实参考电压轨250与虚拟参考电压轨260a、260b可在任何位置上相对于彼此而排列。
介层孔单元350、360、370、380中的每一者分别包括多个介层孔。介层孔单元350的介层孔中的每一者使真实参考电压轨250与晶体管单元270的晶体管中相应一者的第一源极/漏极端子互连。介层孔单元360的介层孔中的每一者使虚拟参考电压轨260a与晶体管单元270的晶体管中相应一者的第二源极/漏极端子互连。介层孔单元370的介层孔中的每一者使真实参考电压轨250与晶体管单元280的晶体管中相应一者的第一源极/漏极端子互连。介层孔单元380的介层孔中的每一者使虚拟参考电压轨260b与晶体管单元280的晶体管中相应一者的第二源极/漏极端子互连。
在某些实施例中，晶体管单元270、280中的晶体管的数目是相同的。在替代实施例中，晶体管单元270中的晶体管的数目不同于(即，多于/少于)晶体管单元280中的晶体管的数目。在其他实施例中，脚部120省略了虚拟参考电压轨260a及晶体管单元270。
现在将进一步参照图4及图5以阐述使用布局300来制造半导体装置100的方法。图4是说明根据某些实施例的半导体装置100的剖视示意图。图5是说明制造根据某些实施例的半导体装置100的示例性方法500的流程图。由于形成头部110及脚部120的操作是相似的，因此，此处将仅阐述头部110的操作。
在操作510中，设置衬底410。在某些实施例中，衬底410是块状衬底且包含硅、锗、如Ⅲ-Ⅴ材料等另一种半导体材料或其组合。在其他实施例中，衬底410是绝缘体上半导体(semiconductor-on-insulator，SOI)衬底且包含硅、锗、如Ⅲ-Ⅴ材料等另一种半导体材料或其组合。
在操作520中，在衬底410之上形成晶体管单元230、240的晶体管。在某些实施例中，操作520包括在衬底410中植入第一离子，以形成第一组、第二组、第三组及第四组源极/漏极区420。第一组中的源极/漏极区420中的每一者对应于晶体管单元230的晶体管中相应一者的第一源极/漏极端子。第二组中的源极/漏极区420中的每一者对应于晶体管单元240的晶体管中相应一者的第一源极/漏极端子。第三组中的源极/漏极区420中的每一者对应于晶体管单元230的晶体管中相应一者的第二源极/漏极端子。第四组中的源极/漏极区420中的每一者对应于晶体管单元240的晶体管中相应一者的第二源极/漏极端子。操作520还包括在衬底410中植入第二离子，以形成第一组及第二组沟道区430。第一组中的沟道区430中的每一者对应于晶体管单元230的晶体管中相应一者的沟道。第二组中的沟道区430中的每一者对应于晶体管单元240的晶体管中相应一者的沟道。操作520还包括在沟道区430之上沉积多晶硅材料，以形成第一组及第二组多晶硅栅极区440。第一组中的多晶硅栅极区440中的每一者对应于晶体管单元230的晶体管中相应一者的栅极端子。第二组中的多晶硅栅极区440中的每一者对应于晶体管单元240的晶体管中相应一者的栅极端子。在此示例性实施例中，如图4中所示，晶体管单元230、240的晶体管是平面型场效晶体管(planarFETs)。
在替代实施例中，所述晶体管为鳍型场效晶体管(FinFETs)。在这种替代实施例中，方法500还包括：在操作520之前，在衬底410的表面之上将光刻掩模图案化；利用图案化光刻掩模刻蚀衬底410的上部部分，以在衬底410的下部部分上方形成鳍状结构；以及剥除所述图案化光刻掩模。之后，在所述鳍状结构上执行操作520。在某些实施例中，多晶硅栅极区440是虚设(dummy)栅极区。在这种某些实施例中，操作520还包括利用栅极区替换第一组及第二组中的多晶硅栅极区440中的每一者，所述栅极区包含例如但不限于铜、铝、钛、钽、其合金等金属。
在操作530中，在图4中的多个源极/漏极接触区450，在源极/漏极区420中相应的一者之上形成所述多个源极/漏极接触区450。在此示例性实施例中，操作530包括：在源极/漏极区420之上沉积例如氧化硅等第一介电材料(图中未示出)；形成多个开孔，所述多个开孔中的每一者延伸穿过第一介电层并延伸至源极/漏极区420中相应的一者；利用例如但不限于铜、铝、钛、钽、其合金等金属填充所述开孔；以及对所述金属及源极/漏极区420进行退火。
在操作540中，在图4中的多个介层孔区460，在源极/漏极接触区450中相应的一者之上形成所述多个介层孔区460，且多个介层孔区460中的每一者对应于介层孔单元310、320、330、340的介层孔中相应的一者。在此示例性实施例中，操作540包括：在源极/漏极接触区450之上沉积例如氧化硅等第二介电材料(图中未示出)；形成多个开孔，所述多个开孔中的每一者延伸穿过第二介电层且延伸至源极/漏极接触区450中相应的一者；以及利用例如但不仅限于铜、铝、钛、钽、其合金等金属填充所述开孔。
在操作550中，在介层孔区460之上形成包括对应于真实源电压轨210的真实源电压轨以及对应于虚拟源电压轨220a、220b的虚拟源电压轨的轨区，进而使得第一组介层孔区460中的每一者能够让真实源电压轨210与第一组源极/漏极接触区450中相应的一者互连，进而使得第二组介层孔区460中的每一者能够让虚拟源电压轨220a与第二组源极/漏极接触区450中相应的一者互连，进而使得第三组介层孔区460中的每一者能够让真实源电压轨210与第三组源极/漏极接触区450中相应的一者互连，以及进而使得第四组介层孔区460中的每一者能够让虚拟源电压轨220b与第四组源极/漏极接触区中相应的一者互连。在此示例性实施例中，操作550包括：在介层孔区460之上沉积例如氧化硅等第三介电材料(图中未示出)；形成多个开孔，所述多个开孔中的每一者延伸穿过第三介电层并延伸至介层孔区460中相应的一者；以及利用例如但不限于铜、铝、钛、钽、其合金等金属填充所述开孔。
在操作560中，在衬底410之上形成包括单元电路130的电路区(图中未示出)。
图6是说明根据某些实施例的半导体装置100的单元的另一示例性结构/示例性布局600的示意图。尽管头部110被示例成晶体管单元230的晶体管位于左侧上且晶体管单元240的晶体管位于右侧上，但在阅读此公开内容之后可知，此公开内容的晶体管可在任何位置上相对于彼此而排列。举例来说，如图6中所示，晶体管单元230中的晶体管位于晶体管单元240中的一对相邻的晶体管之间。在某些实施例中，脚部120具有与布局/结构600相似的布局/结构。也就是说，在这种某些实施例中，晶体管单元270中的晶体管位于晶体管单元280中的一对相邻的晶体管之间。在其他实施例中，脚部120具有不同于布局/结构600的布局/结构，例如，布局/结构300。
图7是说明根据某些实施例的半导体装置100的单元的另一示例性结构/示例性布局700的示意图。不同于结构/布局300，此实施例的结构/布局700省略了介层孔单元330。结构/布局700的晶体管单元230、240共享介层孔单元310。具体来说，如图7中所示，介层孔单元310的介层孔中的每一者使晶体管单元230的晶体管中相应一者的第一源极/漏极端子、晶体管单元240的晶体管中相应一者的第一源极/漏极端子及真实源电压轨210互连。在某些实施例中，脚部120具有与布局/结构700相似的布局/结构。也就是说，在这种某些实施例中，介层孔单元370被省略。晶体管单元270、280共享介层孔单元350。具体来说，介层孔单元350的介层孔中的每一者使晶体管单元270的晶体管中相应一者的第一源极/漏极端子、晶体管单元280的晶体管中相应一者的第一源极/漏极端子及真实参考电压轨250互连。在其他实施例中，脚部120具有不同于布局/结构700的布局/结构，例如，布局/结构300。
图8是说明根据某些实施例的半导体装置100的单元的另一示例性结构/示例性布局800的示意图。不同于结构/布局300，此实施例的结构/布局800的真实源电压轨210包括一对条带(strips)810、820。介层孔单元310的介层孔中的每一者使晶体管单元230的晶体管中相应一者的第一源极/漏极端子与条带810互连。介层孔单元330的介层孔中的每一者让晶体管单元240的晶体管中相应一者的第一源极/漏极端子与条带820互连。在此示例性实施例中，条带810的宽度与条带820的宽度的和实质上等于虚拟源电压轨220a/220b的宽度。在实施例中，条带810的宽度与条带820的宽度实质上相同。在另一实施例中，条带810的宽度与条带820的宽度不同。在某些实施例中，脚部120具有与布局/结构800相似的布局/结构。举例来说，在这种某些实施例中，真实参考电压轨250包括一对条带。介层孔单元350的介层孔中的每一者使晶体管单元270的晶体管中相应一者的第一源极/漏极端子与真实参考电压轨250的条带中的一者互连。介层孔单元370的介层孔中的每一者使晶体管单元280的晶体管中相应一者的第一源极/漏极端子与真实参考电压轨250的条带中的另一者互连。在其他实施例中，脚部120具有不同于布局/结构800的布局/结构，例如，布局/结构300。
图9是说明根据某些实施例的半导体装置100的单元的另一示例性结构/示例性布局900的示意图。不同于结构/布局300，此实施例的结构/布局900还包括晶体管单元910、920以及单元电路930。晶体管单元910、920中的每一者用以将虚拟源电压轨220a、220b中相应的一者电连接至真实源电压轨210。单元电路930耦接于虚拟源电压轨220b与虚拟参考电压轨260b之间。在实施例中，单元电路130、930用以执行相同的电路函数。在另一实施例中，单元电路130、930用以执行不同的电路函数。在某些实施例中，脚部120具有与布局/结构900相似的布局/结构。也就是说，在这种某些实施例中，结构/布局900还包括晶体管单元，所述晶体管单元中的每一者用以将虚拟参考电压轨260a、260b中相应的一者电连接至真实参考电压轨250。在其他实施例中，脚部120具有不同的布局/结构，例如，布局/结构300。
通过以上说明，本发明实施例中的半导体装置100包括单元，所述单元具有头部110、脚部120以及连接于头部110与脚部120之间的单元电路130。头部110包括真实源电压轨210、一对虚拟源电压轨220a、220b以及一对晶体管单元，所述一对晶体管单元中的每一者用以将虚拟源电压轨220a、220b中相应的一者电连接至真实源电压轨210。这种构造允许半导体装置100的电流在第一方向(即，从真实源电压轨210到虚拟源电压轨220a)上以及在第二方向(即，从真实源电压轨210到虚拟源电压轨220b)上分散，从而降低半导体装置100的电流密度，由此来减轻电迁移所造成的负面影响，从而延长半导体装置100的电迁移寿命。
在示例性实施例中，一种半导体装置包括衬底、第一晶体管及第二晶体管、一对第一源极/漏极区、一对第二源极/漏极区以及单元。所述第一晶体管及所述第二晶体管中的每一者分别包括第一源极/漏极端子及第二源极/漏极端子。所述第一源极/漏极区及所述第二源极/漏极区形成于所述衬底之上。所述第一源极/漏极区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的所述第一源极/漏极端子。所述第二源极/漏极区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的所述第二源极/漏极端子。所述单元包括第一电压轨、一对第二电压轨以及单元电路。所述第一电压轨耦接至所述第一源极/漏极区且用以耦接至外部电源。所述第二电压轨中的每一者耦接至所述第二源极/漏极区中相应的一者且用以耦接至所述第一电压轨并提供与所述外部电源的电压对应的单元电压。所述单元电路耦接至所述第二电压轨中的一者。
所述的半导体装置进一步包括：一对沟道区，形成于所述衬底之上，所述一对沟道区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的沟道；以及一对栅极区，所述一对栅极区中的每一者形成于所述一对沟道区中相应的一者之上，且所述一对栅极区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的栅极端子。
所述的半导体装置中进一步包括：一对第一源极/漏极接触区，所述一对第一源极/漏极接触区中的每一者形成于所述一对第一源极/漏极区中相应的一者之上；一对第二源极/漏极接触区，所述一对第二源极/漏极接触区中的每一者形成于所述一对第二源极/漏极区中相应的一者之上；一对第一介层孔区，所述一对第一介层孔区中的每一者使所述第一电压轨与所述一对第一源极/漏极接触区中相应的一者互连；以及一对第二介层孔区，所述一对第二介层孔区中的每一者使所述一对第二电压轨中相应的一者与所述一对第二源极/漏极接触区中相应的一者互连。
在所述的半导体装置中，所述第一电压轨与所述一对第二电压轨实质上相互平行。
在所述的半导体装置中，所述第一电压轨及所述一对第二电压轨构成所述单元的头部，且所述半导体装置进一步包括：第三晶体管，具有第一源极/漏极端子及第二源极/漏极端子；以及一对第三源极/漏极区，形成于所述衬底之上，所述一对第三源极/漏极区中的每一者对应于所述第三晶体管的所述第一源极/漏极端子及所述第二源极/漏极端子中相应的一者，其中所述单元进一步包括脚部，所述脚部包括：第一参考电压轨，耦接至所述一对第三源极/漏极区中的一者并用以耦接至所述外部电源，以及第二参考电压轨，耦接至所述一对第三源极/漏极区中的另一者，并用以耦接至所述第一参考电压轨以及提供与所述外部电源的第二电压对应的参考电压，其中所述单元电路进一步耦接至所述第二参考电压轨。
所述的半导体装置进一步包括：沟道区，形成于所述衬底之上且对应于所述第三晶体管的沟道；以及栅极区，形成于所述沟道区之上且对应于所述第三晶体管的栅极端子。
所述的半导体装置进一步包括：一对源极/漏极接触区，所述一对源极/漏极接触区中的每一者形成于所述一对第三源极/漏极区中相应的一者之上；以及一对介层孔区，所述一对介层孔区中的每一者使所述第一参考电压轨及所述第二参考电压轨中相应的一者与所述一对源极/漏极接触区中相应的一者互连。
在所述的半导体装置中，所述第一电压轨及所述一对第二电压轨构成所述单元的头部，且所述半导体装置进一步包括：第三晶体管及第四晶体管，所述第三晶体管及所述第四晶体管中的每一者具有第一源极/漏极端子及第二源极/漏极端子；一对第三源极/漏极区，形成于所述衬底之上，所述一对第三源极/漏极区中的每一者对应于所述第三晶体管及所述第四晶体管中相应一者的所述第一源极/漏极端子；一对第四源极/漏极区，形成于所述衬底之上，所述一对第四源极/漏极区中的每一者对应于所述第三晶体管及所述第四晶体管中相应一者的所述第二源极/漏极端子，其中所述单元进一步包括脚部，所述脚部包括：第一参考电压轨，耦接至所述一对第三源极/漏极区并用以耦接至所述外部电源，以及一对第二参考电压轨，所述一对第二参考电压轨中的每一者耦接至所述一对第四源极/漏极区中相应的一者，且所述一对第二参考电压轨中的每一者用以耦接至所述第一参考电压轨以及提供与所述外部电源的第二电压对应的单元电压，其中所述单元电路进一步耦接至所述第二参考电压轨中的一者。
所述的半导体装置进一步包括：一对沟道区，形成于所述衬底之上，所述一对沟道区中的每一者对应于所述第三晶体管及所述第四晶体管中相应一者的沟道；以及一对栅极区，所述一对栅极区中的每一者形成于所述一对沟道区中相应的一者之上且所述一对栅极区中的每一者对应于所述第三晶体管及所述第四晶体管中相应一者的栅极端子。
所述的半导体装置进一步包括：一对第三源极/漏极接触区，所述一对第三源极/漏极接触区中的每一者形成于所述一对第三源极/漏极区中相应的一者之上；一对第四源极/漏极接触区，所述一对第四源极/漏极接触区中的每一者形成于所述一对第四源极/漏极区中相应的一者之上；一对第三介层孔区，所述一对第三介层孔区中的每一者使所述第一参考电压轨与所述一对第三源极/漏极接触区中相应的一者互连；以及一对第四介层孔区，所述一对第四介层孔区中的每一者使所述一对第二参考电压轨中相应的一者与所述一对第四源极/漏极接触区中相应的一者互连。
在另一示例性实施例中，一种方法包括：半导体装置的单元的第一电压轨从所述半导体装置外部的电源接收电压；将一对第二电压轨耦接至所述第一电压轨；所述第二电压轨提供与所述电压对应的单元电压；以及所述单元的单元电路以所述单元电压运行。
在所述的方法中，将所述一对第二电压轨耦接至所述第一电压轨包括导通一对晶体管，所述一对晶体管中的每一者耦接于所述第一电压轨与所述一对第二电压轨中相应的一者之间。
在所述的方法中，所述第一电压轨及所述一对第二电压轨构成所述单元的头部，所述方法进一步包括：所述单元的脚部的第一参考电压轨从所述电源接收第二电压；将所述脚部的第二参考电压轨耦接至所述第一参考电压轨；以及所述第二参考电压轨向所述单元电路提供与所述第二电压对应的参考电压。
所述的方法进一步包括将一对所述第二参考电压轨耦接至所述第一参考电压轨。
在另一示例性实施例中，半导体装置的布局包括单元，所述单元包括第一电压轨、一对第二电压轨、第一晶体管单元及第二晶体管单元以及单元电路。所述第一晶体管单元耦接于所述第一电压轨与所述第二电压轨中的一者之间。所述第二晶体管单元耦接于所述第一电压轨与所述第二电压轨中的另一者之间。所述单元电路耦接至所述第二电压轨中的一者。
在所述的布局中，所述第一晶体管单元与所述第二晶体管单元具有不同数目的晶体管。
在所述的布局中，所述第一晶体管单元的晶体管安置于所述第二晶体管单元的一对相邻晶体管之间。
所述的布局进一步包括介层孔，所述介层孔使所述第一晶体管单元的晶体管、所述第二晶体管单元的晶体管及所述第一电压轨互连。
在所述的布局中，所述第一电压轨包括一对条带，所述第一晶体管单元及所述第二晶体管单元中的每一者耦接至所述一对条带中相应的一者。
所述的布局进一步包括：第三晶体管单元及第四晶体管单元，所述第三晶体管单元及所述第四晶体管单元中的每一者分别耦接于所述第一电压轨与所述一对第二电压轨中相应的一者之间；以及第二单元电路，耦接至所述一对第二电压轨中的一者。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种变化、代替及变更。

Claims (1)

1.一种半导体装置，其特征在于，包括：
衬底；
第一晶体管及第二晶体管，所述第一晶体管及所述第二晶体管中的每一者分别包括第一源极/漏极端子及第二源极/漏极端子；
一对第一源极/漏极区，形成于所述衬底之上，所述一对第一源极/漏极区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的所述第一源极/漏极端子，
一对第二源极/漏极区，形成于所述衬底之上，所述一对第二源极/漏极区中的每一者对应于所述第一晶体管及所述第二晶体管中相应一者的所述第二源极/漏极端子；以及
单元，包括：
第一电压轨，耦接至所述一对第一源极/漏极区且用以耦接至外部电源，
一对第二电压轨，所述一对第二电压轨中的每一者耦接至所述一对第二源极/漏极区中相应的一者，且所述一对第二电压轨中的每一者用以耦接至所述第一电压轨并提供与所述外部电源的第一电压对应的单元电压；以及
单元电路，耦接至所述一对第二电压轨中的一者。
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