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CN108022616A - 半导体存储器装置 - Google Patents

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CN108022616A
CN108022616A CN201710291998.9A CN201710291998A CN108022616A CN 108022616 A CN108022616 A CN 108022616A CN 201710291998 A CN201710291998 A CN 201710291998A CN 108022616 A CN108022616 A CN 108022616A
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Abstract

半导体存储器装置，在通常读出或写入模式与自动再新模式中进行选择动作，包括：感测放大器，自存储器元件读出数据；第1开关元件，在第1期间，在将作为过驱动电压的第1电源电压连接于第1电源中间节点后，在第2期间，将作为阵列电压的第2电源电压连接于第1电源中间节点；第2开关元件，在感测放大器的驱动时将第4电源电压连接于感测放大器的第2电源中间节点；第1电容器，连接于过驱动电压且对过驱动电压进行充电；第3开关元件，在自动再新模式时导通；及电压产生部件，产生第3电源电压并经由第3开关元件与第1电源电压并联地施加。

Description

半导体存储器装置
技术领域
本发明涉及一种例如同步动态随机存取存储器(Synchronous Dynamic RandomAccess Memory，SDRAM)等半导体存储器装置。
背景技术
图1是表示已知例1的SDRAM的存储器电路的构成例的电路图。在图1中，已知例1的存储器电路是包括存储器胞元MC、感测放大器(sense amplifier)SA30、过驱动电压产生器(overdrive voltage generator，以下称为VOD电压产生器)11、阵列电压产生器(arrayvoltage generator，以下称为VARY电压产生器)12、开关元件13、开关元件14及具有电容C1的电容器15而构成。
在图1中，存储器胞元MC包括构成存储器元件的存储器电容器(memorycapacitor)Ccell及选择用金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管Q10。存储器电容器Ccell的一端经由存储节点Ns而连接于MOS晶体管Q10的源极，其另一端连接于规定的电压VCP。MOS晶体管Q10的栅极连接于字线WL，其漏极连接于例如位线BLB。此处，在SDRAM的存储器电路中，在字线WL的方向、及位线BL、位线BLB的方向上以格子形状配置有多个存储器胞元MC。
感测放大器SA30是将包含MOS晶体管Q1、MOS晶体管Q2的第1互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)反相器、及包含MOS晶体管Q3、MOS晶体管Q4的第2CMOS反相器以构成正反馈回路的触发器(flip-flop)的方式连接而形成。MOS晶体管Q1、MOS晶体管Q3的各源极在电源中间节点P1连接，且电源中间节点P1经由藉由控制信号SW2导通或断开的开关元件14(例如包含MOS晶体管)的接点b而连接于对电源电压VDD进行降压电压转换而产生阵列电压VARY的阵列电压产生器12。另外，电源中间节点P1经由开关元件14的接点a而与电容C1的电容器15、以及对电源电压VDD进行降压电压转换而产生过驱动电压VOD的VOD电压产生器11连接。
另外，MOS晶体管Q2、MOS晶体管Q4的各源极在电源中间节点P2连接，且电源中间节点P2经由藉由控制信号SW1(控制信号SW2的反转信号)导通或断开的开关元件13(例如包含MOS晶体管)而在接地电位VSS接地。
在如以上般构成的感测放大器电路中，感测放大器SA30具有两个电压VOD、电压VARY，电源中间节点P1可藉由开关元件14而连接于过驱动电压VOD、阵列电压VARY中的任一个。另一方面，电源中间节点P2可经由开关元件13而连接于接地电位VSS。此处，阵列电压VARY为比过驱动电压VOD低的电压，且就存储器胞元MC的可靠性的观点而言，可设定为存储器胞元MC的存储节点Ns中可存储器的最大电平。然而，对于快速地感测位线BL与位线BLB上的电压而言阵列电压VARY非常低。相对于此，必须将过驱动电压VOD设定得高于阵列电压VARY而用于快速地感测位线BL与位线BLB上的电压。
若感测放大器SA30开始感测，则藉由字线WL而使选择用MOS晶体管Q10导通而选择存储器胞元MC，并经由MOS晶体管Q10使与存储器电容器Ccell的数据值对应的存储节点Ns的电压Vns传递至例如位线BLB。继而，电源中间节点P2连接于接地电位VSS，电源中间节点P1连接于过驱动电压VOD。此处，电荷被保存在电容器15中且为了进行快速感测而设置。即便在感测放大器SA30的数量发生变化的情况下，电容器15的电容值亦经固定。
继而，自更高的位线电压VBL逐渐接近阵列电压VARY而直至实质上成为阵列电压VARY为止，电源中间节点P1必须连接于过驱动电压VOD。其后，更高的位线电压VBL为了保持阵列电压VARY而连接于阵列电压VARY。此时经启动的感测放大器SA30放大传递至位线BLB的数据值的电压VBLB。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2011-081755号公报
[专利文献2]美国专利第8300480号说明书
[专利文献3]日本专利特开2008-159188号公报
[专利文献4]美国专利申请公开第2008/015674号说明书
[发明所欲解决的课题]
此处，首先在以下对将电容器15的电容C1相对于通常读出/写入模式而最适化的情况进行说明。
图2A是表示图1的存储器电路中通常读出/写入模式(C1最适化)时的动作的时序图。另外，图2B是表示图1的存储器电路中自动再新模式时的动作的时序图。如根据图2A及图2B而明确所示，在自动再新模式中，需要对多根位线BL、位线BLB进行充电(charge)，因此自动再新模式中的感测速度较通常读出/写入模式时变慢(51，52)。另外，自动再新模式时的各感测放大器SA30的电流消耗量与通常读出/写入模式相比而变大(53)。其原因在于：位线BL、位线BLB成为半值电平的期间进一步变长，并且此时感测放大器SA30的贯通电流变大。
继而，在以下对将电容器15的电容C1相对于自动再新模式而最适化的情况进行说明。
图3A是表示图1的存储器电路中通常读出/写入模式时的动作的时序图。另外，图3B是表示图1的存储器电路中自动再新模式(C1最适化)时的动作的时序图。如根据图3A及图3B而明确所示，电容器15的电容C1在通常读出/写入模式中被过量充电，因此更高的位线电压VBL成为过充电(54)。另外，在通常读出/写入模式中需要对过量的电荷放电，感测放大器SA30整体的电流消耗量在通常读出/写入模式中进一步变大(55)。
如以上所说明般，在已知例1中存在如下问题点：电容器15的电容C1无法相对于通常读出/写入模式及自动再新模式两者而最适化，感测放大器SA30的电流消耗量在任一模式中均进一步变大。
继而，在以下对已知例2的存储器电路中的问题点进行说明。再者，已知例2的存储器电路亦使用图1的存储器电路。
图4A是表示已知例2的存储器电路中消耗电流I大于事前模拟的评价值时的动作的时序图。另外，图4B是表示已知例2的存储器电路中消耗电流I小于事前模拟的评价值时的动作的时序图。
如根据图4A而明确所示，在消耗电流I大于事前模拟的评价值时，实际的过驱动电压VODa较原来的过驱动电压VOD降低，感测放大器SA30的实际的感测速度较推测值变慢。另外，位线电压VBL、位线电压VBLB为半值电平时的期间变长(VBLa、VBLBa)，因此各感测放大器SA30的消耗电流(Ia)在实际的器件中变大(56)。此时，感测放大器SA30的贯通电流变大。在该情况下，以大于预设(default)值的方式调整用于过驱动电压VOD的电容器15的电容C1。
相对于此，如根据图4B而明确所示，在消耗电流I小于事前模拟的评价值时，实际的过驱动电压VODa较原来的过驱动电压VOD变高，实际的位线电压VBL及阵列电压VARY较目标值变高(VBLa、VARYa)。另外，应藉由过充电的位线电压VBL与阵列电压VARY对剩余电荷进行放电，因此各感测放大器SA30的消耗电流(Ia)在实际的器件中变大(57)。在该情况下，以小于预设值的方式调整用于过驱动电压VOD的电容器15的电容C1。
如以上所说明般，在已知例2中存在如下问题点：无法在通常读出/写入模式及自动再新模式两者中将用于过驱动电压VOD的电容器15的电容C1最适化，感测放大器SA30的消耗电流变大。
另外，在已知例2中亦存在如下问题点：在用于过驱动电压VOD的电容器15的电容C1与评价值不同的情况下，亦无法最适化，感测放大器SA30的消耗电流变大。
发明内容
本发明的目的在于解决以上问题点并提供一种可使得用于过驱动电压的电容器的电容值最适化且与现有技术相比可减轻感测放大器的消耗电流的半导体存储器装置。
[解决课题的手段]
第1发明的半导体存储器装置为如下半导体存储器装置，在通常读出或写入模式与自动再新模式中进行选择动作，包括：
感测放大器，具有第1电源中间节点及第2电源中间节点，且自连接于字线及位线的存储器元件读出数据；
第1开关元件，在所述感测放大器驱动时的第1期间，在将作为过驱动电压的第1电源电压连接于所述感测放大器的第1电源中间节点后，在所述感测放大器驱动时的第2期间，将比所述第1电源电压低的作为阵列电压的第2电源电压连接于所述感测放大器的第1电源中间节点；
第2开关元件，在所述感测放大器的驱动时将规定的第4电源电压连接于所述感测放大器的第2电源中间节点；
第1电容器，连接于所述过驱动电压且对所述过驱动电压进行充电；
第3开关元件，在所述自动再新模式时导通；以及
电压产生部件，产生与所述第1电源电压实质上相同的第3电源电压并经由所述第3开关元件与所述第1电源电压并联地施加。
在所述半导体存储器装置中，还包括第2电容器，第2电容器连接于所述第3电源电压且对所述第3电源电压进行充电。
另外，在所述半导体存储器装置中，其中将在所述自动再新模式时所述半导体存储器装置中经启动的感测放大器的数量设为A、将在所述通常读出或写入模式时所述半导体存储器装置中经启动的感测放大器的数量设为N、将所述第1电容器的电容值设为C1、将所述第2电容器的电容值设为C2时，以满足下式的方式设定电容值C1、C2，
A/N＝(C1+C2)/C1。
进而，在所述半导体存储器装置中，其中所述第3开关元件为MOS晶体管。
再进而，在所述半导体存储器装置中，其中所述第3开关元件具有用于对所述第2电容器的电荷充分进行放电的驱动能力。
再进而，在所述半导体存储器装置中，其中基于规定的模式信号所述第3开关元件在所述自动再新模式时导通，且在所述通常读出或写入模式时断开。
第2发明的半导体存储器装置为如下半导体存储器装置，包括：
感测放大器，具有第1电源中间节点及第2电源中间节点，且自连接于字线及位线的存储器元件读出数据；
第1开关元件，在所述感测放大器驱动时的第1期间，在将作为过驱动电压的第1电源电压连接于所述感测放大器的第1电源中间节点后，在所述感测放大器驱动时的第1期间，将比所述第1电源电压低的作为阵列电压的第2电源电压连接于所述第1电源中间节点；
第2开关元件，在所述感测放大器的驱动时将规定的第4电源电压连接于所述感测放大器的第2电源中间节点；
第1电容器，连接于所述过驱动电压且对所述过驱动电压进行充电；
多个第3开关元件，具有连接于所述第1电容器的一端；
多个第2电容器，分别连接于所述多个第3开关元件的另一端；以及
控制电路，产生控制所述多个第3开关元件的导通或断开的多个控制信号。
在所述半导体存储器装置中，其中所述多个第3开关元件分别为MOS晶体管。
另外，在所述半导体存储器装置中，其中所述第3开关元件具有用于对所述多个第2电容器的电荷充分进行充电或放电的驱动能力。
进而，在所述半导体存储器装置中，其中所述控制电路包含多根熔丝并且切断规定的熔丝而将作为所述多个控制信号的多个熔丝信号输出至所述多个第3开关元件。
再进而，在所述半导体存储器装置中，其中在所述半导体存储器装置的内部测试时，所述控制电路将作为所述多个控制信号的多个内部测试信号输出至所述多个第3开关元件。
再进而，在所述半导体存储器装置中，其中以彼此相同或彼此不同的方式设定所述多个第2电容器的电容值。
[发明的效果]
因此，根据本发明的半导体存储器装置，可使得用于过驱动电压的电容器的电容值最适化且与现有技术相比可减轻感测放大器的消耗电流。
附图说明
图1是表示已知例1的SDRAM的存储器电路的构成例的电路图。
图2A是表示图1的存储器电路中通常读出/写入模式(C1最适化)时的动作的时序图。
图2B是表示图1的存储器电路中自动再新模式时的动作的时序图。
图3A是表示图1的存储器电路中通常读出/写入模式时的动作的时序图。
图3B是表示图1的存储器电路中自动再新模式(C1最适化)时的动作的时序图。
图4A是表示已知例2的存储器电路中消耗电流I大于事前模拟的评价值时的动作的时序图。
图4B是表示已知例2的存储器电路中消耗电流I小于事前模拟的评价值时的动作的时序图。
图5是表示实施形态1的SDRAM的存储器电路的构成例的电路图。
图6A是表示图5的存储器电路中通常读出/写入模式(C1最适化)时的动作的时序图。
图6B是表示图5的存储器电路中自动再新模式时的动作的时序图。
图7是表示实施形态2的SDRAM的存储器电路的构成例的电路图。
图8是表示实施形态3的SDRAM的存储器电路的构成例的电路图。
【符号说明】
11：VOD电压产生器
12：阵列电压产生器(VARY电压产生器)
13、14：开关元件
15：电容器
20：电压产生电路
21：VOD2电压产生器
31～34：反相器
51、52：感测速度变慢
53：电流消耗量变大
54：成为过充电
55：电流消耗量进一步变大
56：消耗电流于实际的器件中变大
57：消耗电流于实际的器件中变大
61～64：电容器
70：电容调整电路
71：熔丝电路
72：内部测试电路
a、b：接点
BL、BLB：位线
C1、C2、C21～C24：电容
Ccell：存储器电容器
FU_CAP<0>、FU_CAP<1>、FU_CAP<2>、FU_CAP<3>：熔丝信号
I、Ia：消耗电流
MC：存储器胞元
Ns：存储节点
P1、P2：电源中间节点
Q1～Q10、Q11～Q14：MOS晶体管
SA30：感测放大器
SW1、SW2：控制信号
TCBR：模式信号
TE_CAP<0>、TE_CAP<1>、TE_CAP<2>、TE_CAP<3>：内部测试信号
VARY：阵列电压
VBL、VBLa：位线电压
VBLB、VBLBa：数据值的电压/位线电压
VCP：规定的电压
VDD：电源电压
Vns：电压
VOD、VOD2：过驱动电压
VODa：实际的过驱动电压
VSS：接地电位
VWL：字线电压
WL：字线
具体实施方式
以下，参照附图对本发明的实施形态进行说明。再者，在以下的各实施形态中，对于同样的构成要素标注相同的符号。
实施形态1.
通常，经启动的感测放大器SA30的数量必须在通常的读出/写入模式与再新模式之间不同，且用于过驱动电压VOD的电容器15的电容C1的适当的值必须在两个模式之间不同，基于该见解，实施形态1的特征在于：在两个模式中自动地进行用于过驱动电压VOD的电容器15的电容C1的最适化。
图5是表示实施形态1的SDRAM的存储器电路的构成例的电路图。在图5中，与图1的已知例1的存储器电路相比，实施形态1的存储器电路的特征在于还包括电压产生电路20。
在图5中，存储器胞元MC包括构成存储器元件的存储器电容器Ccell及选择用MOS晶体管Q10。存储器电容器Ccell的一端经由存储节点Ns而连接于MOS晶体管Q10的源极，其另一端连接于规定的电压VCP。MOS晶体管Q10的栅极连接于字线WL，其漏极连接于例如位线BLB。此处，在SDRAM的存储器电路中，在字线WL的方向、及位线BL、位线BLB的方向上以格子形状配置有多个存储器胞元MC。
感测放大器SA30是将包含MOS晶体管Q1、MOS晶体管Q2的第1CMOS反相器、及包含MOS晶体管Q3、MOS晶体管Q4的第2CMOS反相器以构成正反馈回路的触发器的方式连接而形成。MOS晶体管Q1、MOS晶体管Q3的各源极于电源中间节点P1连接，且电源中间节点P1经由藉由控制信号SW2导通或断开的开关元件14(例如包含MOS晶体管)的接点b而连接于对电源电压VDD进行降压电压转换而产生阵列电压VARY的阵列电压产生器12。另外，电源中间节点P1经由开关元件14的接点a而与电容C1的电容器15、以及对电源电压VDD进行降压电压转换而产生过驱动电压VOD的VOD电压产生器11连接。
另外，MOS晶体管Q2、MOS晶体管Q4的各源极在电源中间节点P2连接，且电源中间节点P2经由藉由控制信号SW1(控制信号SW2的反转信号)导通或断开的开关元件13(例如包含MOS晶体管)而在接地电位VSS接地。
进而，电压产生电路20是包括VOD2电压产生器21、电容C2的电容器61、作为开关元件的MOS晶体管Q11、以及反相器31而构成。在图5中，模式信号TCBR为在通常读出/写入模式中成为低电平且在自动再新模式中成为高电平的信号，经由反相器31而被施加至MOS晶体管Q11的栅极。此处，MOS晶体管Q11具有用于对电容器61的电荷进行放电的充分的驱动能力。此处，MOS晶体管Q11在通常读出/写入模式中断开，在自动再新模式中导通。VOD2电压产生器21将电源电压VDD降压电压转换为规定的过驱动电压VOD2(过驱动电压VOD2实质上等于过驱动电压VOD)，并经由另一端接地的电容器61、MOS晶体管Q11及电容器15而施加至开关元件14的接点a。因此，电压产生电路20仅在自动再新模式中对过驱动电压VOD并联地施加充电至电容器61的过驱动电压VOD2。
再者，实施形态1中，关于用于过驱动电压VOD的电容器15的电容C1，在事前模拟中，在通常读出/写入模式中预先设定为最适值。另外，在两个动作模式中，电容C1、电容C2必须设定用于1个感测放大器SA30的电容值，较佳为如下式般进行设定。
此处，A为在自动再新模式中SDRAM的1个存储器库(memory bank)中的经启动的感测放大器SA30的数量。另外，N为在通常读出/写入模式中SDRAM的1个存储器库中的经启动的感测放大器SA30的数量。
图6A是表示图5的存储器电路中通常读出/写入模式(C1最适化)时的动作的时序图。如根据图6A而明确所示，在通常读出/写入模式中并不施加过驱动电压VOD2，而仅藉由电容器15的电容C1对过驱动电压VOD进行充电，因此感测放大器SA30为最适的动作，消耗电流I并不增加。
图6B是表示图5的存储器电路中自动再新模式时的动作的时序图。如根据图6B而明确所示，在自动再新模式中施加过驱动电压VOD2，从而藉由电容器15的电容C1及电容器61的电容C2对过驱动电压VOD、过驱动电压VOD2进行充电，因此，即便为自动再新模式，感测放大器SA30亦为最适的动作，消耗电流I亦不增加。
如以上所说明般，根据实施形态1，在两个动作模式中可达成实质上相同的感测速度，消耗电流亦在两个动作模式中降低。因此，在两个动作模式中可使得用于过驱动电压的电容最适化。
在以上的实施形态1中，电源中间节点P2经由开关元件13而接地，但本发明并不限定于此，也可连接于低于阵列电压VARY的电源电压。
实施形态2.
图7是表示实施形态2的SDRAM的存储器电路的构成例的电路图。
参照已知例2，如所述般，必要的用于过驱动电压的电容有与事前模拟的评价值不同的可能性，在感测速度变快时，需要使降低消耗电流的用于过驱动电压的电容最适化。然而，如已知例2般，在通常的方法中，存在该电容经固定而无法容易地变更的问题点。为了解决该问题点，在图7中，与图1的存储器电路相比，实施形态2的存储器电路的特征在于进而包括电容调整电路70及熔丝电路71。在实施形态2中，使用藉由切断熔丝电路71的熔丝而调整(trimming)用于过驱动电压的电容的方法。以下，关于实施形态2的电路构成，针对与图5的电路构成的不同点进行说明。
在图7中，电容调整电路70是包括用于过驱动电压VOD的电容器61、电容器62、电容器63、电容器64…、作为开关元件的MOS晶体管Q11、MOS晶体管Q12、MOS晶体管Q13、MOS晶体管Q14…、反相器31、反相器32、反相器33、反相器34…、及熔丝电路71而构成。此处，电容器61、电容器62、电容器63、电容器64…分别具有电容C21、电容C22、电容C23、电容C24…。此处，电容C21、电容C22、电容C23、电容C24…可为彼此相同的电容值，也可为彼此不同的电容值，在后者的情况下，例如如下式般进行设定。
C21＝C0
C22＝2C0
C23＝4C0
C24＝8C0
…
熔丝电路71包含多根熔丝，针对电容器61、电容器62、电容器63、电容器64…分配并设定自于事前模拟中所获得的最适的电容评价值减去C1而得的电容值，基于此，切断对应的熔丝并将对应的熔丝信号FU_CAP<0>、熔丝信号FU_CAP<1>、熔丝信号FU_CAP<2>、熔丝信号FU_CAP<3>、…设为高电平，藉此使对应的MOS晶体管Q11～MOS晶体管Q14导通并将对应的电容器61～电容器64并联地连接于电容器15，因此可调整用于过驱动电压VOD的电容值。
此处，熔丝信号FU_CAP<0>、熔丝信号FU_CAP<1>、熔丝信号FU_CAP<2>、熔丝信号FU_CAP<3>、…为控制电容调整电路70的电容值的控制信号的一形态，熔丝电路71为控制电容调整电路70的电容值的控制电路的一形态。进而，MOS晶体管Q11～MOS晶体管Q14具有用于对电容器61～电容器64的电荷进行充电或放电的充分的驱动能力。
如以上所说明般，根据本实施形态，因具备电容调整电路70而可调整用于过驱动电压VOD的电容值，例如基于事前模拟中所获得的最适的电容评价值而调整用于过驱动电压VOD的电容值，藉此可设定最适的该电容值。藉此，与现有技术相比，可针对实际的器件而简单地调整(trimming)用于过驱动电压的电容值。
实施形态3.
图8是表示实施形态3的SDRAM的存储器电路的构成例的电路图。在图8中，与图7的实施形态2的存储器电路相比，实施形态3的存储器电路的特征在于代替熔丝电路71而包括内部测试电路72。以下，对该不同点进行说明。
在图8中，内部测试电路72在该SDRAM的内部测试中将内部测试信号TE_CAP<0>、内部测试信号TE_CAP<1>、内部测试信号TE_CAP<2>、内部测试信号TE_CAP<3>、…依序按照规定的顺序设为高电平，藉此使对应的MOS晶体管Q11～MOS晶体管Q14导通，并将对应的电容器61～电容器64并联地连接在电容器15，因此可调整用于过驱动电压VOD的电容值。此处，内部测试电路72例如以使感测放大器SA30的感测速度最大且使消耗电流最小的方式在实际的器件中使得用于过驱动电压的电容最适化。
再者，内部测试信号TE_CAP<0>、内部测试信号TE_CAP<1>、内部测试信号TE_CAP<2>、内部测试信号TE_CAP<3>、…为控制电容调整电路70的电容值的控制信号的一形态。另外，内部测试电路72为控制电容调整电路70的电容值的控制电路的一形态。
本申请案发明与引用文献的不同点.
本申请案发明与引用文献1～引用文献4的不同点为如以下所述。
(1)与引用文献1～引用文献2的不同点.
在引用文献1～引用文献2中，揭示有如下半导体装置：在使用感测放大器的半导体装置中，藉由设置生成过驱动电压的升压电路而用于降低消耗电力的增加。此处，具有感测放大器且供给有外部电源电压的半导体装置具有连接于感测放大器的驱动信号配线、由外部电源电压生成高于该外部电源电压的第1电压的升压电路、以及将外部电源电压降压而生成第2电压的降压电路。在伴随外部存取的通常动作时，使感测放大器进行感测动作的情况下，在感测动作的初期将第1电压施加至驱动信号配线，其后将第2电压施加至驱动信号配线，另一方面，在并不伴随外部存取的再新动作时，使升压电路的动作停止，以自感测动作的初期阶段将第2电压施加至驱动信号配线。
即，在引用文献1～引用文献2中，揭示有用于过驱动电压的电容值为固定。然而，并未揭示与教示作为本申请案发明的特征的在通常读出或写入模式及自动再新模式中使该电容值变化、以及以使该电容值最适化的方式进行调整。
(2)与引用文献3～引用文献4的不同点.
在引用文献3～引用文献4中，揭示有如下半导体存储器装置：在感测放大器的感测动作的动作初期，在进行电荷分享(charge share)方式的过驱动的情况下，可增大阵列电压且可减小过驱动电压用的电容元件的电容。该半导体存储器装置设有产生过驱动电压VOD的第1内部电源产生电路、及产生阵列电压VARY的第2内部电源产生电路，且在自感测动作的开始时点起至经过第1时间为止的过驱动期间内，第1内部电源产生电路连接于感测放大器，且在第1时间经过后第2内部电源产生电路连接于感测放大器。第1内部电源产生电路先于感测动作的开始而被设为动作状态，在电容元件的充电结束后被设为非动作的浮动(floating)状态。
即，在引用文献3～引用文献4中，揭示有用于过驱动电压的电容值为固定。然而，并未揭示与教示作为本申请案发明的特征的在通常读出或写入模式及自动再新模式中使该电容值变化、以及以使该电容值最适化的方式进行调整。
[产业上的可利用性]
如以上所详细叙述般，根据本发明的半导体存储器装置，可使得用于过驱动电压的电容器的电容值最适化，且与现有技术相比可减轻感测放大器的消耗电流。尤其本发明(实施形态2、实施形态3)并不限定于SDRAM的存储器电路，可应用于包括快闪存储器、静态随机存取存储器(Static Random Access Memory，SRAM)等感测放大器的半导体存储器装置中。

Claims (12)

1.一种半导体存储器装置，在通常读出或写入模式与自动再新模式中进行选择动作，包括：
感测放大器，具有第1电源中间节点及第2电源中间节点，且自连接于字线及位线的存储器元件读出数据；
第1开关元件，在所述感测放大器驱动时的第1期间，在将作为过驱动电压的第1电源电压连接于所述感测放大器的所述第1电源中间节点后，在所述感测放大器驱动时的第2期间，将比所述第1电源电压低的作为阵列电压的第2电源电压连接于所述感测放大器的所述第1电源中间节点；
第2开关元件，在所述感测放大器的驱动时将规定的第4电源电压连接于所述感测放大器的所述第2电源中间节点；
第1电容器，连接于所述过驱动电压且对所述过驱动电压进行充电；
第3开关元件，在所述自动再新模式时导通；以及
电压产生部件，产生与所述第1电源电压实质上相同的第3电源电压并经由所述第3开关元件与所述第1电源电压并联地施加。
2.如权利要求1所述的半导体存储器装置，还包括第2电容器，所述第2电容器连接于所述第3电源电压且对所述第3电源电压进行充电。
3.如权利要求2所述的半导体存储器装置，其中将在所述自动再新模式时所述半导体存储器装置中经启动的感测放大器的数量设为A、将在所述通常读出或写入模式时所述半导体存储器装置中经启动的感测放大器的数量设为N、将所述第1电容器的电容值设为C1、将所述第2电容器的电容值设为C2时，以满足下式的方式设定电容值C1、C2，
A/N＝(C1+C2)/C1。
4.如权利要求1所述的半导体存储器装置，其中所述第3开关元件为金属氧化物半导体晶体管。
5.如权利要求2所述的半导体存储器装置，其中所述第3开关元件具有用于对所述第2电容器的电荷充分进行放电的驱动能力。
6.如权利要求1所述的半导体存储器装置，其中基于规定的模式信号所述第3开关元件在所述自动再新模式时导通，且在所述通常读出或写入模式时断开。
7.一种半导体存储器装置，包括：
感测放大器，具有第1电源中间节点及第2电源中间节点，且自连接于字线及位线的存储器元件读出数据；
第1开关元件，在所述感测放大器驱动时的第1期间，在将作为过驱动电压的第1电源电压连接于所述感测放大器的所述第1电源中间节点后，在所述感测放大器驱动时的第1期间，将比所述第1电源电压低的作为阵列电压的第2电源电压连接于所述第1电源中间节点；
第2开关元件，在所述感测放大器的驱动时将规定的第4电源电压连接于所述感测放大器的所述第2电源中间节点；
第1电容器，连接于所述过驱动电压且对所述过驱动电压进行充电；
多个第3开关元件，具有连接于所述第1电容器的一端；
多个第2电容器，分别连接于所述多个第3开关元件的另一端；以及
控制电路，产生控制所述多个第3开关元件的导通或断开的多个控制信号。
8.如权利要求7所述的半导体存储器装置，其中所述多个第3开关元件分别为金属氧化物半导体晶体管。
9.如权利要求7所述的半导体存储器装置，其中所述第3开关元件具有用于对所述多个第2电容器的电荷充分进行充电或放电的驱动能力。
10.如权利要求7所述的半导体存储器装置，其中所述控制电路包含多根熔丝并且切断规定的所述熔丝而将作为所述多个控制信号的多个熔丝信号输出至所述多个第3开关元件。
11.如权利要求7所述的半导体存储器装置，其中在所述半导体存储器装置的内部测试时，所述控制电路将作为所述多个控制信号的多个内部测试信号输出至所述多个第3开关元件。
12.如权利要求7所述的半导体存储器装置，其中以彼此相同或彼此不同的方式设定所述多个第2电容器的电容值。
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