CN107958905B - 功率半导体模块衬底 - Google Patents

Abstract

本发明公开了一种功率半导体模块衬底。包括四个功率电势区域和四个辅助电势区域，在第一、第三功率电势区域上装有多个功率开关，每个功率开关由多个功率半导体芯片组成，多个功率半导体芯片相并联并连到相邻功率电势区域上；第一、第二功率电势区域之间设置有第一辅助电势区域，沿第一方向和第二方向的反向与第二功率电势区域相邻位置设置有第二辅助电势区域，第三功率电势区内设置有第三、第四辅助电势区域，第一、第二辅助电势区域之间彼此电连接。本发明提供的功率半导体模块的优势在于实现功率模块衬底的紧凑布置，从而提高功率密度，同时实现功率模块各芯片控制回路间杂散参数均匀，从而取得优化的开关特性、提高可靠性。

Description

功率半导体模块衬底

技术领域

本发明涉及了一种衬底和功率半导体模块，尤其是具体涉及一种功率半导体模块衬底及由这样功率半导体模块衬底组成的功率半导体模块。

背景技术

功率半导体模块与外部电路接触的端子元件通常可分为功率端子和控制端子。功率端子和控制端子与模块衬底的接触区域之间通常需要设置足够的间隔距离，以满足不同端子焊接设备和工艺的需要。通过对衬底上功率端子和控制端子以及功率半导体芯片位置的合理布置有利于提高模块衬底的利用率，从而提高模块的功率密度。

单个功率半导体芯片的通流能力有限，为扩展功率半导体模块的功率处理能力，大容量的功率半导体模块内部通常采用多芯片并联的布置方式组成桥臂开关。并联布置的芯片的开关通常受一对控制端子控制，其开关电路如图2表示。

其中Cge1，Cge2分别代表并联的两块功率半导体芯片的栅极电容，功率半导体芯片的通流能力与栅极电容上的电压正相关。Tg和Te分别为功率半导体模块与外部驱动电路连接的端口，用于接收驱动信号。Rg0和Lg0分别为每块芯片的驱动回路公共部分的杂散电阻和杂散电感。Rg1、Lg1和Rg2、Lg2分别为两块功率半导体芯片因位置分布所导致的单独的杂散电阻和杂散电感。功率半导体模块开通过程中，加在Tg和Te上的驱动电压由特定的负值变成正值，由于驱动回路杂散参数的作用，栅极电容两端的电压上升，从而使通过功率半导体芯片的功率电流上升；关断过程中，加在Tg和Te上的驱动电压由特定的正值变为负值，栅极电容两端的电压下降，从而使通过功率半导体芯片的功率电流下降。

若回路中杂散电感的感值较大，则容易在开关过程中引起杂散电感与芯片本身电容之间产生电压振荡，若在开通过程中栅极电容两端的振荡电压低于使芯片开通的阈值电压，则会引起芯片的误关断；若在关断过程中栅极电容两端的振荡电压高于使芯片开通的阈值电压，则会引起芯片的误开通。以上两种现象均不利于芯片的正常工作。由于栅极电容由芯片本身的特性决定，因此在功率模块设计的过程中需尽量减小驱动回路的杂散电感，从而在高开关速度下降低误开通和误关断风险。

若并联芯片单独的杂散参数不一致，则会导致栅极电容充电或放电速度不一致，从而引起开关过程中通过芯片的功率电流的不均。由于开关过程中半导体芯片两端的电压的建立通常是在电流变化之前，不均匀的瞬态电流会导致功率半导体芯片上产生的损耗不一致，最终反映在芯片间温度的不一致上。在功率半导体模块满功率工作的情况下，因芯片电流分布不均引发的过温和过流可能会引起半导体元件的失效，影响模块的正常运行。

从以上叙述可看出，合理设计端子与衬底接触区域和芯片的布局，减小功率半导体芯片驱动回路杂散电感以及均衡并联芯片间的杂散参数是进行模块衬底设计的三个重要考虑。

发明内容

考虑上述技术要点，本发明提供了一种功率半导体模块衬底及其功率半导体模块，通过优化端子区域、芯片以及其控制回路的布局，提高了衬底利用率，减小了驱动回路的总杂散电感，降低了芯片误开关风险，提高了功率模块可靠性。

本发明采用的技术方案是：

一、本发明保护一种功率半导体模块衬底：

包括四个功率电势区域和辅助电势区域，四个功率电势区域为沿第二方向依次间隔布置的第二功率电势区域、第一功率电势区域、第三功率电势区域和第四功率电势区域；在第一功率电势区域和第三功率电势区域上均安装有多个功率开关；在第三功率电势区域内部设置镂空区域，镂空区域中设置有相隔离绝缘的第三、第四辅助电势区域。

布置在第三功率电势区域上的多个功率开关包括第一功率开关和第二功率开关的两类，每个功率开关均由多个功率半导体芯片组成，第一功率开关由开关可控的晶体管芯片组成，第二功率开关由具有单向导通特性的二极管芯片组成；对于布置在第三功率电势区域的每个第一功率开关，其控制电极通过各自的第一辅助连接装置与第三辅助电势区域电连接，并用第三辅助连接装置将第三功率电势区域上中间的一个第二功率开关与第四辅助电势区域电连接。

布置在第一功率电势区域上的多个功率开关包括第一功率开关和第二功率开关的两类，每个功率开关均由多个功率半导体芯片组成，第一功率开关由开关可控的晶体管芯片组成，第二功率开关由具有单向导通特性的二极管芯片组成；第一功率电势区域和第二功率电势区域之间设置有第一辅助电势区域，靠近第二功率电势区域沿第一方向反向且第二方向反向的边角位置设置有第二辅助电势区域；对于布置在第一功率电势区域的每个第一功率开关，其控制电极通过各自的第一辅助连接装置与第一辅助电势区域电连接，并用第二辅助连接装置将第一辅助电势区域与第二辅助电势区域电连接。

第一功率电势区域和第二功率电势区域之间仅设置有第一辅助电势区域的一个电势区域，并未布置有无源元件和其他电势区域；并且，第一辅助电势区域仅与第一功率电势区域上每个第一功率开关的控制电极通过第一辅助连接装置电连接以及与第二辅助电势区域通过第二辅助连接装置电连接。

每个功率开关中的多个功率半导体芯片相互并联并且通过功率连接装置连接到与自身所在功率电势区域相邻的功率电势区域上。

本发明通过第一辅助电势区域及其相关的布置结构实现降低了上桥臂的衬底回路中的杂散电感，也降低了各芯片间杂散电感的不均并通过实验验证。

本发明通过第三、第四辅助电势区域及其相关的布置结构共同实现降低了下桥臂的衬底回路中的杂散电感，大大降低了总杂散电感并通过实验验证。

第一功率电势区域和第三功率电势区域上的多个功率开关沿第一方向间隔布置，并且第一功率开关和第二功率开关沿第一方向交替布置，每个功率开关的安装布置方向和第二方向一致。

所述第一辅助电势区沿平行第一方向布置，且使得第一辅助电势区与第一功率电势区域绝缘的情况下与第一功率电势区域上的第一功率开关尽量靠近。

所述第二辅助连接装置具有两个连接处，第一连接处位于第一辅助电势区上，第二连接处位于第二辅助电势区上。

所述第一连接处位于第一辅助电势区沿第一方向反向的端部区域上，且第一辅助电势区沿第一方向反向的端部区域的边沿与第一辅助电势区上沿最靠近第一方向反向的功率半导体芯片的沿第一方向反向所在侧边对齐。

所述第四辅助电势区沿第一方向与第三功率电势区域上位于中间的第二功率开关相邻，且使得第四辅助电势区与第三功率电势区域绝缘的情况下与第三功率电势区域上的第二功率开关尽量靠近。

所述第三辅助连接装置具有两个连接处，第一连接处位于第四辅助电势区上，第二连接处位于第三功率电势区域上中间的第二功率开关上；所述第二功率半导体芯片为位于两个第一功率开关中间位置的半导体芯片。

所述第三辅助电势区在第二方向反向与第四辅助电势区相邻，且使得第三辅助电势区与第四辅助电势区绝缘的情况下尽量靠近。

所述第二辅助电势区上设置有第一控制端子，所述第二功率电势区域上设置有第二控制端子，第一控制端子和第二控制端子用于控制第一功率电势区域上第一功率开关中的功率半导体芯片的开关，且在保证绝缘的情况下尽量靠近。

所述第三辅助电势区上设置有第三控制端子，所述第四辅助电势区域上设置有第四控制端子，第三控制端子和第四控制端子用于控制第三功率电势区域上第一功率开关中的功率半导体芯片的开关，且在保证绝缘的情况下尽量靠近。

第二、第三辅助连接装置为金属材质连接线、电阻或电感等具有连接功能的元件。

二、本发明还保护一种包含上述的功率半导体模块衬底的功率半导体模块。

本发明采用有益效果是：

本发明通过优化控制端子位置和芯片布局，提高功率半导体模块衬底的利用率；通过布置单独的辅助电势区和连接装置，优化降低了驱动回路的总杂散电感大小。

附图说明

图1为功率半导体芯片的开关电路图。

图2为所述功率半导体模块单个衬底的上视图。

图3为所述功率半导体模块衬底上桥臂芯片驱动回路的上视图。

图4为所述功率半导体模块衬底上桥臂芯片驱动回路的下视图。

表1为实施例的仿真结果。

图中：功率电势区域10,11,12,13、功率开关20,21、功率连接装置30、功率端子元件41,42,43、方向51,52、辅助电势区域61,62,63,64、辅助连接装置70,71,72、控制端子44,45,46,47。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。

如图2所示，本发明具体实施的衬底1包括四个功率电势区域10,11,12,13和四个辅助电势区域61,62,63,64，四个功率电势区域10,11,12,13为依次间隔布置的第二功率电势区域11、第一功率电势区域10、第三功率电势区域12、第四功率电势区域13。

在第一功率电势区域10和第三功率电势区域12上均安装有多个功率开关20,21，每个功率开关20,21由多个功率半导体芯片组成，其中第一功率开关20由开关可控的晶体管芯片组成，第二功率开关21由具有单向导通特性的二极管芯片组成，两种功率开关中各自的若干功率半导体芯片相互并联并且通过功率连接装置30连接到与自身所在功率电势区域相邻的功率电势区域上。，具体如图1所示，第一功率电势区域10上的两种功率开关20,21通过功率连接装置30连接到第二功率电势区域11和第三功率电势区域12上，第三功率电势区域12上的功率开关20,21通过功率连接装置30连接到第四功率电势区域13上。

第一功率电势区域10和第二功率电势区域11之间设置有第一辅助电势区域61，在靠近第二功率电势区域11沿第一方向51反向且第二方向52反向的边角位置设置有第二辅助电势区域62。对于布置在第一功率电势区域10的每个功率开关201,202，其控制电极801,802通过第一辅助连接装置701,702与第一辅助电势区域61电连接，第一辅助电势区域61通过第二辅助连接装置71与第二辅助电势区域62电连接。

在第三功率电势区域12内部设置镂空区域，镂空区域中设置有第三、第四辅助电势区域63,64，对于布置在第三功率电势区域12的每个功率开关203,204，其控制电极803,804通过第一辅助连接装置703,704与第三辅助电势区域63电连接，功率开关214通过辅助连接装置72与第四辅助电势区域64电连接。

本发明中多个功率电势区域10～13及其上安装的多个功率开关20、21和多个功率端子41～43，采用以下方式布置：

第一功率电势区域10，具体实施中在第一功率电势区域10上布置有两个第一功率开关20和两个第二功率开关21，功率开关20,21底部安装在第一功率电势区域上10，两种的第一功率开关20和第二功率开关21沿第一方向51交替布置。

第二功率电势区域11，布置于第一功率电势区域10旁，与第一功率电势区域10在第二方向52的反向上相邻，并且通过功率连接装置30与第一功率电势区域10上的功率开关20,21顶部的功率电极相连。

第三功率电势区域12，布置于第一功率电势区域10旁，与第一功率电势区域10在第二方向52上相邻，并且通过功率连接装置30与第一功率电势区域10上的功率开关20,21顶部的功率电极相连。具体实施中在第三功率电势区域12上布置有两个第一功率开关20和两个第二功率开关21，功率开关20,21底部安装在第三功率电势区域12上，两种的第一功率开关20和第二功率开关21沿第一方向51交替布置。

第四功率电势区域13，布置于第一功率电势区域10旁，与第三功率电势区域12在第二方向52上相邻，并且通过功率连接装置30与位于第三功率电势区域12上的功率开关20,21顶部的功率电极相连。

本发明通过上述换流回路配置减小了换流回路面积，从而减小整体杂散电感。

第一功率电势区域10在第一方向51和第一方向51的反向上有突出于第三功率电势区域12和第四功率电势区域13的第一延伸结构，第一延伸结构使第一功率电势区域10在第一方向51和第一方向51的反向上突出于第三功率电势区域12和第四功率电势区域13，并且第一延伸结构突出于第三功率电势区域12和第四功率电势区域13的部分再沿第二方向52向第三功率电势区域12和第四功率电势区域13延伸形成第二延伸结构，第二延伸结构的延伸长度至少使延伸部分超过第三功率电势区域12；并且，两侧的第二延伸结构突出于第三功率电势区域12和第四功率电势区域13的部分再沿第一方向52/第一方向52的反向向中间延伸形成第三延伸结构。

两个正极功率端子41分别布置于两个第三延伸结构的最远端。一个负极功率端子42布置于第四功率电势区域13沿第二方向52的边缘，且正极功率端子41与负极功率端子42布置于沿第一方向51的同一直线上。交流功率端子43布置于第二功率电势区11沿第二方向52反向的边缘且靠近第一方向51的边缘。

通过上述延伸结构的设置，使得延伸结构上流过的电流方向与其内侧流经第一第一功率电势区域10、第三第三功率电势区域12和第四第四功率电势区域13的关断电流的方向相反，产生的磁场可相互抵消，进一步减小换流回路整体的杂散电感。两侧的沿第二方向52布置的延伸结构提供了两条对称的换流回路，对于沿第一方向51横向布置的功率半导体芯片，可帮助减小每个芯片由于空间位置分布导致的换流路径的差异，从而减小各芯片杂散电感的差异。

由图2所示，本发明等效为半桥拓扑结构，上下桥臂分别由安装在其上的两排功率开关的功率半导体芯片20,21组成，每一排功率开关的所有功率半导体芯片相互并联。

由图3所示，对于组成上桥臂的第一功率开关20的功率半导体芯片，其底部的功率电极直接焊接在正极电势区的第一功率电势区域10上，顶部功率电极通过功率连接装置30连接至交流电势区的第二功率电势区域11和第三功率电势区域12，第一功率开关20的控制电极80位于芯片顶部。模块上桥臂的控制端子44设置于第二功率电势区域11沿第一方向51反向和第二方向52反向临近的第二辅助电势区62上，控制端子45直接设置在第二功率电势区域11上，控制端子45为控制端子44提供参考电势。

由图4所示，对于组成下桥臂的第一功率开关20的功率半导体芯片，其底部的功率电极直接焊接在交流电势区的第三功率电势区域12上，顶部的功率电极通过功率连接装置30连接至负极电势区的第四功率电势区域13，第一功率开关20的控制电极位于芯片底部。模块下桥臂的控制端子46、47设置于第三功率电势区域12内部，下桥臂功率半导体芯片顶部，即方向52反向位置。

通过以上配置上桥臂的控制端子44、45与交流功率端子43，下桥臂的控制端子46、47与正极功率端子41、负极功率端子42有足够的间距以保证端子的焊接加工，同时布局紧凑，同时能够减小上、下桥臂功率半导体芯片驱动回路的总杂散电感。

上桥臂：如图3所示，对于组成上桥臂的功率半导体芯片201、202。首先，在功率半导体芯片201、202的上方设置有第一辅助电势区61，第一辅助电势区61为沿第一方向51布置的长条状。每块功率开关配置有长度和直径一致的辅助连接装置701、702，用于连接第一辅助电势区61和第一功率开关的功率半导体芯片201、202的控制电极801、802，以保证该路径杂散参数一致。其次，使用第二辅助连接装置71连接辅助电势区61和控制端子44所在的第二辅助电势区62。第二辅助连接装置71具有两个连接处901、902，第一连接处901位于第一辅助电势区61上，第二连接处902位于第二辅助电势区62上。其中如图2所示，第一连接处901设置于第一辅助电势区61沿第一方向51的一侧，即右侧，第一辅助电势区61右侧区域部分的右边缘与最右的功率半导体芯片202的右侧边缘在同一直线上。第二辅助连接装置71的设置增加了并联芯片驱动回路公共部分的杂散电感，有助于缩小每块芯片驱动回路杂散电感的差异。此外，将另一控制端子45直接设置在第二功率电势区域11上，为控制端子44提供参考电位。通过该设置，功率半导体芯片201、202的控制回路可使用杂散电感小的功率连接装置30和第二功率电势区域11，从而进一步减小控制回路杂散电感。

按照实施例的配置，本发明实施对上桥臂的每块芯片驱动回路杂散电感采用Ansys软件的Q3D软件包进行仿真，仿真结果如下表1所示。从结果可看出，对属于同一桥臂的芯片，其控制回路的杂散电感差异不超过35％，且控制回路最大杂散电感不超过15nH。

表1

芯片位置	杂散电感值(nH)
		上桥臂芯片201	13.30
上桥臂芯片202	8.52

下桥臂：如图4所示，对于组成下桥臂的功率半导体芯片203、204。首先，将两个控制端子46、47设置在第三功率电势区域12内的第一功率开关20的两个功率半导体芯片203、204之间沿第二方向52的旁边位置。两个控制端子46、47与第三功率电势区域12均不等电位，设置彼此绝缘的第三、第四辅助电势区域63、64并配合控制端子46、47的安装。每个功率开关20的功率半导体芯片203、204配置有长度和直径一致的第一辅助连接装置703、704，用于连接第三辅助电势区63和功率半导体芯片203、204的控制电极803、804。

在第三功率电势区域12内部设置镂空区域，镂空区域中设置有相隔离绝缘的第三、第四辅助电势区域63,64。第三辅助电势区域63在第一方向51的正负方向上设置不等长的延伸结构，配合等长的第一辅助连接装置703和704的连接。第一辅助连接装置70的杂散电感远大于第三辅助电势区域63，上述措施能减小控制端子46至功率半导体芯片203、204控制电极803、804的杂散电感的不均和减小控制回路杂散电感，减小上、下桥臂功率半导体芯片驱动回路的总杂散电感。

第四辅助电势区域64配置于第三辅助电势区域63和第二功率开关21的功率半导体芯片214的中间，该第二功率开关21的功率半导体芯片214位于两个第一功率开关20的功率半导体芯片203和204的中间位置。第三辅助连接装置72用于连接功率半导体芯片214的顶部功率电极和第四辅助电势区域64。通过上述配置，功率半导体芯片203、204的控制回路使用杂散电感小的功率连接装置30和第四功率电势区域13，从而能更进一步地减小控制回路杂散电感，减小上、下桥臂功率半导体芯片驱动回路的总杂散电感。

按照实施例的配置，本发明实施对下桥臂的每块芯片驱动回路杂散电感采用Ansys软件的Q3D软件包进行仿真，仿真结果如下表2所示。从结果可看出，对属于同一桥臂的芯片，其控制回路的杂散电感差异不超过35％，且控制回路最大杂散电感不超过10nH。

表2

芯片位置	杂散电感值(nH)
		下桥臂芯片203	6.02
下桥臂芯片204	9.31

由此可见，本发明提供的功率半导体模块的优势在于可使功率开关各芯片的控制回路杂散电感小且均匀，具有其突出显著的技术效果。

Claims (8)

1.一种功率半导体模块衬底，其特征在于：

包括四个功率电势区域(10，11，12，13)和辅助电势区域，四个功率电势区域(10，11，12，13)为沿第二方向(52)依次间隔布置的第二功率电势区域(11)、第一功率电势区域(10)、第三功率电势区域(12)和第四功率电势区域(13)；在第一功率电势区域(10)和第三功率电势区域(12)上均安装有多个功率开关(20，21)；在第三功率电势区域(12)内部设置镂空区域，镂空区域中设置有相隔离绝缘的第三、第四辅助电势区域(63，64)，且功率半导体模块衬底等效为半桥拓扑结构，上下桥臂分别由安装在其上的两排功率开关的功率开关(20，21)组成，每一排功率开关的所有功率半导体芯片相互并联；

布置在第一功率电势区域(10)上的多个功率开关(20，21)包括第一功率开关(20)和第二功率开关(21)的两类，布置在第三功率电势区域(12)上的多个功率开关(20，21)包括第一功率开关(20)和第二功率开关(21)的两类，每个功率开关(20，21)均由多个功率半导体芯片组成，第一功率开关(20)由开关可控的晶体管芯片组成，第二功率开关(21)由具有单向导通特性的二极管芯片组成；

第一功率电势区域(10)和第二功率电势区域(11)之间设置有第一辅助电势区域(61)，靠近第二功率电势区域(11)沿第一方向(51)反向且第二方向(52)反向的边角位置设置有第二辅助电势区域(62)；对于布置在第一功率电势区域(10)的每个第一功率开关(20)，其控制电极(801，802)通过各自的第一辅助连接装置(701，702)与第一辅助电势区域(61)电连接，并用第二辅助连接装置(71)将第一辅助电势区域(61)与第二辅助电势区域(62)电连接。

2.根据权利要求1所述的一种功率半导体模块衬底，其特征在于：

对于布置在第三功率电势区域(12)的每个第一功率开关(20)，其控制电极(803，804)通过各自的第一辅助连接装置(703，704)与第三辅助电势区域(63)电连接，并用第三辅助连接装置(72)将第三功率电势区域(12)上中间的一个第二功率开关(21)与第四辅助电势区域(64)电连接。

3.根据权利要求1所述的一种功率半导体模块衬底，其特征在于：

第一功率电势区域(10)和第二功率电势区域(11)之间仅设置有第一辅助电势区域(61)的一个电势区域，并未布置有无源元件和其他电势区域；并且，第一辅助电势区域(61)仅与第一功率电势区域(10)上每个第一功率开关(20)的控制电极(801，802)通过第一辅助连接装置(701，702)电连接以及与第二辅助电势区域(62)通过第二辅助连接装置(71)电连接。

4.根据权利要求1所述的一种功率半导体模块衬底，其特征在于：

每个功率开关(20，21)中的多个功率半导体芯片相互并联并且通过功率连接装置(30)连接到与自身所在功率电势区域相邻的功率电势区域上。

5.根据权利要求1所述的一种功率半导体模块衬底，其特征在于：

第一功率电势区域(10)和第三功率电势区域(12)上的多个功率开关(20，21)沿第一方向(51)间隔布置，并且第一功率开关(20)和第二功率开关(21)沿第一方向(51)交替布置，每个功率开关(20，21)的安装布置方向和第二方向(52)一致。

6.根据权利要求1所述的一种功率半导体模块衬底，其特征在于：

所述第一辅助电势区域(61)沿平行第一方向(51)布置，且使得第一辅助电势区域(61)与第一功率电势区域(10)绝缘的情况下与第一功率电势区域(10)上的第一功率开关(20)尽量靠近。

7.根据权利要求1所述的一种功率半导体模块衬底，其特征在于：

所述第四辅助电势区域(64)沿第一方向(52)与第三功率电势区域(12)上位于中间的第二功率开关(21)相邻，且使得第四辅助电势区域(64)与第三功率电势区域(12)绝缘的情况下与第三功率电势区域(12)上的第二功率开关(21)尽量靠近。

8.一种功率半导体模块，其特征在于：

包含至少一个如上述权利要求1-7任一所述的功率半导体模块衬底。