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CN107946295A - 具有快速恢复保护的静电放电保护环 - Google Patents

具有快速恢复保护的静电放电保护环 Download PDF

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CN107946295A CN201710944360.0A CN201710944360A CN107946295A CN 107946295 A CN107946295 A CN 107946295A CN 201710944360 A CN201710944360 A CN 201710944360A CN 107946295 A CN107946295 A CN 107946295A
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Abstract

本公开涉及一种静电放电(ESD)保护结构，其可向一个或多个高电压电路部件提供快速恢复保护。ESD保护结构可以沿着高电压电路(202)的周边区域(204)诸如驱动器电路的高侧栅极驱动器集成。ESD保护结构包括与高电压装置的PN结(359)接合的双极晶体管结构(350)，该双极晶体管结构(350)被配置为在ESD事件期间将ESD电流放电。双极晶体管结构具有与PN结重叠的集电极区域(361)、嵌入足够的夹持电阻以发动快速恢复保护的基极区域(373)以及用于将ESD电流放电的发射极区域(354)。

Description

具有快速恢复保护的静电放电保护环
背景技术
电动机器包括用于控制一个或多个电动机的操作的驱动器电路。这些驱动器电路中的每个可以包括高侧栅极驱动器和低侧栅极驱动器。高侧栅极驱动器被配置为将低电压输入信号(例如，小于15V)转换成高电压信号，以用于在电压可以从0V摆动到600V的高侧开关的栅极处传送。低侧栅极驱动器被配置为将低电压输入信号传送到低侧开关的栅极(例如，小于15V)。这些高电压信号和低电压信号被传送到电动负载以用于控制一个或多个电动机操作。
在静电放电(ESD)事件期间，高侧栅极驱动器可能在短时间段内接收大量的电流。如果ESD电流没有完全耗散，则可能在高侧栅极驱动器内产生大量的电压积聚。这种高电压积聚可能会对高侧栅极驱动器造成损害，并且其可能对操作电动机器的操作人员有危害。为了防止高侧栅极驱动器内部积聚高ESD电压，可部署若干个ESD保护装置。然而，这些ESD保护装置通常尺寸大，并且在驱动器电路具有显著的面积限制的情况下可能是面积低效的。
发明内容
本公开描述了与静电放电(ESD)保护结构的制造有关的系统和技术，该结构向一个或多个高电压电路部件提供快速恢复保护。所公开的ESD保护结构是尺寸有效的，因为它可以沿着高电压电路的周边区域诸如驱动器电路的高侧栅极驱动器集成。所公开的ESD保护结构包括与高电压装置的PN结接合的双极晶体管结构，该双极晶体管结构被配置为在ESD事件期间将ESD电流放电。双极晶体管结构具有靠近PN结的集电极区域，嵌入足够的夹持电阻(pinch resistance)以发动快速恢复保护的基极区域，以及用于将ESD电流放电的发射极区域。有利地，所公开的ESD保护结构可以防止由高电压(例如，1kV或更高)和高电流密度(例如，1μA/μm)表征的ESD事件，而不会在集成电路管芯上施加显著的面积损失。
在一个实施方式中，例如，本公开引入具有半导体衬底、掩埋层和周边结构的集成电路。半导体衬底具有第一导电类型并且具有限定电路区域和横向围绕电路区域的周边区域的顶表面。掩埋层形成在半导体衬底的顶表面下方。掩埋层位于电路区域内且与周边区域相邻。该埋层具有与第一导电类型相反的第二导电类型。周边结构位于周边区域内且与顶表面相邻。周边结构包括具有第一导电类型的第一接触区域和具有第二导电类型的第二接触区域。第二接触区域介于掩埋层和第一接触区域之间。
在另一个实施方式中，例如，本公开引入具有半导体衬底、二极管、横向漏极金属氧化物半导体(LDMOS)晶体管和周边结构的集成电路。半导体衬底具有P型掺杂剂并且具有限定电路区域和横向围绕电路区域的周边区域的顶表面。二极管具有位于电路区域内且与周边区域相邻的阴极区域。阴极区域包括N型掺杂剂。LDMOS晶体管位于电路区域内且与周边区域相邻，LDMOS晶体管具有与阴极区域分离的横向漏极区域。横向漏极区域也包括N型掺杂剂。周边结构位于周边区域内且与顶表面相邻。周边结构包括具有P型掺杂剂的第一接触区域和具有N型掺杂剂的第二接触区域。第二接触区域介于第一接触区域和阴极区域之间，并且其还介于第一接触区域和横向漏极区域之间。
附图说明
图1示出了根据本公开的一个方面的驱动器集成电路的示意图。
图2示出了根据本公开的一个方面的驱动器集成电路的顶部展示图。
图3A至图3C示出了根据本公开的一个方面的周边结构的横截面视图。
图4示出了说明根据本公开的一个方面的由周边结构传导的快速恢复电流的电流-电压(IV)图。
图5A示出了根据本公开的一个方面的静电放电(ESD)装置的顶部展示图。
图5B示出了根据本公开的另一方面的另一静电放电(ESD)装置的顶部展示图。
各附图中的相似附图标记指示相似的元件。在附图和下面的描述中阐述了本公开的一个或多个实施方式的细节。这些附图不是按比例绘制的，它们仅仅是为了说明本公开而提供的。阐述具体细节、关系和方法以提供对本公开的理解。其它特征和优点可以从描述和附图以及权利要求书中显而易见。
具体实施方式
图1示出了根据本公开的一个方面的驱动器集成电路100的示意图。驱动器集成电路100包括低电压控制电路(LVC)110、高侧栅极驱动器电路(HSGD)120和低侧栅极驱动器电路(LSGD)130。通常，驱动器集成电路100用作后端系统(未示出)和电动负载(未示出)之间的接口。后端系统被配置为生成用于驱动电动负载的一个或多个控制信号。驱动器集成电路100被配置为对用于传送到电动负载的控制信号进行处理和电平移位。此外，驱动器集成电路100保护后端系统免受由电动负载生成的高电压和浪涌电流的影响。
LVC 110使用EN/NC焊盘、HI焊盘、LI焊盘和VSS焊盘与后端系统接合。EN/NC焊盘被配置为从后端系统接收使能信号。使能信号被配置为指示驱动器集成电路100是否可以在没有EN引脚连接的情况下被操作。如果EN引脚被连接，则可以为操作而启用或禁用。HI焊盘被配置为从后端系统接收高侧输入信号。如果高侧输入信号具有高状态，则该高侧输入信号被配置为将HO引脚驱动到高电压，并且如果它具有低状态，则其被配置为将HO引脚驱动到低电压(例如，0V)。LI焊盘被配置为从后端系统接收低侧输入信号。类似于高侧输入信号，低侧输入信号被配置为通过控制LO输出以驱动低侧开关。VSS焊盘被配置为从后端系统或外部电压源接收接地电源电压(VSS)。
LSGD 130使用VDD焊盘和COM焊盘与后端系统接合。VDD焊盘被配置为从后端系统或外部低电压源(例如，15V或更低)接收调节电压(VDD)。COM焊盘被配置为从后端系统接收公共信号。公共信号被配置为在某些应用中接收接地电源电压。LSGD 130还使用LO焊盘与电动负载接合。特别地，LO焊盘被配置为将低侧输出信号传送到电动负载中的低侧栅极装置。低侧输出信号基于LI焊盘接收到的控制信号生成。
HSGD 120使用HO焊盘与电动负载接合，HO焊盘被配置为传送可从0V摆动到大约700V的信号。特别地，HO焊盘被配置为将高侧输出信号传送到电动负载中的高侧栅极装置。基于由LO焊盘接收的控制信号生成高侧输出信号。HSGD 120包括第一横向漏极金属氧化物半导体(LDMOS)晶体管122和第二LDMOS晶体管124。集体地，第一LDMOS晶体管122和第二LDMOS晶体管124被配置为将来自HI焊盘的低电压输入信号(例如，15V或更小)转换以生成由HO焊盘传送的高电压(例如，大约700V)输出信号。HB焊盘用作与LGSD 130中的VDD焊盘类似的功能，而HS焊盘用作与LGSD 130中的COM焊盘类似的功能。通常，HB焊盘和HS焊盘之间的电位差基本上等于VDD焊盘和COM焊盘之间的电位差。与通常耦合到接地(例如0V)电源的COM焊盘不同，HS焊盘被配置为从0V到700V浮动。
HSGD 120被隔离以保护LVC 110和LSGD 130免受高电压操作和与高电压焊盘HB、HO和HS相关联的静电放电(ESD)事件的影响。尽管所有引脚(包括LVC 110中的引脚)都可以引起ESD事件，但在LVC 110中的引脚之间的ESD保护较少的关注，其中可以使用单独的ESD装置而没有相当大的尺寸损失。相比之下，保护LVC 110免受LSGD 130的ESD事件的影响可能需要大得多的ESD装置。
在ESD事件期间，一方面可以在高电压焊盘HB、HO和HS中的一个或多个之间建立ESD电压(例如，1kV至2kV)，并且另一方面可在它们和COM焊盘之间建立ESD电压。为了减轻ESD电压，LDMOS晶体管122和124被触发以传送1A范围内的ESD电流。由于高电流密度导致的过热，当ESD电压在人体模型(HBM)ESD标准下高于某个阈值(例如，1.4kV)时，LDMOS晶体管122和124可能被损坏。
为了降低ESD电流的电流密度，LDMOS晶体管122和124可以以较大的栅极宽度加宽。然而，此种方法可能对驱动器集成电路100的总体管芯尺寸施加显著的面积损失。例如，每个LDMOS晶体管122和124的栅极宽度可以是七倍大，以便维持1.4kV的HBM ESD电压阈值。扩大的栅极也需要额外的栅极上拉电路，这将进一步增加管芯尺寸。
为了克服这些问题，本公开引入了ESD保护结构，其可以维持高ESD电流的流动并满足HBM ESD标准，而不会导致显著的管芯面积损失。公开的ESD保护结构为高电压电路部件诸如LDMOS晶体管122和124的一个或多个PN结提供了快速恢复保护。有利地，所公开的ESD保护结构是尺寸高效的，因为它可以沿着高电压电路诸如HSGD 120的周边区域集成。
如图2所示，例如，驱动器集成电路200的布局结合用于实现驱动器集成电路100的所公开的ESD结构的版本。驱动器集成电路200包括高电压区域220和低电压区域210。高电压区域220包括HSGD 120的布局，而低电压区域210包括LSGD 130和LVC 110的布局。通常，高电压区域220与低电压区域210隔离以保护低电压区域210(例如，15V或更低)免受高电压操作(例如，高达约700V)的影响。
高电压区域220包括电路区域202和周边区域204。电路区域202包括HSGD 120的电路部件，诸如LDMOS晶体管122和124。在一个实施方式中，例如，LDMOS晶体管122和124可以沿着周边区域204的两个底角处的高电压二极管区域定位。周边区域204横向围绕电路区域202以形成用于隔离其中执行的高电压操作的保护环。根据本公开的一个方面，一个或多个周边ESD保护结构(以下称为“周边结构”)可以位于周边区域204内。根据本公开的另一方面，周边结构可以用作用于提供ESD事件的快速恢复保护的ESD保护装置。根据本公开的又一方面，周边结构可以用作ESD保护装置，其用于将ESD电流传导远离电路区域202中的一个或多个电路部件。
例如，周边区域204可以包括第一周边结构222、第二周边结构224、第三周边结构232和第四周边结构234。第一周边结构222和第二周边结构224可以具有基本上相同的结构，并且它们可以各自用作用于保护电路区域202内的晶体管(例如，LDMOS晶体管122和124)的装置。图3B中示出了第一周边结构222的横截面图以示出其与高电压晶体管的结构布置。类似地，第三周边结构232和第四周边结构234可以具有基本上相同的结构，并且它们可以各自用作用于保护电路区域202内的雪崩二极管的装置。在图3A中示出了第一周边结构222的横截面图以示出其与雪崩二极管的结构布置。
在第一周边结构222、第二周边结构224、第三周边结构232和第四周边结构234基本相同的程度上，这些周边结构可以在周边区域204内连续延伸。因此，周边结构222、224、232和234可以形成横向围绕电路202的连续的ESD保护环。替代地，第一周边结构222、第二周边结构224、第三周边结构232和第四周边结构234可以具有彼此不同的几何特征。在这种情况下，周边结构222、224、232和234可以在周边区域204内被分段。分段的第一周边结构222、第二周边结构224、第三周边结构232和第四周边结构234可以形成横向围绕电路区域202的分段ESD保护环。
参考图3A，其示出了驱动器集成电路200的横截面视图，周边结构232被配置为保护雪崩二极管310。作为集成电路管芯的一部分，周边结构232和雪崩二极管310形成在半导体衬底301上。半导体衬底301具有底表面305和顶表面306，顶表面306背离底表面305。半导体衬底301可以是单块体衬底(例如，单晶硅衬底)，或者可以包括附加的在其上发展的外延层。半导体衬底301可以具有第一导电类型。例如，半导体衬底301可以包括P型载流子(例如硼)，并且具有范围从5x1013cm-3至5x1014cm-3的载流子浓度。
一个或多个掩埋掺杂层(例如，321和324、331、332)可以在半导体衬底301的顶表面306下发展。例如，掩埋掺杂层(例如，321和324、331、332)可以在顶表面306下发展1μm。可以通过外延生长或通过深离子注入来发展掩埋掺杂层(例如，321和324、331、332)。通常，掩埋掺杂层(例如，321和324、331、332)具有与第一导电类型相反的第二导电类型。例如，在半导体衬底301包括P型载流子(例如，硼)的情况下，掩埋掺杂层(例如，321和324、331、332)包括N型掺杂剂(例如，磷、砷和/或锑)。相反，在半导体衬底301包括N型载体的情况下，掩埋掺杂层(例如，321和324、331、332)包括P型掺杂剂。在任一种情况下，掩埋掺杂层(例如，321和324、331、332)和半导体衬底301形成一个或多个PN结。这些PN结可能在ESD事件期间经历雪崩击穿。
驱动器集成电路200包括在周边结构232附近的雪崩二极管310。雪崩二极管310具有阴极区域和阳极区域。通常，阴极区域包括N型掺杂剂，而阳极区域包括P型掺杂剂。位于电路区域202内，雪崩二极管310的阴极区域包括电极311、接触区域316、掺杂区域322、重掺杂区域323、掺杂掩埋层321和重掺杂掩埋层324。电极311是形成为互连金属层304的一部分的阴极电极，互连金属层304位于电介质层303和场氧化物层302上。接触区域316是阴极接触区域，其可以由连接到电极311的N掺杂的硅化物层形成。
掺杂区域322是从接触区域316延伸到掩埋层321和重掺杂掩埋层324的N掺杂区域。重掺杂掩埋层324具有比掩埋层321更高的N型掺杂剂的掺杂浓度。例如，重掺杂掩埋层324可以具有范围从1x1018cm-3至1x1021cm-3的掺杂浓度，而掩埋层321可具有范围从1x1014cm-3至1x1017cm-3的掺杂浓度。为了增强雪崩二极管310的击穿特性，掩埋层321可以用作重掺杂掩埋层324的横向漂移区域。
重掺杂区域323具有比掺杂区域322更高的N型掺杂剂的掺杂浓度，用于减小接触区域316与掩埋层321和324之间的电阻。例如，重掺杂区域323可以具有范围从1x1018cm-3至1x1021cm-3的掺杂浓度，而掺杂区域322可具有范围从1x1014cm-3至1x1017cm-3的掺杂浓度。雪崩二极管310可以包括场板326，以屏蔽掩埋层321的电场免受互连金属层304的电场的影响。
雪崩二极管310的阳极区域位于周边区域204内并且部分地延伸到电路区域202。因此，阳极区域的一部分介于周边区域204中的接触区域314和电路区域202中的掩埋层321之间。阳极区域包括电极312、接触区域313、掺杂区域333与衬底301的介于掺杂区域333和掩埋层321之间的部分。电极312是形成为互连金属层304的一部分的阳极电极，互连金属层304位于电介质层303和场氧化物层302上。接触区域313是可以由连接到电极312的P掺杂的硅化物层形成的阳极接触区域。
掺杂区域333是从接触区域313延伸到掺杂掩埋层331和重掺杂掩埋层332的P掺杂区域。掺杂区域333具有比半导体衬底301更高的P型掺杂剂的掺杂浓度。例如，掺杂区域333可以具有范围从1x1015cm-3至1x1021cm-3的掺杂浓度，而半导体衬底301可以具有范围从5x1013cm-3至5x1014cm-3的掺杂浓度。同时，重掺杂掩埋层332具有比掩埋层331更高的N型掺杂剂的掺杂浓度。例如，重掺杂掩埋层332可以具有范围从1x1018cm-3至1x1021cm-3的掺杂浓度，而掩埋层331可以具有范围从1x1014cm-3至1x1017cm-3的掺杂浓度。掩埋层331和332可以用作在ESD事件期间引导雪崩二极管310的雪崩电流的装置。
周边结构232包括第一接触区域313、第二接触区域314和第三接触区域315。第一接触区域313被共享为雪崩二极管310的阳极区域，并且被共享为双极晶体管结构的基极区域(参见下面的图3C的描述)。第一接触区域313和第二接触区域314具有相反的导电类型。例如，第一接触区域313可以由P掺杂的硅化物层形成，而第二接触区域314可以由N掺杂的硅化物层形成。用作双极晶体管结构的发射极区域的第二接触区域314介于第一接触区域313和掩埋层321之间，掩埋层321用作双极晶体管结构的集电极区域(参见下面的图3C的描述)。
第一接触区域313和第二接触区域314耦合到电极312，该电极312可以耦合到接地电压源以用于将ESD电流放电。第三接触区域315是浮置的，并且其可以由P掺杂的硅化物形成。替代地，第三接触区域315可以以与第一接触区域313类似的配置耦合到电极312。第一接触区域313、第二接触区域314和第三接触区域315中的每个可以沿着周边区域204并在周边区域204内形成连续的环，以横向围绕电路区域202。替代地，第一接触区域313、第二接触区域314和第三接触区域315中的每个可以沿着周边区域204并且在周边区域204内被分段以形成横向围绕电路区域202的分段环。
周边结构232还包括第一掺杂区域333、第二掺杂区域334、掺杂掩埋层331、重掺杂掩埋层332。第一掺杂区域333被共享为雪崩二极管310的阳极区域并且被共享为双极晶体管结构的基极区域(参见下面的图3C的描述)。通常，双极晶体管结构的基极区域从第一接触区域313延伸到半导体衬底301的介于第二接触区域314和掩埋层321之间的部分，掩埋层321被共享为集电极区域并且被共享为雪崩二极管310的阴极区域。第二掺杂区域334包括P型掺杂剂并且具有比半导体衬底301更高的掺杂浓度。例如，第二掺杂区域334可具有范围从1x1015cm-3至1x1021cm-3的掺杂浓度。第二掺杂区域334介于第二接触区域314和雪崩二极管310的阴极区域之间。第二掺杂区域334与掩埋层331和332一起有助于将雪崩电流从掩埋层321导引到第一接触区域313和第二接触区域314。通过转移来自掩埋层321和PN结318的雪崩电流，周边结构232有助于在ESD事件期间稳健的快速恢复响应。
例如，电极311被配置为在ESD事件期间接收ESD电压(例如，1kV或更大)。掺杂区域322被配置为在电极311与掩埋层321和324之间建立放电路径。当掩埋层321引起显著的电位积聚(例如，700V或更大)时，PN结318可能经历雪崩击穿。为了减轻PN结318处的电位，周边结构232提供了快速恢复机构，其引导雪崩电流流过第一接触区域313和第二接触区域314。由于电极312被配置为接收基本上低于PN结318处的电位积聚的接地电源电压，所以第二电极312经由第一接触区域313和第二接触区域314将放电路径延伸远离电路区域202。有利地，周边结构232保护掩埋层321免于产生非常高的电压(例如，大于1kV)，同时以非常高的电流密度(例如，约1μA/μm)将电流放电。
参考图3B，其示出了驱动器集成电路200的横截面视图，周边结构222被配置为保护横向漏极金属氧化物半导体(LDMOS)晶体管350。LDMOS晶体管350可以用于实现如图1所示和描述的LDMOS晶体管122和124中任何一个。作为集成电路管芯的一部分，周边结构222和LDMOS晶体管350形成在半导体衬底301上。在半导体衬底301的顶表面306下可以发展一个或多个掩埋掺杂层(例如，361和364、371、372)。例如，掩埋掺杂层(例如，361和364、371、372)可以在顶表面306下方发展1μm。
通常，掩埋掺杂层(例如，361和364、371、372)具有与第一导电类型相反的第二导电类型。例如，在半导体衬底301包括P型掺杂剂(例如，硼)的情况下，掩埋掺杂层(例如，361和364、371、372)包括N型掺杂剂(例如，磷、砷和/或锑)。相反，在半导体衬底301包括N型掺杂剂的情况下，掩埋掺杂层(例如，361和364、371、372)包括P型掺杂剂。因此，掩埋掺杂层(例如，361和364、371、372)和半导体衬底301产生可能在ESD事件期间经历雪崩击穿的一个或多个PN结。可以通过外延生长或通过深度离子注入来发展掩埋掺杂层(例如，361和364、371、372)。为了效率，可以用与图3A所示和描述的掩埋掺杂层(例如，361和364、371、372)相同的工艺步骤来形成掩埋掺杂层(例如，361和364、371、372)。
LDMOS晶体管350位于电路区域202内并与周边结构222相邻。LDMOS晶体管350具有漏极区域、横向漏极区域、源极区域和体区域。通常，漏极区域、横向漏极区域和源极区域包括N型掺杂剂，并且体区域包括P型掺杂剂。位于电路区域202内，LDMOS晶体管350的漏极区域包括电极351、接触区域356、掺杂区域362以及可选地包括重掺杂区域363。横向漏极区域包括掺杂掩埋层361，可选地包括重掺杂掩埋层364和掺杂区域365。电极351是形成为互连金属层304的一部分的漏极电极，互连金属层304位于电介质层303和场氧化物层302上。接触区域356是可以由连接到电极351的N掺杂的硅化物层形成的漏极接触区域。
掺杂区域362是从接触区域356延伸到掩埋层361和重掺杂掩埋层364的N掺杂区域。重掺杂掩埋层364具有比掩埋层361更高的N型掺杂剂的掺杂浓度。例如，重掺杂掩埋层364可以具有范围从1x1018cm-3至1x1021cm-3的掺杂浓度，而掩埋层361可以具有范围从1x1014cm-3至1x1017cm-3的掺杂浓度。为了增强LDMOS晶体管350的击穿特性，掩埋层361可以用作重掺杂掩埋层364的横向漏极漂移区域。
重掺杂区域363具有比掺杂区域362更高的N型掺杂剂的掺杂浓度，用于减小接触区域356与掩埋层361和364之间的电阻。例如，重掺杂区域363可以具有范围从1x1018cm-3至1x1021cm-3的掺杂浓度，而掺杂区域362可以具有范围从1x1014cm-3至1x1017cm-3的掺杂浓度。LDMOS晶体管350可以包括场板366和368，以屏蔽漏极区域和横向漏极区域的电场免受互连金属层304的电场的影响。
位于周边结构222和漏极接触区域356之间，LDMOS晶体管350的源极区域包括电极352和接触区域358。电极352是形成为互连金属层304的一部分的源极电极。接触区域358是可以由连接到电极352的N掺杂硅化物层形成的源极接触区域。源极接触区域358被掺杂区域365横向围绕，该掺杂区域365从位于其下的掩埋层361延伸。LDMOS晶体管350还包括位于顶表面306上方并跨越源极接触区域358和掺杂区域365之间的沟道区域的栅极电极367。当栅极电极367承载足以耗尽沟道区域的电压时，源极接触区域358将电流从掩埋层361传导到可以连接到接地电压源的源极电极352。
在ESD事件期间，源极电极352可以将ESD电流的全部或一部分放电。当大量的ESD电流不被源极电极352放电时，掩埋层361的电位将开始积聚。在一定的阈值下，掩埋层361的电位足够高以在PN结359处引发雪崩击穿，这导致产生雪崩电流。周边结构222提供了一种机构以转移雪崩电流，同时防止掩埋层361的电位超过安全操作区。
类似于周边结构232，周边结构222包括第一接触区域353、第二接触区域354和第三接触区域355。第一接触区域353用作双极晶体管结构的基极区域，而第二接触区354用作双极晶体管结构的发射极区域(参见下面的图3C的描述)。第一接触区域353和第二接触区域354具有相反的导电类型。例如，第一接触区域353可以由P掺杂的硅化物层形成，而第二接触区域354可以由N掺杂的硅化物层形成。用作双极晶体管结构的发射极区域的第二接触区域354介于第一接触区域353和掩埋层361之间，掩埋层361除了用作LDMOS晶体管350的横向漏极漂移区域之外，还用作双极晶体管结构的集电极区域(参见下面的图3C的描述)。
第一接触区域353和第二接触区域354耦合到电极357，电极357可以耦合到接地电压源以用于将ESD电流放电。第三接触区域355是浮置的，并且其可以由P掺杂的硅化物形成。替代地，第三接触区域355可以以与第一接触区域353类似的配置耦合到电极357。第一接触区域353、第二接触区域354和第三接触区域355中的每个可以沿着周边区域204并在周边区域204内部形成连续环，以横向围绕电路区域202。
在一个实施方式中，例如，周边结构232的第一接触区域333和周边结构222的第一接触区域353可以彼此连接以形成第一连续环。在另一个实施方式中，例如，周边结构232的第二接触区域334和周边结构222的第二接触区域354可以彼此连接以形成第二连续环。在又一个实施方式中，例如，周边结构232的第三接触区域335和周边结构222的第三接触区域355可以彼此连接以形成第三连续环。替代地，第一接触区域353、第二接触区域354和第三接触区域355中的每个可以沿着周边区域204并且在周边区域204内被分段以形成横向围绕电路区域202的分段环。
周边结构222还包括第一掺杂区域373、第二掺杂区域374、掺杂掩埋层371和重掺杂掩埋层372。第一掺杂区域373用作双极晶体管结构的基极区域(参见下面的图3C的描述)。第一掺杂区域373和第二掺杂区域374各自包括P型掺杂剂并且具有比半导体衬底301更高的掺杂浓度。例如，第一掺杂区域373和第二掺杂区域374各自可以具有范围从1x1015cm-3至1x1021cm-3的掺杂浓度。
通常，双极晶体管结构的基极区域从第一接触区域353延伸到半导体衬底301的介于第二接触区域354和掩埋层361之间的部分。第二掺杂区域374介于第二接触区域354和掩埋层361之间(即，LDMOS晶体管350的横向漏极漂移区域361)。第二掺杂区域374与掩埋层371和372一起有助于将雪崩电流从掩埋层361引导到第一接触区域353和第二接触区域354。通过将雪崩电流从掩埋层361和PN结359转移，周边结构222有助于在ESD事件期间稳健的快速恢复响应。
例如，电极351被配置为在ESD事件期间接收ESD电压(例如，1kV或更大)。掺杂区域362被配置为在电极351与掩埋层361和364之间建立放电路径。当掩埋层361引起显著的电位积聚(例如，700V或更大)时，PN结359可能经历雪崩击穿。为了减轻PN结359处的电位，周边结构222提供了快速恢复机构，其引导雪崩电流流过第一接触区域353和第二接触区域354。由于电极357被配置为接收接地电源电压(其大大低于PN结359处的电位积聚)，因此第二电极357经由第一接触区域353和第二接触区域354将放电路径延伸远离电路区域202。有利地，周边结构222保护掩埋层361免于引起非常高的电压(例如，大于1kV)，同时以非常高的电流密度(例如，约1μA/μm)将电流放电。
图3C示出了周边结构340的横截面视图，以示出如图3A和图3B中所讨论的快速恢复机构。类似于周边结构222和232，周边结构340包括P+接触区域343、N+接触区域344、第一P掺杂区域383、第二P掺杂区域386、N掺杂掩埋层381和N+掩埋层382。周边结构340的这些结构部件有助于限定双极晶体管结构390，以在ESD事件期间向电路区域202提供快速恢复保护。双极晶体管结构390部分地驻留在周边区域204内以形成环绕电路区域204的ESD保护环。
双极晶体管结构390包括集电极区域391、基极区域392和发射极区域393。发射极区域393包括N+接触区域344。集电极区域391包括电路区域202内的掩埋层，诸如掩埋层361(即，LDMOS晶体管350的横向漏极漂移区域)或掩埋层321(即，雪崩二极管310的阴极区域)。基极区域392包括第一接触区域343、第一掺杂区域383、夹持电阻区域385与衬底301的介于N+接触区域344和阴极区域391之间的部分。
夹持电阻区域385包括P型掺杂剂，并且其位于第二接触区域344下方以及第一掺杂区域343和第二掺杂区域344之间。此外，夹持电阻区域385具有夹持电阻RP，该夹持电阻RP与夹持电阻区域385的长度LP成比例，并且与夹持电阻区域385的宽度WP成反比。长度LP由P+接触区域343和N+接触区域344之间的距离限定。宽度WP由N+接触区域344与掩埋层381和382之间的距离限定。
在ESD事件期间，集电极区域391可能经历电位积聚。当集电极区域391和基极区域392之间的PN结超过PN结击穿电压(例如，大于700V)时，产生电子-空穴对以生成雪崩电流IAV。最初，雪崩电流IAV流向P+接触区域343，经由接地电极342到达接地电压源。由于夹持电阻RP，随着雪崩电流IAV的量增加，发射极区域393附近的夹持电阻区域385的电位开始上升。当夹持电阻区域385的电位足够高以产生与N+接触区域344的正向偏压时，雪崩电流IAV将从基极区域392流到发射极区域393。通过将雪崩电流IAV从集电极区域391(即，掩埋层321和/或361)转移，即使当ESD电流的增加量流过集电极区域391时，双极晶体管结构390也减小了集电极区域391的电位。为此，双极晶体管结构390向电路区域202提供快速恢复保护。有利地，电路区域202可以在满足一定的HBM ESD标准(例如，1kV至2kV)的情况下在安全操作区(SOA)内操作。
对于稳健的快速恢复响应，可以将夹持电阻RP设置为相对大的值，使得小量的雪崩电流IAV可能导致夹持电阻区域385的电位基本上且快速地升高。在一个实施方式中，例如，夹持电阻RP可以通过使长度LP和宽度WP处于等于或大于8的比例进行配置。在另一实施方式中，例如，夹持电阻RP可以通过使长度LP和宽度WP处于等于或大于20的比例进行配置。
参见图4，示出了若干个电流-电压(IV)曲线以证明快速恢复保护的效果。第一IV曲线410示出了没有快速恢复响应的第一ESD装置的电流-电压特性。在没有快速恢复响应的情况下，第一装置的掩埋层电压VBL随着雪崩电流IAV密度的量的增加而持续上升，从而使第一装置在安全操作区SOA之外。
第二IV曲线420示出了具有缓慢的快速恢复响应的第二ESD装置的电流-电压特性。在缓慢的快速恢复响应的情况下，第二ESD装置的掩埋层电压VBL随着雪崩电流IAV密度的量的增加而持续上升，直到雪崩电流IAV密度达到1.0μA/μm。并且此时，第二ESD装置的掩埋层电压VBL开始下降，从而将第二ESD装置保持在安全操作区SOA内。
第三IV曲线430示出了具有迅速的快速恢复响应的第三ESD装置的电流-电压特性。在迅速的快速恢复响应的情况下，一旦雪崩电流IAV密度的量达到0.17μA/μm，第三ESD装置的掩埋层电压VBL就开始下降。有利地，从ESD事件的早期阶段开始，第三ESD装置保持在安全操作区SOA内。
除了用于保护驱动器集成电路100和200之外，所公开的ESD保护结构(例如，周边结构222、224、232、234和340)还可以被应用于保护的宽范围的高电压(例如，大于700V的工作电压)电路和电路部件。所公开的ESD保护结构还可以采用各种周边形状和配置。如图5A所示，在一个示例中，具有跑道轮廓的ESD保护环502可以用于保护高电压装置510。并且如图5B所示，在另一示例中，具有多指状轮廓的ESD保护环504可用于保护高电压装置520。
与本公开一致，术语“被配置为”旨在描述一个或多个有形非瞬态部件的结构特性和功能特性。例如，术语“被配置为”可被理解为具有被设计或专用于执行特定功能的特别配置。在这种理解内，如果装置包括可被启用、激活或供电以执行特定功能的有形的非瞬态部件，则此种装置“被配置为”执行该特定功能。虽然术语“被配置为”可以包含可配置的概念，但是该术语不应该限于此种狭义的定义。因此，当用于描述装置时，术语“被配置为”不要求所描述的装置在任何给定的时间点可配置。
此外，术语“示例性”在本文中用于表示用作示例、实例、说明等，并且不一定是有利的。此外，虽然已经针对一个或多个实施方式示出和描述了本公开，但是在阅读和理解本说明书和附图后，等同的更改和修改将是显而易见的。本公开包括所有此类修改和更改，并且仅受所附权利要求的范围限制。特别是关于由上述部件(例如，元件，资源等)执行的各种功能，除非另有说明，用于描述此类部件的术语旨在对应于执行所描述部件的指定功能的任何部件(例如，功能上等同的部件)，即使在结构上不等同于所公开的结构。此外，虽然本公开的特别特征可能仅针对若干实施方式中的一个而被公开，但是此特征可以与其它实施方式中的一个或多个其它特征组合，这对于任何给定的或特别的应用可能是期望的和有利的。
与本公开一致，应用于集成电路的特征的术语“约”、“近似”、“基本上相同”、“基本上等于”和“基本上相等”被理解为是指在用于形成集成电路或由集成电路执行一个或多个功能的制造公差内相等。更具体地，术语“约”、“近似”、“基本上相同”、“基本上等于”和“基本上相等”旨在描述两个对象之间的定量关系。这种定量关系可能优选两个对象在设计上相等，但是预期通过制造工艺可以引入一定量的变化。在一个方面，第一电阻器可以具有基本上等于第二电阻器的第二电阻的第一电阻，其中第一电阻器和第二电阻器被声称具有相同的电阻，但制造工艺在第一电阻和第二电阻之间引入轻微的变化。因此，即使当制造的第一电阻器和第二电阻器显示轻微的电阻差时，第一电阻也可以基本上等于第二电阻。这个轻微的差异可在设计目标的5％以内。在另一方面，第一电阻器可以具有基本上等于第二电阻器的第二电阻的第一电阻，其中工艺变化是先验已知的，使得第一电阻和第二电阻可以被预设为考虑了已知的工艺变化的轻微不同的值。因此，即使当第一电阻和第二电阻的设计值被预设为包括考虑已知的工艺变化的轻微的差异时，第一电阻也可以基本上等于第二电阻。这个轻微的差异可在设计目标的5％以内。
虽然本说明书包含许多细节，但是这些不应被解释为对可要求保护的范围的限制，而应被解释为可对特别实施例特定的特征的描述。在不同实施例的上下文中在本说明书中描述的某些特征也可以在单个实施例中组合地实现。相反，在单个实施例的上下文中描述的各种特征也可以分开地或以任何合适的子组合在多个实施例中实现。此外，虽然以上可以将特征描述为以某些组合的方式起作用，并且甚至最初同样要求保护，但来自要求保护的组合的一个或多个特征在一些情况下可以从组合中被切除，并且要求保护的组合可以针对子组合或子组合的变化。
类似地，虽然在附图中以特别顺序描绘了操作，但是这不应被理解为要求以所示的特别顺序或按相继顺序执行此类操作或者执行所有所示的操作以实现期望的结果，除非在一个或多个权利要求中记载了此种顺序。在某些情况下，多任务和并行处理可能是有利的。此外，在所有实施例中，上述实施例中的各种系统部件的分离不应被理解为要求此种分离。

Claims (20)

1.一种集成电路，包括：
半导体衬底，其具有第一导电类型并具有限定电路区域和横向围绕所述电路区域的周边区域的顶表面；
掩埋层，其在所述顶表面下方且位于所述电路区域内并且与所述周边区域相邻，所述掩埋层具有与所述第一导电类型相反的第二导电类型；以及
周边结构，其位于所述周边区域内且与所述顶表面相邻，所述周边结构包括具有所述第一导电类型的第一接触区域和具有所述第二导电类型的第二接触区域，所述第二接触区域介于所述掩埋层和所述第一接触区域之间。
2.根据权利要求1所述的集成电路，进一步包括：
双极晶体管结构，其具有：
集电极区域，其在所述掩埋层中；
基极区域，其从所述第一接触区域延伸到所述半导体衬底的介于所述第二接触区域和所述掩埋层之间的部分；以及
发射极区域，其在所述第二接触区域中。
3.根据权利要求1所述的集成电路，其中所述第一接触区域和所述第二接触区域中的每个在所述周边区域内连续延伸并且横向围绕所述电路区域。
4.根据权利要求1所述的集成电路，其中所述第一接触区域和所述第二接触区域中的每个在所述周边区域内被分段并且横向围绕所述电路区域。
5.根据权利要求1所述的集成电路，其中所述周边结构包括：
第二掩埋层，其具有所述第二导电类型，所述第二掩埋层在所述第一接触区域和所述第二接触区域下方延伸；以及
掺杂区域，其具有所述第一导电类型和比所述半导体衬底更高的掺杂浓度，所述掺杂区域从所述第一接触区域延伸到所述第二掩埋层。
6.根据权利要求1所述的集成电路，其中所述周边结构包括：
掺杂区域，其具有所述第一导电类型和比所述半导体衬底更高的掺杂浓度，所述掺杂区域介于所述第二接触区域和所述掩埋层之间。
7.根据权利要求1所述的集成电路，进一步包括：
横向漏极金属氧化物半导体晶体管即LDMOS晶体管，其在所述电路区域内，所述LDMOS晶体管具有：
漏极接触区域，其与所述顶表面相邻；
第一掺杂区域，其具有所述第二导电类型并从所述漏极接触区域延伸到所述掩埋层；
源极接触区域，其位于所述周边结构和所述漏极接触区域之间；以及
第二掺杂区域，其具有所述第二导电类型并从所述掩埋层延伸到与所述源极接触区域相邻的所述顶表面。
8.根据权利要求1所述的集成电路，进一步包括：
二极管，其具有：
阴极接触区域，其在所述电路区域内并与所述顶表面相邻；
掺杂区域，其具有所述第二导电类型并从所述阴极接触区域延伸到所述掩埋层；以及
阳极区域，其从所述第一接触区域延伸到所述半导体衬底的介于所述第二接触区域和所述掩埋层之间的部分。
9.根据权利要求1所述的集成电路，进一步包括：
第一电极，其被配置为接收高于1kV的电压；
掺杂区域，其具有所述第二导电类型并在所述第一电极和所述掩埋层之间建立放电路径；以及
第二电极，其被配置为接收接地电源电压，并且所述第二电极耦合到所述第一接触区域和所述第二接触区域以延伸所述放电路径。
10.根据权利要求1所述的集成电路，其中所述第一导电类型是P型，并且所述第二导电类型是N型。
11.一种集成电路，包括：
半导体衬底，其具有P型掺杂剂并具有限定电路区域和横向围绕所述电路区域的周边区域的顶表面；
二极管，其具有位于所述电路区域内且与所述周边区域相邻的阴极区域，所述阴极区域具有N型掺杂剂；
横向漏极金属氧化物半导体晶体管即LDMOS晶体管，其位于所述电路区域内且与所述周边区域相邻，所述LDMOS晶体管具有与所述阴极区域分离的横向漏极区域，并且所述横向漏极区域具有所述N型掺杂剂；以及
周边结构，其位于所述周边区域内且与所述顶表面相邻，所述周边结构包括具有所述P型掺杂剂的第一接触区域和具有所述N型掺杂剂的第二接触区域，所述第二接触区域介于所述第一接触区域和所述阴极区域之间，并且介于所述第一接触区域和所述横向漏极区域之间。
12.根据权利要求11所述的集成电路，进一步包括：
双极晶体管结构，其具有：
集电极区域，其在所述阴极区域中；
基极区域，其从所述第一接触区域延伸到所述半导体衬底的介于所述第二接触区域和所述阴极区域之间的部分；以及
发射极区域，其在所述第二接触区域中。
13.根据权利要求11所述的集成电路，进一步包括：
双极晶体管结构，其具有：
集电极区域，其在所述横向漏极区域中；
基极区域，其从所述第一接触区域延伸到所述半导体衬底的介于所述第二接触区域和所述横向漏极区域之间的部分；以及
发射极区域，其在所述第二接触区域中。
14.根据权利要求11所述的集成电路，其中所述第一接触区域和所述第二接触区域中的每个在所述周边区域内连续延伸并且横向围绕所述电路区域。
15.根据权利要求11所述的集成电路，其中所述第一接触区域和所述第二接触区域中的每个基于所述二极管和所述LDMOS晶体管的分布在所述周边区域内被分段。
16.根据权利要求11所述的集成电路，其中所述周边结构包括：
掩埋层，其具有所述N型掺杂剂，所述掩埋层在所述第一接触区域和所述第二接触区域下方延伸；以及
掺杂区域，其具有所述P型掺杂剂和比所述半导体衬底更高的掺杂浓度，所述掺杂区域从所述第一接触区域延伸到所述掩埋层。
17.根据权利要求11所述的集成电路，其中所述周边结构包括：
掺杂区域，其具有所述P型掺杂剂和比所述半导体衬底更高的掺杂浓度，所述掺杂区域介于所述第二接触区域和所述二极管的所述阴极区域之间，并且介于所述第二接触区域和所述LDMOS晶体管之间。
18.根据权利要求11所述的集成电路，其中所述LDMOS晶体管包括：
漏极接触区域，其与所述顶表面相邻；
第一掺杂区域，其具有所述N型掺杂剂并从所述漏极接触区域延伸到所述横向漏极区域；
源极接触区域，其位于所述周边结构和所述漏极接触区域之间；以及
第二掺杂区域，其具有所述N型掺杂剂并从所述横向漏极区域延伸到与所述源极接触区域相邻的所述顶表面。
19.根据权利要求11所述的集成电路，其中所述二极管包括：
阴极接触区域，其在所述电路区域内并与所述顶表面相邻；
掺杂区域，其具有所述N型掺杂剂并从所述阴极接触区域延伸到所述阴极区域；以及
阳极区域，其从所述第一接触区域延伸到所述半导体衬底的介于所述第二接触区域和所述阴极区域之间的部分。
20.根据权利要求11所述的集成电路，进一步包括：
第一电极，其被配置为接收高于1kV的电压；
第一掺杂区域，其具有所述N型掺杂剂并且在所述第一电极和所述阴极区域之间建立第一放电路径；
第二掺杂区域，其具有所述N型掺杂剂并在所述第一电极和所述横向漏极区域之间建立第二放电路径；以及
第二电极，其被配置为接收接地电源电压，并且所述第二电极耦合到所述第一接触区域和所述第二接触区域以延伸所述第一放电路径和所述第二放电路径。
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