CN107919279A - 形成图案化结构的方法 - Google Patents

Abstract

本发明公开一种形成图案化结构的方法，包括下列步骤。首先，在材料层上形成一硬掩模层之后，再进行第一蚀刻制作工艺与第二蚀刻制作工艺，用以分别于硬掩模层中形成彼此部分重叠的第一开口与第二开口。利用具有第一开口与第二开口的硬掩模层，对材料层进行第三蚀刻制作工艺，并于第三蚀刻制作工艺之后对位于材料层之下的介电层以及硬掩模层进行一第四蚀刻制作工艺，掩模层的材料与介电层的材料相同，故第四蚀刻制作工艺可用以将硬掩模层移除并于介电层中形成一沟槽。

Description

形成图案化结构的方法

技术领域

本发明涉及一种形成图案化结构的方法，尤其是涉及一种利用多图案光刻(multiple patterning photolithography)技术的形成图案化结构的方法。

背景技术

集成电路(integrated circuit，IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路布局图案形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。

随着半导体产业的微型化发展以及半导体制作技术的进步，现有作为广用技术的曝光技术已逐渐接近其极限。因此，目前业界也开发出双重曝光光刻技术或更多重的曝光光刻技术来制作更微型化的半导体元件结构。然而，进行多重的曝光光刻制作工艺时，在被图案化的物件或/及材料层上，部分区域会遭受到多次的曝光光刻制作工艺而部分区域仅会遭收到单次的曝光光刻制作工艺，故容易造成不同区域之间的状况(例如蚀刻深度)发生差异而造成均匀性不佳等问题，对于后续的其他半导体制作工艺或/及所形成的半导体元件的运作状况均可能造成负面的影响。

发明内容

本发明提供了一种形成图案化结构的方法，利用于对材料层进行多图案光刻(multiple patterning photolithography)制作工艺之前先于材料层上形成硬掩模层，使硬掩模层先被图案化之后再以被图案化的硬掩模层为掩模对材料层进行蚀刻，由此改善因多重的光刻制作工艺造成部分区域之间的蚀刻深度产生差异的状况。此外，由于硬掩模层的材料与位于材料层之下的介电层的材料相同，故可于对介电层进行蚀刻时一并移除硬掩模层，进而达到制作工艺简化的效果。

根据本发明的一实施例，本发明提供一种形成图案化结构的方法，包括下列步骤。首先，在一基底上依序形成一介电层与一材料层。然后，在材料层上形成一硬掩模层，且硬掩模层的材料与介电层的材料相同。在硬掩模层上形成一第一图案化掩模，并利用第一图案化掩模进行一第一蚀刻制作工艺，以于硬掩模层中形成至少一第一开口，而第一开口至少部分暴露出材料层。在第一蚀刻制作工艺之后，将第一图案化掩模移除，并于硬掩模层上形成一第二图案化掩模，且利用第二图案化掩模进行一第二蚀刻制作工艺，以于硬掩模层中形成至少一第二开口。第二开口至少部分暴露出材料层，且第一开口与第二开口部分重叠。以具有第一开口与第二开口的硬掩模层为掩模，对材料层进行一第三蚀刻制作工艺，用以移除第一开口与第二开口所暴露的材料层。在第三蚀刻制作工艺之后，对介电层以及硬掩模层进行一第四蚀刻制作工艺，用以将硬掩模层移除并于介电层中形成一沟槽。

附图说明

图1为本发明第一实施例的图案化结构的示意图；

图2为沿图1中的剖线A-A’所绘示的剖视示意图；

图3至图10为本发明第二实施例的形成图案化结构的方法的示意图，其中

图4为沿图3中的剖线B-B’所绘示的剖视示意图；

图5为图4之后的制作方法示意图；

图6与图7为图5之后的制作方法示意图；

图7为沿图6中的剖线C-C’所绘示的剖视示意图；

图8为图7之后的制作方法示意图；

图9为图8之后的制作方法示意图；

图10为图9之后的制作方法示意图。

主要元件符号说明

10 基底

11 氧化物层

20 介电层

30 阻障层

30P 图案化阻障层

40 材料层

40P 图案化材料层

50 硬掩模层

61 第一有机分布层

62 第一抗反射层

63 第一图案化掩模

63H 第一掩模开口

71 第二有机分布层

72 第二抗反射层

73 第二图案化掩模

73H 第二掩模开口

91 第一蚀刻制作工艺

92 第二蚀刻制作工艺

93 第三蚀刻制作工艺

94 第四蚀刻制作工艺

D1 第一方向

D2 第二方向

D3 垂直方向

DP1 第一深度

DP2 第二深度

H1 第一开口

H2 第二开口

P 图案化结构

PS 子图案

R1 第一区

R2 第二区

R3 第三区

TR 沟槽

TR1 第一沟槽

TR2 第二沟槽

TR3 第三沟槽

具体实施方式

请参阅图1与图2。图1为本发明第一实施例的图案化结构的示意图，图2为沿图1中的剖线A-A’所绘示的剖视示意图。如图1与图2所示，图案化结构P包括图案化材料层40P以及位于图案化材料层40P下方的图案化阻障层30P。图案化材料层40P可通过对一材料层40进行图案化而形成，图案化阻障层30P可通过对一阻障层30进行图案化而形成。在一些实施例中，图案化材料层40P包括一存储器装置的存储节点垫(storage node pad)结构，因此，材料层40可包括金属导电材料例如钨(tungsten，W)、铝(aluminum，Al)、铜(copper，Cu)等或其他适合的导电材料，而阻障层30可包括钛(titanium，Ti)、氮化钛(titanium nitride，TiN)、氮化钽(Tantalum nitride，TaN)或其他适合的阻障材料，但并不以此为限。在一些实施例中，图案化结构P以及图案化材料层40P也可为半导体集成电路中的其他部件。

如图1与图2所示，图案化结构P沿一第一方向D1以及一与第一方向D1大体上正交的第二方向D2上排列而呈现一阵列型态，为了于基底10上形成图案化结构P，可先于基底10上依序形成一介电层20、阻障层30以及材料层40，再对阻障层30以及材料层40进行光刻蚀刻制作工艺，以形成图案化材料层40P与图案化阻障层30P。然而，当图案化结构P的图案设计过于密集，受限于光刻制作工艺(例如其中的曝光制作工艺)的制作工艺能力而无法以单一次的光刻制作工艺形成，则需要进行多图案光刻(multiple patterningphotolithography)制作工艺来实现图案化结构P的图案设计。举例来说，图案化结构P中各子图案PS之间的间隔可被视为由多个沿第一方向D1延伸的第一区R1以及多个沿第二方向D2延伸的第二区R2互相交错所构成，而第一区R1与第二区R2互相交错的区域可被视为一第三区R3。各第一区R1的材料层40以及阻障层30可通过一光刻蚀刻制作工艺来形成，而各第二区R2的材料层40以及阻障层30可通过另一光刻蚀刻制作工艺来形成。然而，由于对阻障层30以及材料层40进行蚀刻时也会对介电层20产生蚀刻效果，但在第三区R3中的介电层20由于受到了两次的蚀刻制作工艺影响，故第三区R3中的介电层20被蚀刻的深度(例如图2中所示的第二深度DP2)会比第一区R1以及第二区R2中的介电层20的深度(例如图2中所示的第一深度DP1)还要深。此介电层20的不同区域的深度差异对于后续的其他制作工艺或/及所形成的半导体元件的运作状况均可能造成负面的影响。

请参阅图1以及图3至图10。图3至图10为本发明第二实施例的形成图案化结构的方法的示意图。通过本实施例的制作方法，可改善上述第一实施例所发生的问题。本实施例提供一种形成图案化结构的方法，包括下列步骤。首先，如图3与图4所示，在基底10上依序形成介电层20与材料层40，并于材料层40上形成一硬掩模层50，且硬掩模层50的材料与介电层20的材料相同。举例来说，硬掩模层50与介电层20的材料可包括氮化硅或其他适合的介电材料。此外，基底10可包括半导体基底或非半导体基底，半导体基底可包括例如硅基底、硅锗半导体基底或硅覆绝缘(silicon-on-insulator,SOI)基底等，而非半导体基底可包括玻璃基底、塑胶基底或陶瓷基底等，但并不以此为限。举例来说，当基底10包括半导体基底时，也可视需要于半导体基底上先形成多个记忆单元(memory cell)或/及晶体管元件(未绘示)，或者也可先形成一氧化物层11，再形成介电层20，但并不以此为限。此外，可视需要于材料层40与介电层20之间形成阻障层30。

接着，在硬掩模层50上形成一第一图案化掩模63，并利用第一图案化掩模63进行一第一蚀刻制作工艺91。在一些实施例中，可视需要于第一图案化掩模63形成之前，先于硬掩模层50上依序形成一第一有机分布层(organic distribution layer，ODL)61以及一第一抗反射层62(例如含硅掩模抗反射层，silicon-containing hard mask bottom anti-reflecting coating，SHB)，但并不以此为限。

如图3至图5所示，第一图案化掩模63可包括多个第一掩模开口63H，且各第一掩模开口63H沿第一方向D1延伸。因此，利用第一图案化掩模63进行第一蚀刻制作工艺91可于硬掩模层50中形成至少一第一开口H1，第一开口H1至少部分暴露出材料层40，且第一开口H1的形状大体上于垂直方向D3上对应第一掩模开口63H的形状，故第一开口H1也沿第一方向D1延伸。此外，在一些实施例中，对硬掩模层50进行第一蚀刻制作工艺91时，第一开口H1所暴露的材料层40也可能会被些许蚀刻，但并不以此为限。

如图4至图5所示，在第一蚀刻制作工艺91之后，第一图案化掩模63、第一抗反射层62以及第一有机分布层61被移除。如图6至图8所示，在已被蚀刻的硬掩模层50上再形成一第二图案化掩模73，且利用第二图案化73掩模再进行一第二蚀刻制作工艺92。相似地，在一些实施例中，也可视需要于第二图案化掩模73形成之前，先于硬掩模层50上依序形成一第二有机分布层71以及一第二抗反射层72，但并不以此为限。第二图案化掩模73可包括多个第二掩模开口73H，且各第二掩模开口73H沿第二方向D2延伸。因此，利用第二图案化掩模73进行第二蚀刻制作工艺92可于硬掩模层50中形成至少一第二开口H2，第二开口H2至少部分暴露出材料层40，且第二开口H2的形状大体上于垂直方向D3上对应第二掩模开口73H的形状，故第二开口H2也沿第二方向D2延伸，且第一开口H1与第二开口H2互相交错且部分重叠。

在一些实施例中，上述的第一蚀刻制作工艺与第二蚀刻制作工艺92可包括各向异性(anisotropic)蚀刻制作工艺例如干式蚀刻制作工艺，用于有较佳的临界尺度(CriticalDimension，CD)控制能力，但并不以此为限。此外，对硬掩模层50进行第二蚀刻制作工艺92时，第二开口H2所暴露的材料层40也可能会被些许蚀刻，而在此状况下，第一开口H1与第二开口H2重叠处所对应的材料层40被蚀刻的深度会比其他区域的材料层40被蚀刻的深度还要深，但并不会使得位于材料层40之下的阻障层30被暴露出来。换句话说，在第二蚀刻制作工艺92之后以及后续要进行的一第三蚀刻制作工艺93之前，阻障层30完全被材料层40覆盖而未被暴露出。此外，在第二蚀刻制作工艺92之后，第二图案化掩模73、第二抗反射层72以及第二有机分布层71被移除。

接着，如图8至图9所示，以具有第一开口H1与第二开口H2的硬掩模层50为掩模，对材料层40进行第三蚀刻制作工艺93，用以移除第一开口H1与第二开口H2所暴露的材料层40。值得说明的是，第三蚀刻制作工艺93对于材料层40与阻障层30之间具有较高的蚀刻选择比，也就是说第三蚀刻制作工艺93对于材料层40的蚀刻速率应远大于对于阻障层30的蚀刻速率，故可使第三蚀刻制作工艺93停止在阻障层30而未蚀刻到位于阻障层30下方的介电层20。换句话说，在第三蚀刻制作工艺93进行之前以及进行之后，介电层20均被阻障层30所覆盖而未被暴露出。此外，在第三蚀刻制作工艺93之后，部分的阻障层30暴露于材料层40之外，用于确保材料层40有效地被蚀刻成所欲形成的形状。

之后，如图9至图10所示，在第三蚀刻制作工艺之后，进行一第四蚀刻制作工艺94，用以移除未被材料层40以及硬掩模层50覆盖的阻障层30。为了确保阻障层30的欲被蚀刻的部分有效地被第四蚀刻制作工艺94移除，第四蚀刻制作工艺94也会蚀刻部分的介电层20而于介电层20中形成一沟槽TR。此外，在本实施例中，第四蚀刻制作工艺94也可用于将硬掩模层50移除，故第四蚀刻制作工艺94可被视为对阻障层30、介电层20以及硬掩模层50进行蚀刻。第四蚀刻制作工艺94较佳地是对于介电层20与材料层40之间具有较佳的蚀刻选择比，也就是说第四蚀刻制作工艺94对于介电层20以及硬掩模层50的蚀刻速率应大于对于材料层40的蚀刻速率，由此避免第四蚀刻制作工艺94在移除硬掩模层50之后对于材料层40产生过度的蚀刻。在一些实施例中，上述的第三蚀刻制作工艺与第四蚀刻制作工艺94较佳可包括各向异性蚀刻制作工艺例如干式蚀刻制作工艺，用于有较佳的临界尺度控制能力，但并不以此为限。此外，由于硬掩模层50与介电层20的材料相同，故可通过第四蚀刻制作工艺94移除部分的阻障层30以及于介电层20中形成沟槽TR时一并移除硬掩模层50，由此达到制作工艺简化的效果。

如图8至图10所示，第三蚀刻制作工艺93之后以及第四蚀刻制作工艺94之前，介电层20被阻障层30所覆盖而未被暴露出，而硬掩模层50仍覆盖部分的材料层40。在第三蚀刻制作工艺93之后，部分的阻障层30暴露于材料层40之外，且被材料层40暴露的阻障层30于第四蚀刻制作工艺94中被移除。材料层40与阻障层30被第三蚀刻制作工艺93与第四蚀刻制作工艺94图案化而分别成为图案化材料层40P与图案化阻障层30P。在一些实施例中，图案化材料层40P可包括一存储器装置的存储节点垫结构，但并不以此为限。

值得说明的是，在第三蚀刻制作工艺93之后以及第四蚀刻制作工艺94之前，虽然第一开口H1与第二开口H2重叠处所对应的阻障层30被蚀刻的深度可能会比其他区域的阻障层30被蚀刻的深度还要深，但可利用将阻障层30的厚度小于材料层40的厚度与介电层20的厚度，由此使得在进行第四蚀刻制作工艺94之后，第一开口H1与第二开口H2重叠处所对应的介电层20被蚀刻的深度并不会与其他区域的介电层20被蚀刻的深度之间产生明显差异。举例来说，阻障层30的厚度可为约50埃(angstrom)，材料层40的厚度可约为500埃，介电层20的厚度可约为800埃，但并不以此为限。

换句话说，若将第一开口H1所对应的部分的基底10定义为第一区R1，将第二开口H2所对应的部分的基底10定义为第二区R2，将第一区R1与第二区R2重叠处定义为第三区R3，则沟槽TR形成于第一区R1、第二区R2以及第三区R3中，且位于第三区R3的沟槽TR(例如图10中所示的第三沟槽TR3)的深度(例如图10中所示的第二深度DP2)大体上会等于位于第三区R3之外的第一区R1或/及第二区R2的沟槽TR(例如图10中所示的第一沟槽TR1或/及第二沟槽TR2)的深度(例如图10中所示的第一深度DP1)。通过本实施例的形成图案化结构的方法，可使得位于第一区R1、第二区R2以及第三区R3的介电层20中的沟槽TR的深度趋于一致。此外，通过控制硬掩模层50的厚度，使得在第三蚀刻制作工艺93之后以及第四蚀刻制作工艺94之前的硬掩模层50的厚度小于介电层20的厚度，故可确保第四蚀刻制作工艺94可完全移除硬掩模层50且使得沟槽TR未贯穿介电层20，并因此有助于提升第四蚀刻制作工艺94的制作工艺容许范围(process window)。此外，由于介电层20的不同区域的沟槽深度并未具有明显差异，故可避免因沟槽深度差异而对于后续的其他制作工艺或/及所形成的半导体元件的运作状况所造成的负面影响。

综上所述，在本发明的形成图案化结构的方法中，利用于进行多图案光刻(multiple patterning photolithography)制作工艺之前先于材料层上形成硬掩模层，使硬掩模层先被图案化之后再以被图案化的硬掩模层为掩模对材料层进行蚀刻，由此改善因多重的光刻制作工艺所可能造成部分区域之间的蚀刻深度差异状况。此外，本发明的硬掩模层的材料与位于材料层之下的介电层的材料相同，故可在对介电层进行蚀刻时一并移除硬掩模层，进而达到制作工艺简化的效果。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种形成图案化结构的方法，包括：

在一基底上依序形成一介电层与一材料层；

在该材料层上形成一硬掩模层，其中该硬掩模层的材料与该介电层的材料相同；

在该硬掩模层上形成一第一图案化掩模，并利用该第一图案化掩模进行一第一蚀刻制作工艺，以于该硬掩模层中形成至少一第一开口，其中该第一开口至少部分暴露出该材料层；

在该第一蚀刻制作工艺之后，将该第一图案化掩模移除，并于该硬掩模层上形成一第二图案化掩模，且利用该第二图案化掩模进行一第二蚀刻制作工艺，以于该硬掩模层中形成至少一第二开口，其中该第二开口至少部分暴露出该材料层，且该第一开口与该第二开口部分重叠；

以具有该第一开口与该第二开口的该硬掩模层为掩模，对该材料层进行一第三蚀刻制作工艺，用以移除该第一开口与该第二开口所暴露的该材料层；以及

在该第三蚀刻制作工艺之后，对该介电层以及该硬掩模层进行一第四蚀刻制作工艺，用以将该硬掩模层移除并于该介电层中形成一沟槽。

2.如权利要求1所述的形成图案化结构的方法，还包括于该材料层与该介电层之间形成一阻障层，其中于该第三蚀刻制作工艺之后以及该第四蚀刻制作工艺之前，该介电层被该阻障层所覆盖。

3.如权利要求2所述的形成图案化结构的方法，其中于该第三蚀刻制作工艺之后，部分的该阻障层暴露于该材料层之外，且被该材料层暴露的该阻障层于该第四蚀刻制作工艺中被移除。

4.如权利要求2所述的形成图案化结构的方法，其中于该第二蚀刻制作工艺之后以及该第三蚀刻制作工艺之前，该阻障层完全被该材料层覆盖。

5.如权利要求1所述的形成图案化结构的方法，其中于该第三蚀刻制作工艺之后以及该第四蚀刻制作工艺之前，该硬掩模层覆盖部分的该材料层。

6.如权利要求1所述的形成图案化结构的方法，其中该第一开口所对应的部分的该基底定义为第一区，该第二开口所对应的部分的该基底定义为第二区，该第一区与该第二区重叠处定义为第三区，该沟槽形成于该第一区、该第二区以及该第三区，且位于该第三区的该沟槽的深度等于位于该第三区之外的该第一区或该第二区的该沟槽的深度。

7.如权利要求1所述的形成图案化结构的方法，其中该第一开口沿一第一方向延伸，该第二开口沿一第二方向延伸，且该第一方向与该第二方向正交。

8.如权利要求1所述的形成图案化结构的方法，其中该材料层被该第三蚀刻制作工艺与该第四蚀刻制作工艺图案化而成为一图案化材料层，而该图案化材料层包括一存储器装置的存储节点垫(storage node pad)结构。

9.如权利要求1所述的形成图案化结构的方法，其中该硬掩模层与该介电层的材料包括氮化硅。

10.如权利要求1所述的形成图案化结构的方法，其中该沟槽未贯穿该介电层。