CN107706184A - 一种三维存储器的制备方法及其结构 - Google Patents
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Abstract
本发明提供的一种三维存储器的制备方法及其结构，通过将ONOP工艺改变为AONOP工艺，即在阵列存储区导电沟道蚀刻后，通过原子层沉积的方式分别制备出氧化铝，二氧化硅，氮化硅，二氧化硅，多晶硅叠层，这样在假栅湿法去除后不再需要原子层沉积氧化铝。增大三维存储器中的钨金属栅的厚度，降低金属栅极电阻以及降低台阶区钨接触孔蚀刻的选择比难度。
Description
技术领域
本发明涉及半导体器件及其制造领域，尤其涉及一种三维存储器的制备方法及其结构。
背景技术
随着市场需求对存储器容量的不断提高，传统的基于平面或二维结构的存储器在单位面积内可提供的存储单元数量已经接近极限，无法进一步满足市场对更大容量存储器的需求。就如同在一块有限的平面上建立的数间平房，这些平房整齐排列，但是随着需求量的不断增加，平房的数量不断井喷，可最终这块面积有限的平面只能容纳一定数量的平房而无法继续增加。平面结构的存储器已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。
为了解决上述困难，业界提出了三维存储器(3D NAND)的概念，其是一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。不同于将存储芯片放置在单面，新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。利用新的技术使得颗粒能够进行立体式的堆叠，从而解决了由于晶圆物理极限而无法进一步扩大单晶片可用容量的限制，在同样体积大小的情况下，极大的提升了存储器颗粒单晶片的容量体积，进一步推动了存储颗粒总体容量的飙升。
如图1所示，三维存储器结构通常包括：(1)阵列存储区11，即存储单元阵列，阵列存储区作为存储电荷所在的区域，形成纵向堆叠的结构，阵列存储区的MOS管导电沟道的方向通常沿着纵向分布，因此不同于传统二维存储器中存储单元是水平分布的结构；(2)外围电路区12，为了使得阵列存储区实现功能化，需要外围电路的辅助作用，外围电路区不仅可以为阵列存储区供电，还具备逻辑运算以及静电防护的作用。在三维存储器结构中，外围电路区通常是采用传统的二维制备工艺制备的，另外，为了使存储器能够正常工作，外围电路区在整个存储器结构中所占的面积甚至达到一半以上。根据在垂直方向堆叠的颗粒层数不同，3D NAND颗粒又可以分为32层、48层甚至64层颗粒的不同产品。虽然，3D NAND技术能够在同等体积下，提供更多的存储空间，但是这项堆叠技术有着相当的操作难度，目前还面临诸多技术问题有待解决。
图2示出了三维存储器阵列存储区中的一个存储颗粒单元的结构，阵列存储区以氮化硅(简称N)作为电荷储存介质层14，二氧化硅(简称O)作为隧穿介质层13、15以及多晶硅(简称P)电荷阻挡层16作为三维存储器存储颗粒导电沟道，另外为了提高金属栅17控制能力并减小漏电流需要三氧化二铝作(简称A)为高K介电层18。
图3-8示出了现有的阵列存储区制备工艺的流程图，其主要特点是在氮化硅19(假栅)湿法去除前通过原子层沉积的方式制备ONOP，三氧化二铝高K介电层18的沉积发生在栅极氮化硅湿法去除之后，现有的制备工艺被称为ONOP工艺。其中三氧化二铝真正有效的面积是与ONOP接触的位置，因此现有技术存在以下两个问题：如图2所示的存储颗粒的一个基本单元，发现采用ONOP工艺制备的存储单元当假栅厚度一定时，钨金属栅17的厚度由于三氧化二铝介电层18的存在而存在一定的损失，这样会造成金属栅17电极的电阻增大；另外，如图9所示，在台阶区形成接触孔20时，钨金属栅17的厚度变薄就对台阶区接触孔20的的蚀刻工艺带来更大的选择比方面的挑战。
发明内容
本发明的目的就是为了解决以上问题，通过将ONOP工艺改变为AONOP工艺，即在阵列存储区导电沟道蚀刻后，通过原子层沉积的方式分别制备出三氧化二铝，二氧化硅，氮化硅，二氧化硅，多晶硅叠层，这样在假栅湿法去除后不再需要原子层沉积三氧化二铝。本发明的目的是通过以下技术方案实现的。
一种三维存储器的制备方法，其特征在于，包括如下步骤：
提供一基板，在所述基板上形成三维存储器的外围电路区和阵列存储区；
所述陈列存储区包括在所述基板上交替形成氮化硅层和氧化硅层的多层堆叠结构；
将多层堆叠结构形成存储核心区和台阶区；
在所述存储核心区形成多个通孔；
在每个所述通孔的内壁表面上依次顺序形成高K介电层，第一隧穿介质层，电荷存储介质层，第二隧穿介质层和多晶硅层；以上各层将每个所述通孔的内壁完全覆盖以作为三维存储器的导电沟道区；
去除所述多层堆叠结构中的氮化硅层；
在所述多层堆叠结构中被去除的氮化硅层的位置形成金属栅；
形成与所述外围电路电连接的接触孔；
形成与所述金属栅电连接的接触孔。
优选地，形成所述阵列存储区包括利用光刻工艺在所述多层堆叠结构的至少一侧形成台阶区以使每一氮化硅层的一部分上表面被暴露于台阶区。
优选地，所述将多层堆叠结构形成存储核心区和台阶区之后，还包括在所述基板上形成表面平坦的绝缘层以覆盖上述外围电路区和阵列存储区。
优选地，所述形成与所述外围电路电连接的接触孔包括对所述外围电路区上的绝缘层进行图形化，刻蚀以及金属填充以形成与所述外围电路区电连接的多个第一接触孔。
优选地，所述形成与所述金属栅电连接的接触孔包括对所述阵列存储区上的绝缘层进行图形化，刻蚀以及金属填充以形成与所述阵列存储区的每一个金属栅电连接的多个第二接触孔。
优选地，所述金属填充所使用的金属材料为钨。
优选地，所述金属栅的材料为钨。
优选地，所述高K介电层的材料为三氧化二铝。
优选地，所述第一隧穿介质层和第二隧穿介质层的材料为二氧化硅。
优选地，所述电荷存储介质层的材料为氮化硅。
优选地，所述形成高K介电层，第一隧穿介质层，电荷存储介质层，第二隧穿介质层和多晶硅层的方法为原子层沉积工艺。
优选地，所述去除所述多层堆叠结构中的氮化硅层的方法为湿法刻蚀工艺。
优选地，所述形成金属栅的方法为原子层沉积工艺。
本发明还提供一种三维存储器结构，其特征在于，所述三维存储器结构是由如上述任意一项所述的方法制备得到的。
本发明的优点在于：通过将ONOP工艺改变为AONOP工艺，即在阵列存储区导电沟道蚀刻后，通过原子层沉积的方式分别制备出氧化铝，二氧化硅，氮化硅，二氧化硅，多晶硅叠层，这样在假栅湿法去除后不再需要原子层沉积氧化铝。增大三维存储器中的钨金属栅的厚度，降低金属栅极电阻以及降低台阶区钨接触孔蚀刻的选择比难度。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了根据本发明背景技术中三维存储器的基本结构示意图。
图2示出了根据本发明背景技术中三维存储器的存储颗粒单元的结构示意图。
图3-8示出了根据本发明背景技术中三维存储器阵列存储区的工艺流程结构示意图。
图9示出了根据本发明背景技术中三维存储器台阶区中与金属栅接触孔的结构示意图。
图10-14示出了根据本发明实施例的三维存储器尤其是阵列存储区的工艺流程结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
参考图10-14所示，本发明的实施例一提出一种三维存储器的制备方法，其特征在于，包括以下步骤：
如图10所示，提供一基板20，在所述基板20上形成三维存储器的阵列存储区21和外围电路区22；
所述陈列存储区21包括在所述基板20上交替形成氧化硅层23和氮化硅层24的多层堆叠结构；所述堆叠结构的层数大于等于48层，优选为48层、64层、80层，96层，112层或128层。
将多层堆叠结构形成存储核心区25和台阶区26；
如图10所示，在所述存储核心区25形成多个通孔27；
如图11所示，在每个所述通孔27的内壁表面上依次顺序形成高K介电层28，第一隧穿介质层29，电荷存储介质层30，第二隧穿介质层31和多晶硅层32；以上各层将每个所述通孔27的内壁完全覆盖以作为三维存储器的导电沟道区；
所述高K介电层28，第一隧穿介质层29，电荷存储介质层30，第二隧穿介质层31和多晶硅层32每一层的厚度相同或者不同，每一层的厚度范围为100埃至5000埃。
如图12所示，去除所述多层堆叠结构中的氮化硅层24；
如图13所示，在所述多层堆叠结构中形成金属栅33以完全填充被去除的氮化硅层24所在的位置；
如图14所示，形成与所述外围电路区22电连接的接触孔34；形成与所述金属栅33电连接的接触孔35。
实施例二
本发明的实施例二提出一种三维存储器的制备方法，其特征在于，包括以下步骤：
如图10所示，提供一基板20，在所述基板20上形成三维存储器的阵列存储区21和外围电路区22；
所述陈列存储区21包括在所述基板20上交替形成氧化硅层23和氮化硅层24的多层堆叠结构；
将多层堆叠结构形成存储核心区25和台阶区26；利用光刻工艺在所述多层堆叠结构的至少一侧形成台阶区26以使每一氮化硅层24的一部分上表面被暴露于台阶区26；
如图10所示，在所述基板20上形成表面平坦的绝缘层36以覆盖上述外围电路区22和阵列存储区21，所述绝缘层36的材料为二氧化硅、氮化硅或氮氧化硅之一或其任意组合；
如图10所示，在所述存储核心区25形成多个通孔27；
如图11所示，在每个所述通孔27的内壁表面上依次顺序形成高K介电层28，第一隧穿介质层29，电荷存储介质层30，第二隧穿介质层31和多晶硅层32；以上各层将每个所述通孔27的内壁完全覆盖以作为三维存储器的导电沟道区；
如图12所示，去除所述多层堆叠结构中的氮化硅层24；
如图13所示，在所述多层堆叠结构中被去除的氮化硅层24的位置形成金属栅33；
如图14所示，形成与所述外围电路区22电连接的接触孔34；形成与所述金属栅33电连接的接触孔35。
实施例三
本发明的实施例三提出一种三维存储器的制备方法，在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
所述形成与所述外围电路区22电连接的接触孔34包括对所述外围电路区22上的绝缘层36进行图形化，刻蚀以及金属填充以形成与所述外围电路区22电连接的多个第一接触孔34。
所述形成与所述金属栅33电连接的接触孔35包括对所述阵列存储区21上的绝缘层26进行图形化，刻蚀以及金属填充以形成与所述阵列存储区21的每一个金属栅33电连接的多个第二接触孔35。
所述金属填充所使用的金属材料为钨。
实施例四
本发明的实施例四提出一种三维存储器的制备方法，在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
所述金属栅的材料为钨。
所述高K介电层28的材料为三氧化二铝。
所述第一隧穿介质层29和第二隧穿介质层31的材料为二氧化硅。
所述电荷存储介质层30的材料为氮化硅。
所述形成高K介电层28，第一隧穿介质层29，电荷存储介质层30，第二隧穿介质层31和多晶硅层32的方法为原子层沉积工艺。
所述去除所述多层堆叠结构中的氮化硅层24的方法为湿法刻蚀工艺。
所述形成金属栅33的方法为原子层沉积工艺。
实施例五
本发明的实施例五提出一种三维存储器的制备方法，在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
如图11所示，在每个所述通孔27的内壁表面上依次顺序形成高K介电层28，第一隧穿介质层29，电荷存储介质层30，第二隧穿介质层31和多晶硅层32之后，还包括继续沉积二氧化硅填充层37以填充每个所述通孔27中剩余的空间。
实施例六
本发明的实施例六提出一种三维存储器结构，所述三维存储器结构是由如上述实施例一至五任意一项所述的方法制备得到的。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (14)
1.一种三维存储器的制备方法，其特征在于，包括如下步骤：
提供一基板，在所述基板上形成三维存储器的外围电路区和阵列存储区；
所述陈列存储区包括在所述基板上交替形成氮化硅层和氧化硅层的多层堆叠结构；
将多层堆叠结构形成存储核心区和台阶区；
在所述存储核心区形成多个通孔；
在每个所述通孔的内壁表面上依次顺序形成高K介电层，第一隧穿介质层，电荷存储介质层，第二隧穿介质层和多晶硅层；以上各层将每个所述通孔的内壁完全覆盖以作为三维存储器的导电沟道区；
去除所述多层堆叠结构中的氮化硅层；
在所述多层堆叠结构中被去除的氮化硅层的位置形成金属栅；
形成与所述外围电路电连接的接触孔；
形成与所述金属栅电连接的接触孔。
2.如权利要求1所述的一种三维存储器的制备方法，其特征在于：形成所述阵列存储区包括利用光刻工艺在所述多层堆叠结构的至少一侧形成台阶区以使每一氮化硅层的一部分上表面被暴露于台阶区。
3.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述将多层堆叠结构形成存储核心区和台阶区之后，还包括在所述基板上形成表面平坦的绝缘层以覆盖上述外围电路区和阵列存储区。
4.如权利要求3所述的一种三维存储器的制备方法，其特征在于：所述形成与所述外围电路电连接的接触孔包括对所述外围电路区上的绝缘层进行图形化，刻蚀以及金属填充以形成与所述外围电路区电连接的多个第一接触孔。
5.如权利要求3所述的一种三维存储器的制备方法，其特征在于：所述形成与所述金属栅电连接的接触孔包括对所述阵列存储区上的绝缘层进行图形化，刻蚀以及金属填充以形成与所述阵列存储区的每一个金属栅电连接的多个第二接触孔。
6.如权利要求4和5之一所述的一种三维存储器的制备方法，其特征在于：所述金属填充所使用的金属材料为钨。
7.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述金属栅的材料为钨。
8.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述高K介电层的材料为三氧化二铝。
9.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述第一隧穿介质层和第二隧穿介质层的材料为二氧化硅。
10.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述电荷存储介质层的材料为氮化硅。
11.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述形成高K介电层，第一隧穿介质层，电荷存储介质层，第二隧穿介质层和多晶硅层的方法为原子层沉积工艺。
12.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述去除所述多层堆叠结构中的氮化硅层的方法为湿法刻蚀工艺。
13.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述形成金属栅的方法为原子层沉积工艺。
14.一种三维存储器结构，其特征在于，所述三维存储器结构是由如权利要求1-13任意一项所述的方法制备得到的。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20180216 |