CN107564846A - 半导体结构和其制造方法 - Google Patents

Abstract

本揭露涉及一种半导体结构和其制造方法。本揭露提供一种半导体装置。半导体封装装置包含具有第一表面的第一半导体裸片。所述半导体封装装置还包含环绕所述第一半导体裸片的介电材料，其中所述介电材料包括与所述第一表面基本上齐平的表面。所述半导体封装装置另包含覆盖层，覆盖所述第一半导体裸片的所述第一表面与所述介电材料的所述表面。所述覆盖层与切割胶带之间的粘着性小于所述介电材料与所述切割胶带之间的粘着性。

Description

半导体结构和其制造方法

技术领域

本揭露涉及一种半导体结构和其制造方法。

背景技术

集成电路(integrated circuit，IC)发展的显著趋势是缩小IC组件的尺寸。这些集成改良本质上是二维的(2D)，其中IC形成且互连于半导体晶片的表面上。虽然光刻的显著改良对于2D IC形成有较大的影响，然而在二维中所能达成的密度仍有物理限制。同样地，当在一芯片中放入更多装置时，需要更复杂的设计与更高的成本。

在尝试进一步增加电路密度的过程中，已发展三维(3D)IC。例如，堆叠两个裸片；以及在各裸片之间形成电连接。而后，所述堆叠的裸片通过使用线接合和/或传导垫而接合到载体衬底。在另一范例中，发展衬底上覆晶片-晶片上覆芯片(chip-on-wafer-on-substrate，CoWoS)的技术，其中裸片电连接到晶片衬底，而后经由传导凸块而与另一衬底进行接合操作。

发明内容

本揭露的一些实施例提供一种半导体封装装置，包括第一半导体裸片，包括第一表面；介电层，环绕所述第一半导体裸片，所述介电材料包括与所述第一表面基本上齐平的表面；以及覆盖层，覆盖所述第一半导体裸片的所述第一表面与所述介电材料的所述表面，其中所述覆盖层与切割胶带之间的粘着性小于所述介电材料与所述切割胶带之间的粘着性。

附图说明

为协助读者达到最佳理解效果，建议在阅读本揭露时同时参考附件图示和其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。

图1到7是根据本揭露的不同实施例说明制造半导体封装装置的中间阶段的截面示意图。

图8到11是根据本揭露的不同实施例说明制造半导体封装装置的中间阶段的截面示意图。

图12到16是根据本揭露的不同实施例说明制造半导体封装装置的中间阶段的截面示意图。

具体实施方式

本揭露提供了数个不同的实施方法或实施例，可用于实现本揭露的不同特征。为简化说明起见，本揭露也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例来说，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其它不同实施例，其中第一特征与第二特征中间另有其它特征，以致于第一特征与第二特征并不直接接触。此外，本揭露中的各种范例可能使用重复的参考数字和/或文字注记，以使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例和/或配置之间的关联性。

另外，本揭露在使用与空间相关的叙述词汇，如“在…之下”、“低”、“下”、“上方”、“之上”、“下”、“顶”、“底”和类似词汇时，为便于叙述，其用法均在于描述图示中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图示中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本揭露所使用的这些空间相关叙述可以同样方式加以解释。

本揭露提供半导体装置和其制造方法，其中覆盖层形成于晶片上覆芯片(chip-on-wafer(CoW)裸片并且作为CoW裸片与切割胶带之间的界面。覆盖层可协助弱化切割胶带与CoW裸片之间的附着，以利于裸片从切割胶带的分离操作。本揭露说明形成半导体封装装置的中间阶段。还讨论一些实施例的一些变异。在本揭露中，相同的元件符号用以表示相同元件。

图1到7是根据本揭露的不同实施例说明制造半导体封装装置的中间阶段的截面示意图。在一些实施例中，图1到7涉及CoW过程形成CoW裸片的制造过程中间阶段的截面示意图。

参阅图1，绘示用于CoW过程的晶片131与一些半导体裸片130。所述裸片130配置为群组，并且各组可配置为相同半导体裸片的阵列。或者，一组内的所述裸片130可为不同结构与功能的不同半导体裸片的聚集。例如，各组裸片130可包括具有可编程的存储器存储的微处理器装置，例如闪存器或EEPROM装置，或是具有专用处理器的微处理器，例如基带收发器、图形处理器、高速缓冲存储器装置、存储器管理装置、以及用于传感器应用的模/数转换器。

各个裸片130包括衬底(或称为裸片衬底)132。衬底132包含半导体材料，例如硅。在一实施例中，衬底132可包含其它半导体材料，例如硅锗、碳化硅、砷化镓、或类似物。衬底132可为p型半导体衬底(受体型)或n型半导体衬底(供体型)。或者，衬底132包含：另一元素半导体，例如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；或合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。在另一替代方案中，裸片衬底132为绝缘体上半导体(semiconductor-on-insulator，SOI)。在其它替代方案中，衬底132可包含掺杂的外延层(doped epi layer)、梯度半导体层、和/或位于不同形式的另一半导体层上方的半导体层，例如硅锗层上的硅层。

可在裸片衬底132中，形成各种组件，例如有源装置、无源组件、传导部、或绝绝材料。此外，各个裸片130包括一或多个连接端子134，称为传导垫或接垫。裸片衬底132的包埋组件是经由连接端子134而电耦合到外部电路或装置。

在连接端子134上沉积介电层136或钝化层。可通过合适过程，例如化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、或类似者，初始形成毯层，而提供介电层136。而后，在光阻(未分别绘示)上进行光刻与蚀刻过程，以暴露连接端子134，因而于其上形成个别开口。移除介电材料的不想要的部分，使得介电层136成形。可通过各种介电材料形成介电层136，并且介电层136可为例如氧化物(例如Ge氧化物)、氮氧化物(例如GaP氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如含氮的SiO₂)、掺杂氮的氧化物(例如掺杂N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)、聚合物材料、以及类似物。

再者，传导层沉积于连接端子134上，并且被图案化以形成凸块下金属层(underbump metallization，UBM)138，其还称为球限金属层(ball-limiting metallurgy，BLM)。UBM 138定义在回焊操作之后形成于其上的连接器的尺寸，例如传导凸块，并且与所述连接器反应，因而对于所述连接器与下方结构之间提供有效的粘着(adhesion)与阻障。在本揭露中，UBM 138在连接端子134与连接器140之间提供额外的粘着。在一些实施例中，UBM 138可增加连接器140的可焊性(solderability)。例如，UBM 138的材料包含钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、铜(Cu)、铜合金、镍(Ni)、锡(Sn)、金(Au)、或其组合。在一些实施例中，UBM 138包括具有不同传导材料子层的层状结构。

在形成UBM 138之后，形成连接器140。连接器140由传导材料形成，例如锡、铜、镍或类似物。连接器140可实施为传导凸块，例如微凸块或受控的塌陷芯片连接(controlledcollapse chip connection，C4)凸块。通过任何合适的操作，例如植球、网印操作中的焊膏、无电或电镀方式、受控的塌陷芯片连接(C4)镀过程或C4NP(C4新过程)焊料转移，而形成连接器140。

晶片131包括衬底材料，例如硅，或其它合适的衬底材料104，例如陶瓷、玻璃、塑料、树脂或环氧化合物。此外，晶片131包含沿着垂直方向的贯穿衬底通路(throughsubstrate via，TSV)106，所述垂直方向是垂直于晶片131的表面。在一实施例中，TSV 106可从第一表面131A延伸到第二表面131B，其中如果晶片131被切割，那么TSV 106还被视为贯穿中介通路(through interposer via，TIV)。在一实施例中，晶片131为中介晶片(interposer wafer)，对于相邻裸片或装置提供互连特征。在晶片131为中介晶片的实施例中，除了TSV 106，可无有源或无源装置形成于所述晶片中。

在一实施例中，载体102配置于晶片131之下。在后续过程中，载体102握持且支撑晶片131，并且在后续操作中，载体102可被薄化、移除、或从晶片131释出。载体102是由任何可剥除的或容易移除的材料形成，例如薄膜、胶带、液体粘着物、以及类似物。

在晶片131的第二表面131B上方，形成重布层(redistribution layer(RDL)120。RDL120包含图案化的导体108与117，以及至少介电层112。介电层112用于将传导特征108与117电性绝缘。介电层112是由介电材料制成，包含例如氧化物或氮化物。图案化的导体108与117经配置成为横向延伸的传导线108与垂直延伸的传导通路117，共同组成裸片130的重新布线的传导布局(re-routed conductive layout)。再者，所述传导线108耦合所述TSV106，以产生电连接。所述传导线108与117由适合用于互连的传导材料制成，例如铜、银、铝、钨、其组合、或类似物。由于裸片130被允许经由RDL 120而彼此通信，因而通过使用RDL120，改变裸片130或传导凸块图案而不修改系统板(system board)。因此，RDL 120可改变新裸片的布局或新凸块图案用于特定功能。此变化性节省成本并且允许裸片或裸片供应商的任何变化。在本实施例中，绘示一层传导线108，仅作为说明之用。RDL 120的变化与修改仍在本揭露的范围内，例如经由传导通路117互连的多层传导线以及形成于其间的多层介电材料112。

另一传导层形成于RDL 120中，而后被图案化以形成传导垫115。传导垫115是由传导材料制成，例如铝、铜、铜合金、或镍。而后，在传导垫115上形成介电层114，可作为RDL120的保护层。例如，可通过化学气相沉积(CVD)、原子层沉积(ALD)、旋涂、蒸镀、或类似者，形成介电层114。而后，进行光刻与蚀刻过程，以暴露传导垫115，因而形成多个开口。传导层配置于传导垫117上，而后被图案化以形成UBM 119。UBM119接触传导垫115并且受到介电层114支撑。

连接器118形成于RDL 120的UBM 119上。连接器118用于电耦合外部装置与晶片131，所述外部装置例如裸片130。连接器118可实施为传导凸块，例如微凸块或受控的塌陷芯片连接(C4)凸块。连接器118是由传导材料形成，例如锡、铜、镍、或类似物。可通过蒸镀、电镀过程、植球、网印操作中的焊膏、无电或电镀方式、C4镀过程或C4NP焊料转移，形成连接器118。一旦形成，连接器118对准个别裸片130的对应的连接器140，以辅助后续的接合操作。

参阅图2，所述裸片130经由个别连接器142而接合到晶片131。可于各种过程中，进行接合操作。例如，使用热回焊过程，使得图1中的所述连接器140与118变软。在冷却期间之后，连接器140与118熔化，因而在裸片130与晶片131之间形成合并的连接器142。所述连接器142对于裸片130与晶片131之间提供附接与电连接。在一些实施例中，连接器142可为传导凸块，例如微凸块或受控的塌陷芯片连接(C4)凸块。在一些实施例中，连接器142形成为球形或是非球形。

在形成连接器142之后，底胶填充层150填充裸片130与晶片131之间的一些空间。在一些实施例中，底胶填充层150填充连接器142之间的间隙。在一些实施例中，底胶填充层150覆盖RDL 120的上表面。在一些实施例中，底胶填充层150包括侧壁，与裸片130的侧壁交会。底胶填充层150提供柔顺的材料环绕所述连接器142以及提供裸片130与晶片131之间的粘着。再者，底胶填充层150在热循环过程中提供应力释放，以防止连接器142与裸片130破裂。

在一些例子中，底胶填充层150包括介电材料，并且可选自于囊封或成形材料。在一些实施例中，底胶填充层150包含例如柔顺的环氧化物(compliant epoxy)，其在室温下为液体，并且特别是在温度升高时具有快速硬化时间且在分配期间具有低粘性。在一些实施例中，使用注射器或针以分配底胶填充层150的介电材料。

在一些实施例中，底胶填充层150包含与RDL 120相邻的第一表面，大于与裸片130相邻的第二表面。在一些实施例中，底胶填充层150包含锥形侧壁。在一实施例中，底胶填充层150可包含自介电层114向上倾斜到介电层136的侧壁，因而密封裸片130与晶片131之间的间隙。

参阅图2，介电材料152形成于晶片131的RDL 120上方并且环绕所述裸片130。所形成的介电材料152可作为环绕所述裸片130、所述连接器142或RDL 120的囊封层。根据一些实施例，介电材料152覆盖介电层136与裸片130的侧壁。根据一些实施例，介电材料152覆盖底胶填充层150的侧壁。在一些实施例中，介电材料152环绕各个裸片130的周围。

介电材料152可为模塑料树脂，例如聚亚酰胺、聚苯硫醚(polyphenylenesulphide，PPS)、聚二醚酮(polyether ether ketone，PEEK)、聚醚砜(polyethersulfone，PES)、抗热结晶树脂、或其组合。在一些实施例中，可用各种介电材料形成介电材料152，例如可为氧化物(例如Ge氧化物)、氮氧化物(例如GaP氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如含氮的SiO₂)、掺杂氮的氧化物(例如掺杂N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)、以及类似物。在一些实施例中，介电材料152可为保护性材料，例如聚苯并恶唑(polybenzoxazole，PBO)、聚亚酰胺(polyimide，PI)、苯并环丁烯(benzocyclobutene(BCB)、氧化硅、氮化硅、氮氧化硅、或任何其它合适的保护性材料。

在一些例子中，在一操作中移除介电材料152的一部分，所述操作还称为背面研磨过程。将介电材料152的上表面152A平坦化，其中通过平坦化过程研磨多余的成形材料，例如化学机械抛光(chemical mechanical polishing，CMP)或其它机械过程。因此，暴露各个裸片130的上表面130A。在一些实施例中，上表面130A与上表面152A齐平。在一些实施例中，上表面130A与上表面152A交会。换句话说，上表面130A与152A是以共平面方式配置。

参阅图3，在介电材料152与所述裸片130上方，形成覆盖层144。在一些实施例中，覆盖层144覆盖由裸片130的上表面130A与介电材料152的上表面152A组成的表面。可形成覆盖层144以完全覆盖所述裸片130的各个上表面130A。在一实施例中，覆盖层144持续延伸于裸片130的群组上方。因此，覆盖层144覆盖裸片130之间的上表面。覆盖层144局部接触所述裸片130并且局部接触介电层152。

覆盖层144可由均质材料形成。在一些实施例中，覆盖层144由传导材料形成，例如Ti、Cu、Ni、Al、Ag、其组合、其合金、或其它合适的材料。在一些实施例中，覆盖层144是由金属基底或焊料基底材料形成，例如氧化铝、氮化硼、氮化铝、或类似者。可通过使用各种技术，例如高密度离子化金属等离子体(ionized metal plasma，IMP)沉积、高密度电感耦合等离子体(inductively coupled plasma(ICP)deposition)沉积、溅镀、PVD、CVD、低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)、等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、电化学镀过程、无电镀过程、以及类似者，形成覆盖层144。

在一实施例中，覆盖层144为薄膜，并且作为异表面(hetero-surface)与上方组件之间的界面层。所述异表面可包含裸片130的上表面130A以及介电层152的上表面152A。在一实施例中，覆盖层144可不对于所述裸片130提供任何电连接，因而可与所述裸片130或介电材料152电性绝缘。在一些实施例中，所形成的覆盖层144厚度可足以辅助粘着到所述裸片130或介电材料152。在一些实施例中，所形成的覆盖层144厚度约0.05微米到约3.0微米。在一些实施例中，所形成的覆盖层144厚度约0.1微米到约1.0微米。在一些实施例中，所形成的覆盖层144厚度约0.1微米到约0.5微米。

在一实施例中，覆盖层144可另有利于所述裸片130的散热。在覆盖层144接触所述裸片130的实施例中，所述裸片130产生的热可经由覆盖层144而有效散出。在一些实施例中，覆盖层144的热传导性大于约100Watt/m*K。在一些实施例中，覆盖层144的热传导性大于约400Watt/m*K。在一些实施例中，覆盖层144的热传导性为约100Watt/m*K与约400Watt/m*K之间。

接着，如图4所示，图3的接合结构翻转，并且提供另一载体160用于支撑所述接合结构。此外，从晶片131释出或移除图3的载体102。在所述TSV 106包埋在晶片131的衬底材料104中的一些实施例中，可进行凹陷或薄化操作，以从晶片131的表面暴露所述TSV 106。所述薄化操作可包含蚀刻操作，例如干式蚀刻或湿式蚀刻操作、研磨、或CMP过程。

参阅图5，于个别暴露的TSV 106上方形成多个传导垫162。在一些实施例中，传导垫162由传导材料形成，例如铝、铜、钨、或类似物。可使用例如CVD或PVD过程，形成传导垫162，然而还可使用其它合适的材料与方法。关于一例示操作，可通过初始形成传导层于晶片131的暴露的表面131A上方，而进行传导垫162的形成。而后，于所述传导层上方，形成或配置图案化光阻(未分别绘示)。通过以光阻为图案化掩模，移除传导层的不想要的部分而形成所述传导垫162。此外，在传导垫162形成之后，可通过使用蚀刻操作，进行移除操作，用于移除所述图案化的光阻。

在图6中，可在所述传导垫162上方，形成介电层164。在一些实施例中，介电层164被图案化因而具有开口，以暴露所述传导垫162。在一些实施例中，介电层164可形成为钝化层。可通过各种技术，例如CVD、LPCVD、PECVD、溅镀、与物理气相沉积、热成长、以及类似者，形成图案化的介电层164。可用各种介电材料形成图案化的介电层106，以及所述图案化的介电层106可为例如氧化物(例如Ge氧化物)、氮氧化物(例如GaP氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如含氮的SiO₂)、掺杂氮的氧化物(例如掺杂N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)、以及类似物。

再者，在所述传导垫162上方，形成数个连接器168。所述连接器168经由所述传导垫162而电耦合所述TSV 106与外部组件或装置。所述连接器168可为接点凸块，例如受控的塌陷芯片连接(C4)凸块、球栅阵列凸块、或微凸块。连接器168可包括传导材料，例如锡、铜、钨、金、银、镍、或类似物。根据一些实施例，UBM 166形成于个别介电层164与连接器168之间。UBM 166的材料与形成过程可类似于图1所述与绘示的UBM，例如用于形成连接器140的UBM 138或是用于连接器118的UBM 119。

参阅图7，从接合的半导体结构173，移除图6的载体160。包括裸片130与晶片131的接合的半导体结构173，如图7所示，可称为CoW裸片(例如裸片173-1与173-2)，其可用于后续操作形成衬底上CoW(CoW-on-substrate，CoWoS)封装。

参考图1到2与图8到11，以下说明根据各种操作制造半导体封装结构的另一实施例。在绘示截面图的不同图式中，用于不同操作的相同的元件符号可代表相同元件。

参阅图8，图2所示的接合结构被翻转，并且配置于另一载体161上方。一旦接合结构被放置，晶片131被薄化因而暴露TSV 106，如图9所示。在一实施例中，从晶片131初始移除或释放载体102，而后对于衬底材料104进行凹陷操作。因此，从晶片131暴露所述TSV 106的顶部。

在图10中，所述传导垫162、介电层164与UBM 166依序形成于彼此上方。本揭露所使用的传导垫162、介电层164与UBM 166的材料与形成操作可与图5到6所述与绘示的相同元件类似。

图11是说明移除载体161的截面示意图。再者，裸片173的接合结构被翻转，而后放置于支撑件上方或是配置于腔室(未分别绘示)中。在一实施例中，可使用清理化学物质或去离子(deionized，DI)水，进行一或多个清理操作。此外，于介电材料152与裸片130上方，形成覆盖层144。本实施例使用的覆盖层144的材料与形成操作可类似于图3所述与绘示的相同元件。在一实施例中，所述裸片173可被再次翻转，因而覆盖层144可面对胶带，稍后将说明所述胶带。

接着，CoW裸片173位于胶带170上方，如图12所示。在一些实施例中，胶带170可为裸片附接膜(die attach film，DAF)、干膜或切割胶带。胶带170包括粘着材料，以握持且固定所述裸片173。所述裸片173经由覆盖层144而附接到胶带170。在一实施例中，胶带170于覆盖层144附接到所述裸片173。接着，对于CoW裸片173进行切割或单粒化操作。在一些实施例中，通过使用切割刀169，进行切割操作。然而，可替代使用激光，用于进行单粒化操作。因此，各个单粒化的CoW裸片173包含裸片130群组以及对应的分段晶片131，其还可称为中介衬底(interposer substrate)131。因此，单粒化的CoW裸片173包括沿着对应中介衬底131的多个裸片130，并且可另包含其它元件，例如RDL 120、连接器142、传导垫162等，如图1到6所述与绘示。

参阅图12，一旦完成单粒化操作，CoW裸片173被切割且彼此分离。单粒化操作中使用的断裂机构(breaking mechanism)可切割穿过晶片131、介电层112与114、介电材料152、以及可能穿过胶带170的深度。再者，所述断裂机构可切割穿过胶带170与介电材料152之间的覆盖层144。由于在单粒化操作之前，都已形成介电层152与覆盖层144，因而在同一断裂作用过程中，形成个别CoW裸片173的介电材料152的侧壁与覆盖层144的侧壁。在一实施例中，关于个别的CoW裸片173-1或173-2，介电材料152的侧壁对准覆盖层144的侧壁。同样地，关于个别的CoW裸片173-1或173-2，在一实施例中，覆盖层144的侧壁对准RDL 120的侧壁。在一实施例中，覆盖层144的侧壁对准中介衬底131的侧壁。

在图13中，通过使用分离工具，从胶带170抬起个别CoW裸片173(裸片173-1或173-2)。在一些实施例中，取放工具可用于拾起个别CoW裸片173，并且从胶带170将其移除。如一例示实施例，可使用抽吸机构(suction mechanism)或推出销(ejection pin)，以升起目标裸片173。通过脱离工具的协助，个别裸片173的覆盖层144可从胶带170脱离。胶带170(例如干膜)与覆盖层144之间的粘着性质决定CoW裸片173的成功脱离可能性。在一些实施例中，覆盖层144与胶带170之间的表面能量经管理而被最佳化，以利于脱离过程。在一些实施例中，覆盖层144与切割胶带170之间的粘着性低于介电材料152与切割胶带170之间的粘着性。

在一些实施例中，覆盖层144的材料经选择为不与胶带170交联。可在室温或升高的温度中，形成交联。在一些实施例中，覆盖层144的材料经选择为与胶带170的交联小于介电材料152与胶带170的交联。

在现有的制造封装结构过程中，胶带170直接接触裸片130的表面130A与介电层152的表面152A(还即无覆盖层144)。由于与不同材料的不同粘着力，胶带170的整个接触表面的粘着力可非均匀。例如，表面130A通常由硅基底材料制成，其粘着力(或释放力)约为50mN/20mm。鉴于上述，介电材料152与胶带170之间所不希望有的粘着可能造成脱离失败。相对地，包含例如镍的覆盖层可提供约20mN/20mm的粘着力。因此，覆盖层144的导入可在CoW裸片与胶带170之间提供均匀的低粘着力。覆盖层144分隔介电材料152与胶带170，以防止介电材料152与胶带170之间的粘性。因此，可改良脱离过程。

在一实施例中，覆盖层144与干膜170之间的表面能量不同于介电材料152与干膜170之间的表面能量。在一实施例中，覆盖层144与干膜170之间的表面能量小于介电材料152与干膜170之间的表面能量。

参阅图14，提供另一衬底174。衬底174包含半导体材料，例如硅。在一实施例中，衬底174可包含其它半导体材料，例如硅锗、碳化硅、砷化镓、或类似物。在本实施例中，衬底174为p型半导体衬底(受体型)或n型半导体衬底(供体型)。或者，衬底174包含：另一元素半导体，例如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。在另一替代方案中，衬底174为绝缘体上半导体(SOI)。在其它替代方案中，衬底174可包含掺杂的外延层(doped epi layer)、梯度半导体层、和/或在不同类型的另一半导体层上方的半导体层，例如在硅锗层上的硅层。

此外，在衬底174的顶表面上方形成一些传导垫176。CoW裸片173经由连接器168而电接合到衬底173的传导垫176。图14的接合结构代表衬底上CoW(CoWoS)封装装置。

参阅图15，介电层178囊封CoWoS结构。在一实施例中，介电层178横向环绕CoW裸片173、连接器168与传导垫176。在一些实施例中，介电材料178环绕且接触覆盖层144。在一些实施例中，介电材料178覆盖覆盖层144的侧壁。在一实施例中，介电材料178包括一侧壁，从衬底174的顶表面174A延伸到覆盖层144的上表面144A，所述上表面144远离裸片130。

介电材料178可为底胶填充材料。或者，介电材料178可为模塑料树脂，例如聚亚酰胺、PPS、PEEK、PES、抗热结晶树脂、或其组合。在一些实施例中，介电材料178可为氧化物(例如Ge氧化物)、氮氧化物(例如GaP氮氧化物)、二氧化硅(SiO₂)、含氮的氧化物(例如含氮的SiO₂)、掺杂氮的氧化物(例如掺杂N₂的SiO₂)、氮氧化硅(Si_xO_yN_z)、以及类似物。

在图16中，热界面材料(thermal interface material，TIM)180位于覆盖层144上方。在通过介电材料178成形CoW裸片173之后，可分配TIM 180。TIM 180可由热传导材料形成。例如，TIM 180由相变材料形成，并且在裸片130的正常工作温度下加热时，可变为类液相(quasi-liquid phase)。相对地，覆盖层144的材料经选择为例如裸片130的工作温度范围下不会造成相变。在一实施例中，TIM 180的熔化温度小于覆盖层144。

再者，在一实施例中，散热器182位于TIM 180上方。TIM 180可夹在散热器182与覆盖层144之间。在一实施例中，当受热与熔化时，TIM 180被允许流动于覆盖层144、介电材料178、散热器182或衬底174所定义的空间186中。在一实施例中，空间186可朝向衬底174的上表面174A延伸。在一些实施例中，散热器182覆盖CoW裸片137、TIM 180、介电层178、以及衬底174。使用散热器182或TIM 180改良封装的CoWoS裸片185的热性能并且降低裸片130工作温度。

在一些实施例中，连接器184形成于衬底174的底表面174B上，表面174B远离CoW裸片173。连接器184可形成为微凸块、受控的塌陷芯片凸块或球栅阵列(BGA)凸块，并且可连接到另一半导体裸片、装置、或印刷电路板。

本揭露提供一种半导体装置。半导体封装装置包含具有第一表面的第一半导体裸片。半导体封装装置还包含环绕第一半导体裸片的介电材料，其中所述介电材料包括与所述第一表面基本上齐平的表面。半导体封装装置另包含覆盖层，覆盖所述第一半导体裸片的所述第一表面以及所述介电材料的所述表面。所述覆盖层与切割胶带之间的粘着性小于所述介电材料与所述切割胶带之间的粘着性。

本揭露提供一种半导体封装装置。所述半导体封装装置包括半导体裸片。所述半导体封装装置另包含第一介电材料，所述第一介电材料横向环绕所述半导体裸片且包含远离所述半导体裸片的侧壁。所述半导体封装装置还包含覆盖层，覆盖所述第一介电材料的上表面，其中所述覆盖层的侧壁对准所述第一介电材料的所述侧壁。所述覆盖层与切割胶带之间的粘着性小于所述介电材料与所述切割胶带之间的粘着性。

本揭露提供一种形成半导体封装的方法，所述方法包括：提供半导体裸片；横向囊封所述半导体裸片；形成一层于所述半导体裸片的上表面与所述介电材料的上表面上，其中所述覆盖层与切割胶带之间的粘着性小于所述介电材料与所述切割胶带之间的粘着性；经由所述层而附接所述半导体裸片到所述切割胶带，并且对于所述半导体裸片进行单粒化；以及从所述胶带移除单粒化的半导体裸片。

前述内容概述一些实施方式的特征，因而所述领域的技术人员可更好地理解本揭露的各方面。所述领域的技术人员应理解可轻易使用本揭露作为基础，用于设计或修改其它过程与结构而实现与本申请案所述的实施例具有相同目的和/或达到相同优点。所述领域的技术人员还应理解此均等架构并不脱离本揭露揭示内容的精神与范围，并且所述领域的技术人员可进行各种变化、取代与替换，而不脱离本揭露的精神与范围。

符号说明

102 载体

104 衬底材料

106 贯穿衬底通路

108 传导线

112 介电层

114 介电层

115 传导垫

117 传导通路

118 连接器

119 凸块下金属层

120 重布层

130 裸片

130A 表面

131 晶片

131A 第一表面

131B 第二表面

132 衬底

134 连接端子

136 介电层

138 凸块下金属层

140 连接器

142 连接器

144 覆盖层

150 底胶填充层

152 介电材料

152A 上表面

160 载体

161 载体

162 传导垫

164 介电层

166 凸块下金属层

168 连接器

170 胶带

173 半导体结构

173-1 裸片

173-2 裸片

174 衬底

174A 顶表面

176 传导垫

178 介电层

180 热界面材料

182 散热器

184 连接器

185 CoWoS裸片

186 空间

Claims (1)

1.一种半导体封装装置，包括：

第一半导体裸片，包括第一表面；

介电层，环绕所述第一半导体裸片，所述介电材料包括与所述第一表面基本上齐平的表面；以及

覆盖层，覆盖所述第一半导体裸片的所述第一表面与所述介电材料的所述表面，其中所述覆盖层与切割胶带之间的粘着性小于所述介电材料与所述切割胶带之间的粘着性。