CN107564817A - 一种FinFET器件的制造方法 - Google Patents
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Abstract
本发明提供一种FinFET器件的制造方法，涉及半导体技术领域。所述方法包括：提供半导体衬底，在所述半导体衬底上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层，在所述鳍片之间的所述半导体衬底上形成有隔离结构；执行第一阈值电压离子注入，所述第一阈值电压离子注入的注入方向垂直于所述半导体衬底的表面；进行第一热退火处理；进行沟道停止离子注入，以在所述鳍片的沟道区下方形成穿通停止层；去除所述硬掩膜层；进行第二阈值电压离子注入，并进行第二热退火处理，以激活掺杂杂质并使其在所述鳍片中均匀分布。本发明的FinFET的制造方法，避免了对鳍片的注入损伤，并避免了由于倾斜注入而导致的离子注入阴影效应，提高了器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种FinFET器件的制造方法。
背景技术
随着半导体技术的不断发展，为了提高器件的性能，需要不断缩小集成电路器件的尺寸，随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低短沟道效应(SCE)等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
目前在片上系统(SOC)14nmFinFET上需要实现多阈值电压(multi-Vt)器件，如图1所示，在半导体衬底100上形成有多个鳍片101，在半导体衬底100上形成有覆盖部分鳍片101的隔离结构102，以及覆盖所述鳍片101暴露的表面以及所述隔离结构102的表面的氧化物层103，进行阈值电压离子注入，该阈值电压离子注入为倾斜离子注入，也即其注入方向与所述半导体衬底的表面具有一定的夹角，传统工艺中通常通过阈值电压离子注入的方法来调制FINFET器件的阈值电压，较大的掺杂杂质注入角度可以增加离子注入的敏感性，但是会导致阴影效应(shadow effect)，进而对器件的性能造成负面影响。
因此，为了提高半导体器件的性能和良率，需要对器件的制造方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种FinFET器件的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层，在所述鳍片之间的所述半导体衬底上形成有隔离结构，其中，所述隔离结构的顶面低于所述鳍片的顶面；
执行第一阈值电压离子注入，以使掺杂杂质横向扩散进入所述鳍片的底部，所述第一阈值电压离子注入的注入方向垂直于所述半导体衬底的表面；
进行第一热退火处理，以使注入到所述鳍片底部的所述掺杂杂质扩散进入所述鳍片；
进行沟道停止离子注入，以在所述鳍片的沟道区下方形成穿通停止层；
去除所述硬掩膜层；
进行第二阈值电压离子注入，并进行第二热退火处理，以激活掺杂杂质并使其在所述鳍片中均匀分布。
进一步，在去除所述硬掩膜层之后，进行所述第二阈值电压离子注入之前，还包括步骤：进行碳离子注入，以形成扩散停止层，所述扩散停止层位于所述穿通停止层上方，以抑制所述穿通停止层中的掺杂杂质扩散进入所述鳍片的沟道区。
进一步，所述碳离子注入的注入方向垂直于所述半导体衬底的表面。
进一步，所述第二阈值电压离子注入的注入方向垂直于所述半导体衬底的表面。
进一步，形成所述鳍片的方法包括以下步骤：
在所述半导体衬底上形成图案化的所述硬掩膜层；
以所述硬掩膜层为掩膜刻蚀所述半导体衬底，以形成所述鳍片结构。
进一步，形成所述隔离结构的方法包括以下步骤：
沉积隔离材料层，以覆盖所述多个鳍片；
回蚀刻所述隔离材料层，以露出部分所述鳍片，形成具有目标高度的鳍片。
进一步，使用流动式化学气相沉积法沉积形成的氧化硅作为所述隔离材料层。
进一步，所述第一阈值电压离子注入的注入剂量小于所述沟道停止离子注入的注入剂量。
进一步，对于N型FinFET器件，则所述第一阈值电压离子注入和所述第二阈值电压离子注入的掺杂杂质为P型掺杂杂质，对于P型FinFET器件，则所述第一阈值电压离子注入和所述第二阈值电压离子注入的掺杂杂质为N型掺杂杂质。
进一步，所述硬掩膜层的材料包括氮化硅。
综上所述，本发明的FinFET的制造方法，使用注入方向与半导体衬底表面垂直的阈值电压离子注入方法，并结合横向扩散实现对器件的阈值电压的调节，避免了对鳍片的注入损伤，并避免了由于倾斜注入而导致的离子注入阴影效应，因此，提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了常规工艺中FinFET器件进行阈值电压离子注入工艺时的剖视图；
图2A-图2J为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
为了改善FinFET器件的性能，本发明提出了一种FinFET器件的制造方法，如图3所示，其包括以下主要步骤：
在步骤S301中，提供半导体衬底，在所述半导体衬底上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层，在所述鳍片之间的所述半导体衬底上形成有隔离结构，其中，所述隔离结构的顶面低于所述鳍片的顶面；
在步骤S302中，执行第一阈值电压离子注入，以使掺杂杂质横向扩散进入所述鳍片的底部，所述第一阈值电压离子注入的注入方向垂直于所述半导体衬底的表面；
在步骤S303中，进行第一热退火处理，以使注入到所述鳍片底部的所述掺杂杂质扩散进入所述鳍片；
在步骤S304中，进行沟道停止离子注入，以在所述鳍片的沟道区下方形成穿通停止层；
在步骤S305中，去除所述硬掩膜层；
在步骤S306中，进行第二阈值电压离子注入，并进行第二热退火处理，以激活掺杂杂质并使其在所述鳍片中均匀分布。
下面，参考图2A至图2J来描述本发明的一个实施例提出的一种FinFET器件的制造方法，其中，图2A-图2J为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。
首先，如图2A所示，提供半导体衬底200，在所述半导体衬底200上形成有多个鳍片201，在所述鳍片201的顶部形成有硬掩膜层202。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在所述半导体衬底200中还可以形成有各种阱。
示例性地，在所述半导体衬底200的表面上形成有鳍片201，所述鳍片201的部分用作半导体器件的沟道区，所述鳍片201为竖立于半导体衬底200表面上的柱状结构，如长方体状等。
具体地，所述鳍片201的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层202，形成所述硬掩膜层202可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层202可以为自下而上层叠的氧化物层和氮化硅层，本实施例中，硬掩膜层202较佳地为氮化硅层；图案化所述硬掩膜层202，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底200以在其上形成鳍片201。
其中，鳍片201的宽度全部相同，或者鳍片201分为具有不同宽度的多个鳍片组。
接着，如图2B所示，沉积隔离材料层203a，以覆盖所述多个鳍片201。
沉积隔离材料层203a，以完全填充鳍片201之间的间隙。所述隔离材料层203a可以为任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(SiON)等。
可以采用本领域技术人员熟知的任何沉积方法形成该隔离材料层203a，包括但不限于化学气相沉积法、物理气相沉积法或原子层沉积法等。本实施例中，较佳地采用具有可流动性的化学气相沉积(FCVD)工艺实施所述沉积。
沉积后的隔离材料层203a的顶面高于硬掩膜层202的顶面，且还可选择性地对隔离材料层203a的表面进行平坦化，该平坦化可以使用化学机械研磨(CMP)工艺。
接着，如图2C所示，回蚀刻所述隔离材料层203a，以露出部分所述鳍片，形成具有目标高度的鳍片201，并形成最终的隔离结构203，该隔离结构203的顶面低于所述鳍片的201的顶面。
其中，所述隔离材料层的蚀刻方法可以选用干法蚀刻或者湿法蚀刻，并不局限于某一种。
接着，如图2D所示，执行第一阈值电压离子注入，以使掺杂杂质横向扩散进入所述鳍片201的底部，所述第一阈值电压离子注入的注入方向垂直于所述半导体衬底200的表面。
对鳍片201进行第一阈值电压离子注入，以进行阈值电压的调节。对于N型FinFET,可选择注入P型掺杂杂质，例如硼等；对于P型FinFET，可选择注入N型掺杂杂质，例如磷或砷等。
本实施例中，第一阈值电压离子注入的注入方向垂直于所述半导体衬底200的表面，其首先将掺杂杂质注入到隔离结构203中，而隔离结构203中的掺杂杂质会横向扩散(lateral straggle)进入被隔离结构203包围的鳍片201的底部。
由于该离子注入为垂直离子注入，其不会鳍片201造成损伤。
该步骤中的阈值电压离子注入主要针对鳍片201用于器件沟道区的区域，也即其可选在性地在半导体衬底上形成暴露沟道区两侧的隔离结构的光刻胶层，再进行第一阈值电压离子注入。
接着，如图2E所示，进行热退火处理，以使注入到所述鳍片201底部的掺杂杂质扩散进入所述鳍片201。
所述热退火处理可以为本领域技术人员熟知的任何的退火方法，例如炉管退火、快速热退火、峰值退火、激光退火等。其中，本实施例中，较佳地使用快速热退火。
可选地，所述快速热退火温度为1000-1050℃。热退火处理可以使掺杂于鳍片201底部的掺杂杂质被激活并向鳍片201中扩散，例如从鳍片的底部向上扩散进入鳍片的沟道区域。
接着，如图2F所示，进行沟道停止离子注入，以在所述鳍片201的沟道区下方形成穿通停止层(未示出)。
对鳍片201进行沟道停止离子注入，该沟道停止离子注入的注入方向与所述半导体衬底200的表面垂直，也即注入方向与垂直于半导体衬底200的表面的平面的夹角为0。其首先将掺杂杂质注入到隔离结构203中，而隔离结构203中的掺杂杂质会横向扩散(lateral straggle)进入被隔离结构203包围的鳍片201的底部，进而在被隔离结构包围的鳍片201的底部中形成穿通停止层(未示出)，穿通停止层进一步位于鳍片201的沟道区的下方，用于防止沟道区两侧的源漏极发生扩散穿通。
对于N型FinFET,可选择注入P型掺杂杂质，例如硼等；对于P型FinFET，可选择注入N型掺杂杂质，例如磷或砷等。
其中，所述第一阈值电压离子注入的注入剂量小于所述沟道停止离子注入的注入剂量。
接着，如图2G所示，进行碳离子注入，以形成扩散停止层(未示出)，所述扩散停止层位于所述穿通停止层上方，以抑制所述穿通停止层中的掺杂杂质扩散进入所述鳍片201的沟道区。
所述碳离子注入的注入方向垂直于所述半导体衬底200的表面，碳离子首先注入到隔离结构203中，再从隔离结构203横向扩散进入鳍片201而形成扩散停止层，其中可通过控制注入的能量等参数，来控制碳离子注入的深度，进而使形成的所述扩散停止层位于所述穿通停止层上方，以抑制所述穿通停止层中的掺杂杂质扩散进入所述鳍片201的沟道区。
其中，碳离子注入还可使用其他的离子注入方法替代，例如还可以为N离子注入等。
接着，如图2H所示，去除硬掩膜层202。
去除硬掩膜层202，以暴露鳍片201，可根据硬掩膜层202的具体材质选择合适的去除方法，例如干法刻蚀或者湿法刻蚀方法。
在一个示例中，所述硬掩膜层202为氮化硅，则可采用热磷酸作为刻蚀剂湿法刻蚀去除硬掩膜层202。
接着，如图2I和图2J所示，进行第二阈值电压离子注入，并进行第二热退火处理，以激活掺杂杂质并使其在所述鳍片201中均匀分布。
具体地，所述第二阈值电压离子注入的注入方向垂直于所述半导体衬底200的表面。由于去除了硬掩膜层202，所以掺杂离子可直接注入到鳍片201顶面及以下。
而在前述步骤中已经对鳍片201进行了第一阈值电压离子注入，而此步骤中第二阈值电压离子注入可以从鳍片201顶面开始向下，与之前的从鳍片底部开始向上扩散互补，再经过第二热退火处理，可以激活掺杂杂质并使其在所述鳍片201中均匀分布，进而实现对于阈值电压的调节。
其中，第二阈值电压离子注入还可以使用较低的注入能量和注入剂量，因此不会对鳍片造成损伤。
对于N型FinFET,第二阈值电压离子注入可选择注入P型掺杂杂质，例如硼等；对于P型FinFET，第二阈值电压离子注入可选择注入N型掺杂杂质，例如磷或砷等。
至此完成了对本发明的FinFET器件的制造方法的关键步骤的介绍，对于完整的FinFET器件的制备还需其他的工艺步骤，例如，在鳍片201的沟道区上形成栅极结构，在栅极结构的两侧形成源漏极等步骤，在此均不再赘述。
综上所述，本发明的FinFET的制造方法，使用注入方向与半导体衬底表面垂直的阈值电压离子注入方法，并结合横向扩散实现对器件的阈值电压的调节，避免了对鳍片的注入损伤，并避免了由于倾斜注入而导致的离子注入阴影效应，因此，提高了器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种FinFET器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层，在所述鳍片之间的所述半导体衬底上形成有隔离结构，其中，所述隔离结构的顶面低于所述鳍片的顶面；
执行第一阈值电压离子注入，以使掺杂杂质横向扩散进入所述鳍片的底部，所述第一阈值电压离子注入的注入方向垂直于所述半导体衬底的表面；
进行第一热退火处理，以使注入到所述鳍片底部的所述掺杂杂质扩散进入所述鳍片；
进行沟道停止离子注入，以在所述鳍片的沟道区下方形成穿通停止层；
去除所述硬掩膜层；
进行第二阈值电压离子注入，并进行第二热退火处理，以激活掺杂杂质并使其在所述鳍片中均匀分布。
2.如权利要求1所述的制造方法，其特征在于，在去除所述硬掩膜层之后，进行所述第二阈值电压离子注入之前，还包括步骤：进行碳离子注入，以形成扩散停止层，所述扩散停止层位于所述穿通停止层上方，以抑制所述穿通停止层中的掺杂杂质扩散进入所述鳍片的沟道区。
3.如权利要求2所述的制造方法，其特征在于，所述碳离子注入的注入方向垂直于所述半导体衬底的表面。
4.如权利要求1所述的制造方法，其特征在于，所述第二阈值电压离子注入的注入方向垂直于所述半导体衬底的表面。
5.如权利要求1所述的制造方法，其特征在于，形成所述鳍片的方法包括以下步骤：
在所述半导体衬底上形成图案化的所述硬掩膜层；
以所述硬掩膜层为掩膜刻蚀所述半导体衬底，以形成所述鳍片结构。
6.如权利要求1所述的制造方法，其特征在于，形成所述隔离结构的方法包括以下步骤：
沉积隔离材料层，以覆盖所述多个鳍片；
回蚀刻所述隔离材料层，以露出部分所述鳍片，形成具有目标高度的鳍片。
7.如权利要求6所述的制造方法，其特征在于，使用流动式化学气相沉积法沉积形成的氧化硅作为所述隔离材料层。
8.如权利要求1所述的制造方法，其特征在于，所述第一阈值电压离子注入的注入剂量小于所述沟道停止离子注入的注入剂量。
9.如权利要求1所述的制造方法，其特征在于，对于N型FinFET器件，则所述第一阈值电压离子注入和所述第二阈值电压离子注入的掺杂杂质为P型掺杂杂质，对于P型FinFET器件，则所述第一阈值电压离子注入和所述第二阈值电压离子注入的掺杂杂质为N型掺杂杂质。
10.如权利要求1所述的制造方法，其特征在于，所述硬掩膜层的材料包括氮化硅。
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