CN105097527A

CN105097527A - 一种FinFET制造方法

Info

Publication number: CN105097527A
Application number: CN201410185066.2A
Authority: CN
Inventors: 张珂珂; 尹海洲; 刘云飞
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-05-04
Filing date: 2014-05-04
Publication date: 2015-11-25
Anticipated expiration: 2034-05-04
Also published as: CN105097527B

Abstract

本发明提供了一种FinFET制造方法，包括：a.提供衬底，并在所述衬底上形成鳍片；b.所述鳍片两侧的衬底上形成隔离层；c.在被所述隔离层覆盖的部分鳍片中形成穿通阻挡层，使所述穿通阻挡层中的杂质浓度峰值所在的位置低于所述隔离层表面；d.对所述隔离层进行刻蚀，使其表面与所述穿通阻挡层杂质浓度峰值所在的位置平齐；e.在所述鳍片两端分别形成源漏区，跨过所述鳍片中部形成栅极结构，并在所述隔离层上方填充层间介质层。通过本发明提供的方法，有效的优化了PTSL分布，提高了器件性能。

Description

一种FinFET制造方法

技术领域

本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。

技术背景

随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。

沟道穿通效应是场效应晶体管的源结与漏结的耗尽区相连通的一种现象。当沟道穿通，就使源/漏间的势垒显著降低，则从源往沟道注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流；此电流的大小将受到空间电荷的限制，是所谓空间电荷限制电流。这种空间电荷限制电流是与栅压控制的沟道电流相并联的，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下,即使栅电压低于阈值电压，源-漏间也会有电流通过。这种效应是在小尺寸场效应晶体管中有可能发生的一种效应，且随着沟道长度的进一步减小，其对器件特性的影响也越来越显著。

在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂，即形成穿通阻挡层，来抑制沟道穿通效应。形成PTSL的方法一般有两种，比较常用的是通过直接离子注入的方法在沟道底部形成重掺杂区域。这种方法形成的PTSL分布范围较大，往往会在沟道中引入杂质，同时离子注入的过程本身也会在沟道中形成缺陷，影响器件性能。另一种方法是通过侧向散射的方法形成PTSL，也就是不向沟道中直接进行离子注入，而是将杂质注入鳍片两侧的隔离层中。因为鳍片本身很薄，由于载流子本身的散射作用，杂质会从隔离层中扩散至鳍片中，形成PTSL分布。

由于离子注入本身的特点，当杂质注入隔离层中时，杂质并非准确的位于某一区域，而是形成一定的分布，如图1所示。我们希望PTSL分布的浓度峰值区域位于沟道底部，以便能更好的抑制穿通电流。然而在侧向散射形成PTSL的工艺中，沟道底部，也就是隔离层表面处的掺杂浓度总是最小的，杂质分布的峰值往往离沟道底部较远；若增大隔离层表面处的掺杂浓度，那么整体的杂质浓度都将增大，且分布会加宽，这对于器件来说是不希望看到的。

发明内容

本发明提供了一种FinFET制造方法，有效的优化了PTSL分布，使其很好的集中在穿通电流产生的地方，同时不影响器件的其他性能。具体的，该方法包括：

a.提供衬底，并在在所述衬底上形成鳍片；

b.所述鳍片两侧的衬底上形成隔离层；

c.在被所述隔离层覆盖的部分鳍片中形成穿通阻挡层，使所述穿通阻挡层中的杂质浓度峰值所在的位置低于所述隔离层表面；

d.对所述隔离层进行刻蚀，使其表面与所述穿通阻挡层杂质浓度峰值所在的位置平齐；

e.在所述鳍片两端分别形成源漏区，跨过所述鳍片中部形成栅极结构，并在所述隔离层上方填充层间介质层。

所述形成穿通阻挡层包括：通过离子注入的方法将杂质粒子注入到隔离层中，从而杂质离子通过侧向散射进入到鳍片中。

其中，对于N型器件，形成所述穿通阻挡层的杂质为硼；对于P型器件，形成所述穿通阻挡层的杂质为磷。

其中，所述刻蚀去除的隔离层的厚度为5～25nm。

本发明提供的方法，即在侧向散射形成PTSL的工艺中，在形成隔离层的时候分两步刻蚀，第一次刻蚀使得隔离层表面高于沟道顶部，之后注入PTSL，使得杂质浓度峰值位于沟道底部附近；之后进行第二次刻蚀，去除多余的隔离层部分，使隔离层顶部与沟道平齐。采用这种方法，能够有效地在现有工艺条件下，使PTSL有效的分布在穿通电流发生的区域，同时不在其他区域引入杂质分布，有效的优化了PTSL工艺，提高了器件性能。

附图说明

图1示出了杂质在硅中沿深度方向的分布情况；

图2～图6示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的剖面图；

图7示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的三维等角图。

具体实施方式

针对上述问题，本发明提供了一种FinFET制造方法，有效的优化了PTSL分布，使其很好的集中在穿通电流产生的地方，同时不影响器件的其他性能。具体的，该方法包括：

a.提供衬底100，并在在所述衬底上形成鳍片200；

b.所述鳍片200两侧的衬底上形成隔离层300；

c.在被所述隔离层300覆盖的部分鳍片中形成穿通阻挡层310，使所述穿通阻挡层中的杂质浓度峰值所在的位置低于所述隔离层表面；

d.对所述隔离层300进行刻蚀，使其表面与所述穿通阻挡层310杂质浓度峰值所在的位置平齐；

e.在所述鳍片两端分别形成源漏区，跨过所述鳍片中部形成栅极结构400，并在所述隔离层300上方填充层间介质层500。

所述形成穿通阻挡层310包括：通过离子注入的方法将杂质粒子注入到隔离层300中，从而杂质离子通过侧向散射进入到鳍片200中。

其中，对于N型器件，形成所述穿通阻挡层310的杂质为硼；对于P型器件，形成所述穿通阻挡层310的杂质为磷。

其中，所述刻蚀去除的隔离层300的厚度为5～25nm。

以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或III-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。

参见图2，本发明意图制作位于衬底100上方的半导体鳍片200。仅仅作为示例，衬底100和鳍片200都由硅组成。通过在衬底100表面外延生长半导体层并刻蚀该半导体层而形成鳍片200，所述外延生长方法可以是分子束外延法MBE或其他方法，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。鳍片200高度为100～150nm。

鳍片200形成之后，对所述半导体结构进行隔离层，以形成隔离层300，如图3所示。优选地，首先在半导体鳍片200上成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在衬底100上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长一层薄二氧化硅，以圆滑沟槽的顶角和去掉刻蚀过程中在硅表面引入的损伤。氧化之后进行沟槽填充，填充介质可以是二氧化硅。接下来使用CMP工艺对半导体衬底表面进行平坦化，氮化硅作为CMP的阻挡层。之后，以氮化硅为掩膜，对半导体结构表面进行回刻，为了避免后续工艺中扩散时在鳍片200中引入纵向扩散，所述回刻深度大于实际所需鳍片高度。刻蚀完成之后，形成隔离层300，其顶部距离鳍片200顶部20～60nm。最后使用热的磷酸去除暴露出的氮化硅，暴露出鳍片200。

为了使注入杂质有效的分布在沟道下方穿通电流产生的区域中，必须保证注入隔离层300中的杂质峰值位于该处。然而在侧向散射形成PTSL的工艺中，沟道底部，也就是隔离层表面处的掺杂浓度总是最小的，杂质分布的峰值往往离沟道底部较远；若增大隔离层表面处的掺杂浓度，那么整体的杂质浓度都将增大，且分布会加宽，这对于器件来说是不希望看到的。

因此，此处形成的隔离层300的高度大于器件结构中最终设定的高度，使得杂质分布的峰值能够远离隔离层300表面，位于最终预设的高度处。在接下来的步骤中，PTSL形成之后，对所述隔离层300进行回刻，使其达到最终设定的高度，则PTSL的分布峰值恰好位于沟道下方，穿通电流发生的区域，实现PTSL的优化。

接下来，如图4所示，在所述鳍片200上方形成掩膜层201，作为下一步中离子注入的掩膜，保护鳍片200不被杂质射入。该掩膜层201可以是氧化硅或氮化硅，优选的，在本实施例中采用氮化硅，其厚度为30～50nm。

掩膜层201形成之后，对所述半导体结构进行离子注入，在隔离层300中形成穿通阻挡层310。具体的，所述穿通阻挡层310通过离子注入时杂质粒子从隔离层300到鳍片200中的侧向散射同时形成。之后去除掩膜层201，器件结构如图5所示。

接下来，对所述隔离层进行刻蚀，使其达到器件最终预设的高度。具体的刻蚀方法可以是各向异性刻蚀，在鳍片200上覆盖掩膜版，采用氩离子轰击的方法去除高出预设高度的隔离层300的部分，根据工艺条件和器件结构，去除部分的厚度为5～25nm。完成刻蚀后的器件结构如图6所示。

接下来，跨过鳍片形成伪栅叠层，并形成源漏区。所述伪栅叠层可以是单层的，也可以是多层的。伪栅叠层可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10～100nm。可以采用热氧化、化学气相沉积、原子层沉积等工艺来形成伪栅叠层。所述源漏区形成方法可以是离子注入然后退火激活离子、原位掺杂外延和/或二者的组合。

可选地，在栅极堆叠的侧壁上形成侧墙，用于将栅极和器件其他部分隔开。侧墙可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙可以具有多层结构。侧墙可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。

接下来，淀积层间介质层500，并并行平坦化，露出伪栅叠层。具体的，层间介质层500可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层500的材料可以采用包括SiO₂、碳掺杂SiO₂、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层500的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。接下来，执行平坦化处理，使伪栅叠层暴露出来，并与层间介质层500齐平。

接下来，去除伪栅叠层以形成伪栅空位，露出沟道部分。具体的，伪栅结构可以采用湿刻和/或干刻除去。在一个实施例中，采用等离子体刻蚀。

接下来，在伪栅空位中形成栅极结构400，栅极结构400包括栅介质层、功函数调节层和栅极金属层，如图7所示。具体的，所述栅介质层可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al₂O₃、La₂O₃、ZrO₂、LaAlO中的一种或其组合，栅介质层的厚度可以为1nm-10nm，例如3nm、5nm或8nm。所述功函数调节层可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm。所述栅极金属层可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa_x中的一种或其组合。其厚度范围例如可以为10nm-40nm，如20nm或30nm。

本实施例中所述的方法采用的是后栅工艺，然而本领域中的技术人员可以很清楚的知道，该发明同样可以用于先栅工艺，在此不再赘述。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims

1.一种FinFET制造方法，包括：

a.提供衬底，并在在所述衬底上形成鳍片；

b.所述鳍片两侧的衬底上形成隔离层；

2.根据权利要求1所述的制造方法，其特征在于，所述形成穿通阻挡层包括：通过离子注入的方法将杂质粒子注入到隔离层中，从而杂质离子通过侧向散射进入到鳍片中。

3.根据权利要求2所述的制造方法，其特征在于，对于N型器件，所述杂质为硼。

4.根据权利要求2所述的制造方法，其特征在于，对于P型器件，所述杂质为磷。

5.根据权利要求1所述的制造方法，其特征在于，在步骤d中，所述刻蚀去除的隔离层的厚度为5～25nm。