CN107507863A - 基于沟道晶向选择的压应变Si PMOS器件及其制备方法 - Google Patents

Abstract

本发明涉及一种基于沟道晶向选择的压应变Si PMOS器件及其制备方法。该制备方法包括：选取晶面为(001)的单晶Si衬底；在单晶Si衬底表面生长弛豫SiC外延层；在弛豫SiC外延层表面生长应变Si层；在应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀栅极层和栅介质层形成栅极；利用自对准工艺在异于栅极区的器件表面进行P型离子注入形成源极和漏极；在器件表面进行钝化处理后形成基于沟道晶向选择的压应变SiPMOS器件。本发明解决了传统弛豫Si_1‑xGe_x衬底致双轴应变Si材料空穴迁移率增强效果差的问题。同时，采用低电导率有效质量的[110]晶向作为双轴应Si/(001)Si_1‑xC_x PMOS沟道晶向，显著提升双轴应变Si/(001)Si_1‑xC_x材料的迁移率以及器件的性能。

Description

基于沟道晶向选择的压应变Si PMOS器件及其制备方法

技术领域

本发明涉及集成电路技术领域，特别涉及一种基于沟道晶向选择的压应变SiPMOS器件及其制备方法。

背景技术

半导体集成电路(IC)产业是国民经济和社会发展的战略性、基础性和先导性产业，是培育发展战略性新兴产业、推动信息化和工业化深度融合的核心与基础，被誉为全球信息产业皇冠上的“明珠”。但与此同时，对半导体产业发展产生巨大影响的“摩尔定律”正面临着危机。随着器件特征尺寸的不断减小，微电子技术的发展越来越逼近材料、技术和器件的极限，面临着巨大的挑战。

寻找新材料、新衬底和新器件结构，已成为进一步提高晶体管性能的首要方案。应变Si材料具有载流子迁移率高、能带可调，且与传统的硅工艺兼容等优点，已成为当前国内外提升电子器件性能的重要技术，在高速/高性能器件和电路中已获得了广泛的应用。

从应力类型划分，应变技术可分为单轴应变技术和双轴应变技术两类。单轴应变有压应力和张应力两种类型，主要针对小尺寸MOS沟道器件；对于双轴应变来说，常见有弛豫Si_1-xGe_x衬底致应变Si和Si衬底上应变Si_1-xGe_x两种沟道应变材料，主要应用于大尺寸MOS沟道器件性能的提升。

目前，国内众多集成电路制造企业MOS沟道尺寸仍为大尺寸，在现有工艺条件下引入双轴应变技术，将不用追加资金成本，就可有效提升集成电子器件的性能。然而，请参见图1a-图1d，图1a-图1d为现有技术的双轴应变Si/(001)Si_1-xGe_x(001)空穴量子化有效质量的示意图，其中图1a为未应变Si材料，图1b为应变Si/(001)Si_0.9Ge_0.1材料，图1c为应变Si/(001)Si_0.8Ge_0.2材料，图1d为应变Si/(001)Si_0.6Ge_0.4。从应力致空穴迁移率的增强效果来看，传统的弛豫Si_1-xGe_x衬底致双轴应变Si材料，由于应力作用使价带轻重空穴带量子化有效质量发生反转，沿电场方向价带产生的作用与电场力对价带产生的作用相反，双轴应力的作用会首先降低空穴迁移率，然后再增强空穴迁移率。虽然总体上空穴迁移率在应力作用下获得了提升，但“抵消”的部分导致空穴迁移率增强效果“差”。

因此，如何设计一种压应变Si PMOS器件就变得极其重要。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种基于沟道晶向选择的压应变Si PMOS器件及其制备方法。

具体地，本发明一个实施例提出的一种基于沟道晶向选择的压应变Si PMOS器件的制备方法，包括：

S101、选取厚度为2um、晶面为(001)的单晶Si衬底为初始材料；

S102、在温度为575～675℃下，利用分子束外延工艺，在所述单晶Si衬底上生长一层厚度为150～200nm弛豫SiC外延层；

S103、在500～700℃下，在所述弛豫SiC外延层上利用CVD工艺淀积10～20nm的应变Si层；

S104、在250～300℃下，采用原子层淀积工艺，在所述应变Si层表面淀积厚度为2～3nm的HfO₂层；

S105、利用电子束蒸发工艺在所述HfO₂层表面淀积厚度为10～20nm的Al-Cu层；

S106、利用刻蚀工艺选择性蚀掉指定区域的所述Al-Cu层和所述HfO₂层形成栅极；

S107、利用自对准工艺，对异于所述栅极区的器件表面进行B离子注入，形成浓度为2×10¹⁹～3×10¹⁹cm^-3的源漏区，并在250～300℃、N₂环境下快速热退火30s，形成源漏极；

S108、利用CVD工艺在所述源漏极淀积厚度为20～30nm的BPSG，形成电介质层；

S109、利用硝酸和氢氟酸刻蚀所述电介质层形成源漏接触孔；

S110、利用电子束蒸发工艺在所述源漏接触孔表面淀积厚度为10～20nm的W层，形成源漏接触；

S111、利用刻蚀工艺选择性蚀掉指定区域的所述W层，采用CMP工艺进行平坦化处理；

S112、利用CVD工艺在所述电介质层表面淀积厚度为20～30nm的SiN层用于钝化所述电介质层，最终形成所述基于沟道晶向选择的压应变Si PMOS器件。

本发明另一个实施例提出的一种基于沟道晶向选择的压应变Si PMOS器件，包括单晶Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及SiN层；其中，所述PMOS器件由上述实施例所述的方法制备形成。

本发明另一个实施例提出的一种基于沟道晶向选择的压应变Si PMOS器件的制备方法，包括：

选取晶面为(001)的单晶Si衬底；

在所述单晶Si衬底表面生长弛豫SiC外延层；

在所述弛豫SiC外延层表面生长应变Si层；

在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层形成栅极；

利用自对准工艺在异于所述栅极区的器件表面进行P型离子注入形成源极和漏极；

在所述器件表面进行钝化处理后形成所述基于沟道晶向选择的压应变SiPMOS器件。

在发明的一个实施例中，在所述单晶Si衬底表面生长弛豫SiC外延层，包括：

在温度为575～675℃下，利用分子束外延工艺，在所述单晶Si衬底上生长一层厚度为150～200nm弛豫SiC外延层。

在本发明的一个实施例中，所述弛豫SiC外延层生长的具体工艺参数为：C组分为1.30％～2％，H₂气源流速为150ml/min，NPS气源流速为50ml/min，SiCH₆气源流速为1ml/min。

在本发明的一个实施例中，在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层形成栅极区，包括：

采用原子层淀积工艺，在所述应变Si层表面淀积HfO₂材料形成所述栅介质层；

利用电子束蒸发工艺在所述栅介质层表面淀积Al-Cu材料形成所述栅极层；

利用刻蚀工艺选择性蚀掉指定区域的所述Al-Cu材料和所述HfO₂材料形成所述栅极区。

在本发明的一个实施例中，利用自对准工艺在异于所述栅极区的器件表面进 行P型离子注入形成源极和漏极，包括：

利用自对准工艺，对异于所述栅极区的器件表面进行B离子注入，形成浓度为2×10¹⁹～3×10¹⁹cm^-3的所述源漏区；

在250～300℃、N₂环境下快速热退火30s，形成所述源漏极。

在本发明的一个实施例中，在所述器件表面进行钝化处理之前，还包括：

利用CVD工艺在所述源漏极淀积BPSG形成电介质层；

利用硝酸和氢氟酸刻蚀所述电介质层形成源漏接触孔。

在本发明的一个实施例中，利用硝酸和氢氟酸刻蚀所述电介质层形成源漏接触孔之后，包括：

利用电子束蒸发工艺在所述源漏接触孔表面淀积W层，形成源漏接触；

利用刻蚀工艺选择性蚀掉指定区域的所述W层，采用CMP工艺进行平坦化处理。

本发明另一个实施例提出的基于沟道晶向选择的压应变Si PMOS器件，包括：单晶Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及SiN层；其中，所述PMOS器件由上述实施例所述的方法制备形成。

上述实施例，采用弛豫Si_1-xC_x衬底致双轴应变Si材料空穴迁移率增强的技术，解决传统弛豫Si_1-xGe_x衬底致双轴应变Si材料空穴迁移率增强效果差的问题。同时，采用低电导率有效质量的[110]晶向作为双轴应变Si/(001)Si_1-xC_x PMOS沟道晶向，显著提升双轴应变Si/(001)Si_1-xC_x材料的迁移率以及器件的性能。具体优点如下：

1、本发明利用的沟道材料为压应变Si材料，相对于传统张应变Si材料，不会出现载流子迁移率增强效果“差”的问题，从而进一步提高了PMOS器件的电流驱动与频率特性；

2、双轴应变Si/(001)Si_1-xC_x PMOS器件沿[110]晶向空穴有效质量随应力的增加而显著减小，可减小约50％左右。以此晶向为PMOS沟道晶向，若不考虑空穴散射几率问题，双轴应变Si/(001)Si_1-xC_x PMOS空穴迁移率可相应获得显著的增强；

3、由于本发明所提出的工艺方法与现有Si集成电路加工工艺兼容，因此，可以在不用追加任何资金和设备投入的情况下，制备出压应变Si沟道PMOS器件 与集成电路，可实现国内大尺寸沟道集成电路加工能力的大幅提升。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1a-图1d为现有技术的双轴应变Si/(001)Si_1-xGe_x(001)空穴量子化有效质量的示意图；

图2为本发明实施例提供的一种基于沟道晶向选择的压应变Si PMOS器件的工艺流程图；

图3a-图3d为本发明实施例提供的一种双轴应变Si/(001)Si_1-xGe_x(001)空穴量子化有效质量的示意图；

图4a-图4b为本发明实施例提供的一种双轴应变Si/(001)Si_1-xC_x PMOS沟道内沿高对称晶向空穴电导率有效质量的示意图；

图5a-图5l为本发明实施例提供的一种基于沟道晶向选择的压应变Si PMOS器件的工艺示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

请参见图2，图2为本发明实施例提供的一种基于沟道晶向选择的压应变SiPMOS器件的工艺流程图。该方法包括如下步骤：

步骤a、选取晶面为(001)的单晶Si衬底；

步骤b、在所述单晶Si衬底表面生长弛豫SiC外延层；

步骤c、在所述弛豫SiC外延层表面生长应变Si层；

步骤d、在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层形成栅极；

步骤e、利用自对准工艺在异于所述栅极区的器件表面进行P型离子注入形 成源极和漏极；

步骤f、在所述器件表面进行钝化处理后形成所述基于沟道晶向选择的压应变SiPMOS器件。

其中，步骤b包括：

在温度为575～675℃下，利用分子束外延工艺，在所述单晶Si衬底上生长一层厚度为150～200nm弛豫SiC外延层。其中，所述弛豫SiC外延层生长的具体工艺参数为：C组分为1.30％～2％，H₂气源流速为150ml/min，NPS气源流速为50ml/min，SiCH₆气源流速为1ml/min。

可选地，步骤d包括：

步骤d1、采用原子层淀积工艺，在所述应变Si层表面淀积HfO₂材料形成所述栅介质层；

步骤d2、利用电子束蒸发工艺在所述栅介质层表面淀积Al-Cu材料形成所述栅极层；

步骤d3、利用刻蚀工艺选择性蚀掉指定区域的所述Al-Cu材料和所述HfO₂材料形成所述栅极区。

其中，对于步骤e，具体工艺可以为：

步骤e1、利用自对准工艺，对异于所述栅极区的器件表面进行B离子注入，形成浓度为2×10¹⁹cm^-3的所述重掺杂源漏区；

步骤e2、在250～300℃、N₂环境下快速热退火30s，形成所述源漏极。

其中，在步骤f之前还包括工艺步骤：

步骤x1、利用CVD工艺在所述源漏极淀积BPSG形成电介质层；

步骤x2、利用硝酸和氢氟酸刻蚀所述电介质层形成源漏接触孔。

其中，步骤x2之后，还包括步骤：

步骤x3、利用电子束蒸发工艺在所述源漏接触孔表面淀积W层，形成源漏接触；

步骤x4、利用刻蚀工艺选择性蚀掉指定区域的所述W层，采用CMP工艺进行平坦化处理。

请一并参见图3a-图3d，图3a-图3d为本发明实施例提供的一种双轴应变Si/(001)Si_1-xGe_x(001)空穴量子化有效质量的示意图。其中，图3a为未应变Si 材料，图1b为应变Si/(001)Si_0.98Ge_0.02材料，图1c为应变Si/(001)Si_0.96Ge_0.04材料，图1d为应变Si/(001)Si_0.94Ge_0.06。通过理论计算发现，若采用弛豫Si_1-xC_x衬底致双轴应变Si材料空穴迁移率增强的技术，双轴应变Si/(001)Si_1-xC_x PMOS量子化有效质量在应力作用下未发生“重”有效质量与“轻”有效质量的反转，纵向电场力与应力作用对沿电场方向能带的作用是一致的，不会出现类似双轴应变Si/(001)Si_1-xGe_x PMOS空穴迁移率先降低再增强的情况，可以改善目前常用双轴应力空穴迁移率增强效果“差”的问题，使PMOS集成电路芯片性能得到进一步的提升。

请一并参见图4a-图4b，图4a-图4b为本发明实施例提供的一种双轴应变Si/(001)Si_1-xC_x PMOS沟道内沿高对称晶向空穴电导率有效质量的示意图；图4a为[100]晶向，图4b为[110]晶向。双轴应变Si/(001)Si_1-xC_x PMOS沿[100]晶向空穴电导率有效质量随应力的增加而减小，可减小约20％左右。以此晶向为PMOS沟道晶向，若不考虑空穴散射几率问题，双轴应变Si/(001)Si_1-xC_x PMOS空穴迁移率可相应获得约20％的增强。而沿[110]晶向电导率空穴有效质量随应力的增加也显著减小，可减小约50％左右。因此以[110]晶向为PMOS沟道晶向，若不考虑空穴散射几率问题，双轴应变Si/(001)Si_1-xC_x PMOS空穴迁移率增强效果更为显著。

因此，本发明基于以上原理，采用弛豫Si_1-xC_x衬底致双轴应变Si材料空穴迁移率增强的技术，解决传统弛豫Si_1-xGe_x衬底致双轴应变Si材料空穴迁移率增强效果差的问题。同时，采用低电导率有效质量的[110]晶向作为双轴应变Si/(001)Si1-xCx PMOS沟道晶向，显著提升双轴应变Si/(001)Si1-xCx材料的迁移率以及器件的性能。

实施例二

请参见图5a-图5l，图5a-图5l为本发明实施例提供的一种基于沟道晶向选择的压应变Si PMOS器件的工艺示意图，在上述实施例的基础上，本实施例将较为详细地对本发明的工艺流程进行介绍。该方法包括：

S101、衬底选取。如图5a所示，选取2um厚的单晶硅(Si)衬底片001为初始材料；

S102、外延层生长：

S1021、如图5b所示，利用分子束外延(MBE)法，生长一层150～200nm厚的弛豫碳硅外延层002，碳组分约为1.30％～2％。生长温度约为575～675℃，气源流速如下：H₂约150ml/min，NPS约50ml/min，SiCH₆约1ml/min；

S1022、如图5c所示，利用CVD的方法，在500～700℃下，在弛豫碳硅层上生长一层10～20nm的应变Si层003，压应变硅沟道材料相较于传统双轴应变硅材料，载流子迁移率显著提升；

S1023、淀积氧化铪。如图5d所示，采用原子层淀积(ALD)的方法，在250～300℃下，淀积2～3nm厚的氧化铪(HfO2)层004；

S103、制作PMOS栅、源和漏：

S1031、淀积栅极金属。如图5e所示，利用电子束蒸发淀积10～20nm的Al-Cu层005；

S1032、刻蚀。如图5f所示，利用刻蚀工艺刻选择性蚀掉指定区域的Al-Cu形成PMOS的栅极区；

S1033、离子注入。如图5g所示，采用自对准工艺，对PMOS的源漏区进行硼(B)注入，形成重掺杂的源漏区，之后在250～300℃氮气环境下快速热退火(RTA)30s，形成源漏极；

S104、制作PMOS器件：

S1041、淀积介质层。如图5h所示，采用化学气象淀积(CVD)淀积20～30nm的BPSG，形成介质层(PMD)006，掺BPSG能俘获移动离子，以防止它们扩散到栅极而损害器件性能；

S1042、刻蚀接触孔。如图5i所示，用硝酸和氢氟酸刻蚀BPSG形成源漏接触孔；

S1043、淀积金属。如图5j所示，利用电子束蒸发淀积10～20nm厚的钨(W)007，形成源漏接触；

S1044、刻蚀金属。如图5k所示，利用刻蚀工艺刻选择性蚀掉指定区域的金属W，采用化学机械抛光(CMP)进行平坦化处理；

S1045、钝化。如图5l所示，采用化学气象淀积(CVD)淀积20～30nm的氮化硅层008，用于钝化电介质。

本发明实施例，采用低电导率有效质量的[110]晶向作为双轴应 Si/(001)Si_1-xC_xPMOS沟道晶向，显著提升双轴应变Si/(001)Si_1-xC_x材料的迁移率以及器件的性能。

实施例三

本发明还提供一种基于沟道晶向选择的压应变Si PMOS器件，其包括：单晶Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及SiN层；其中，所述PMOS器件由上述实施例所述的方法制备形成。

综上所述，本文中应用了具体个例对本发明基于沟道晶向选择的压应变SiPMOS器件及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (10)

1.一种基于沟道晶向选择的压应变Si PMOS器件的制备方法，其特征在于，包括：

S101、选取厚度为2um、晶面为(001)的单晶Si衬底为初始材料；

S102、在温度为575～675℃下，利用分子束外延工艺，在所述单晶Si衬底上生长一层厚度为150～200nm弛豫SiC外延层；

S103、在500～700℃下，在所述弛豫SiC外延层上利用CVD工艺淀积10～20nm的应变Si层；

S104、在250～300℃下，采用原子层淀积工艺，在所述应变Si层表面淀积厚度为2～3nm的HfO₂层；

S105、利用电子束蒸发工艺在所述HfO₂层表面淀积厚度为10～20nm的Al-Cu层；

S106、利用刻蚀工艺选择性蚀掉指定区域的所述Al-Cu层和所述HfO₂层形成栅极；

S107、利用自对准工艺，对异于所述栅极区的器件表面进行B离子注入，形成浓度为2×10¹⁹～3×10¹⁹cm^-3的源漏区，并在250～300℃、N₂环境下快速热退火30s，形成源漏极；

S108、利用CVD工艺在所述源漏极淀积厚度为20～30nm的BPSG，形成电介质层；

S109、利用硝酸和氢氟酸刻蚀所述电介质层形成源漏接触孔；

S110、利用电子束蒸发工艺在所述源漏接触孔表面淀积厚度为10～20nm的W层，形成源漏接触；

S111、利用刻蚀工艺选择性蚀掉指定区域的所述W层，采用CMP工艺进行平坦化处理；

S112、利用CVD工艺在所述电介质层表面淀积厚度为20～30nm的SiN层用于钝化所述电介质层，最终形成所述基于沟道晶向选择的压应变Si PMOS器件。

2.一种基于沟道晶向选择的压应变Si PMOS器件，其特征在于，包括单晶Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及SiN层；其中，所述PMOS器件由权利要求1所述的方法制备形成。

3.一种基于沟道晶向选择的压应变Si PMOS器件的制备方法，其特征在于，包括：

选取晶面为(001)的单晶Si衬底；

在所述单晶Si衬底表面生长弛豫SiC外延层；

在所述弛豫SiC外延层表面生长应变Si层；

在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层形成栅极；

利用自对准工艺在异于所述栅极区的器件表面进行P型离子注入形成源极和漏极；

在所述器件表面进行钝化处理后形成所述基于沟道晶向选择的压应变Si PMOS器件。

4.如权利要求3所述的方法，其特征在于，在所述单晶Si衬底表面生长弛豫SiC外延层，包括：

在温度为575～675℃下，利用分子束外延工艺，在所述单晶Si衬底上生长一层厚度为150～200nm弛豫SiC外延层。

5.如权利要求4所述的方法，其特征在于，所述弛豫SiC外延层生长的具体工艺参数为：C组分为1.30％～2％，H₂气源流速为150ml/min，NPS气源流速为50ml/min，SiCH₆气源流速为1ml/min。

6.如权利要求3所述的方法，其特征在于，在所述应变Si层表面连续生长栅介质层和栅极层，并利用刻蚀工艺刻蚀所述栅极层和所述栅介质层形成栅极区，包括：

采用原子层淀积工艺，在所述应变Si层表面淀积HfO₂材料形成所述栅介质层；

利用电子束蒸发工艺在所述栅介质层表面淀积Al-Cu材料形成所述栅极层；

利用刻蚀工艺选择性蚀掉指定区域的所述Al-Cu材料和所述HfO₂材料形成所述栅极区。

7.如权利要求3所述的方法，其特征在于，利用自对准工艺在异于所述栅极区的器件表面进行P型离子注入形成源极和漏极，包括：

利用自对准工艺，对异于所述栅极区的器件表面进行B离子注入，形成浓度为2×10¹⁹～3×10¹⁹cm^-3的所述源漏区；

在250～300℃、N₂环境下快速热退火30s，形成所述源漏极。

8.如权利要求3所述的方法，其特征在于，在所述器件表面进行钝化处理之前，还包括：

利用CVD工艺在所述源漏极淀积BPSG形成电介质层；

利用硝酸和氢氟酸刻蚀所述电介质层形成源漏接触孔。

9.如权利要求8所述的方法，其特征在于，利用硝酸和氢氟酸刻蚀所述电介质层形成源漏接触孔之后，包括：

利用电子束蒸发工艺在所述源漏接触孔表面淀积W层，形成源漏接触；

利用刻蚀工艺选择性蚀掉指定区域的所述W层，采用CMP工艺进行平坦化处理。

10.一种基于沟道晶向选择的压应变Si PMOS器件，其特征在于，包括单晶Si衬底层、弛豫SiC外延层、应变Si层、栅介质层、金属栅极层、BPSG介质层及SiN层；其中，所述PMOS器件由权利要求3～9任一项所述的方法制备形成。