CN107272811B - 一种低温度系数基准电压源电路 - Google Patents

Abstract

本发明公开了一种低温度系数基准电压源电路，包括：电流产生电路、电压产生电路、电源抑制比电路，所述电流产生电路给所述电压产生电路提供电流，所述电源抑制比电路给所述电流产生电路和电压产生电路提供工作电压，所述电压产生电路输出基准电压。本发明创造得到的基准电压源低于1V，且具有更低的温度系数，能够抑制电源噪声，可以提供更加稳定的基准电压，符合当今电子设备低电源电压和低功耗的发展趋势。

Description

一种低温度系数基准电压源电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种低温度系数基准电压源电路。

背景技术

基准电压源在很多电路中，例如模拟集成电路、数字集成电路、模数混合集成电路，是很重要的组成部分。它在电路中的作用是产生一个不受工艺、供电电源、温度变化影响的直流电压，为整个电路提供电压，其精度直接影响到整个电路的性能。因此设计一种高性能的基准电压源是很有必要的，而它的性能主要受温度影响。

带隙基准技术是一种应用广泛的基准电压源产生技术。它的原理是利用双极晶体管的基极-发射极电压具有负温度系数，而如果两个双极晶体管工作在不相等的电流密度下，它们的基极-发射极电压的差值具有正温度系数。通过选择合适的参数使两者互相补偿，可以得到与温度无关的电压。

采用的是带隙基准技术的基准电压源能够产生大约为1.25V的与温度无关的电压。然而，随着对低功耗、低电压、轻便易携带的设备的需求的增加，现实要求基准电压源必须能够提供低于1V的电压，传统的基准电压1.25V已经不能够接受，低电压、低温度系数、高电源抑制比是未来是发展方向。

发明内容

本发明的目的是提供一种低温度系数基准电压源电路，包括：电流产生电路、电压产生电路、电源抑制比电路，所述电流产生电路给所述电压产生电路提供电流，所述电源抑制比电路给所述电流产生电路和电压产生电路提供工作电压，所述电压产生电路输出基准电压。

进一步，所述电流产生电路由第一、第二三极管、第一、第二、第三电阻、第一、第二PMOS管组成，所述第一三极管的集电极和基极、第二三极管的集电极和基极、第二电阻的下端、第三电阻的下端分别接地，所述第一电阻的下端与所述第一三极管的发射极连接，所述第一电阻的上端分别与所述第三电阻的上端、所述第一PMOS管的漏极连接，所述第一PMOS管的源极与所述第二PMOS管的源极连接，所述第一PMOS管的栅极与所述第二PMOS的栅极连接，所述第二PMOS管的漏极分别与所述第二电阻的上端、所述第二三极管的发射极连接。

进一步，所述电压产生电路由第三、第四PMOS管、第一、第二、第三NMOS管组成，所述第三PMOS管的源极分别与所述第四PMOS管的源极、所述第一PMOS管的源极、所述第二PMOS管的源极连接，所述第三PMOS管的栅极分别与所述第四PMOS管的栅极、所述第一PMOS管的栅极、所述第二PMOS管的栅极连接，所述第四PMOS管的漏极分别与所述第二NMOS管的漏极、第二NMOS管的栅极、第一NMOS管的栅极连接，所述第二NMOS管的栅极与所述第一NMOS管的栅极连接，所述第二NMOS管的源极分别与所述第一NMOS管的漏极、所述第三NMOS管的源极连接，所述第一NMOS管的源极对地连接，所述第三NMOS管的栅极分别与其的漏极、所述第三PMOS管的漏极连接，所述第三NMOS管的漏极输出基准电压。

进一步，所述电源抑制比电路由第五、第六、第七、第八PMOS管、偏置电流源组成，所述第五PMOS管的源极与所述第六PMOS管的源极连接，所述第五PMOS管的漏极分别与所述第一、第二、第三、第四、第八PMOS管的源极连接，所述第六PMOS管的漏极与所述第七PMOS管的源极连接，所述第六PMOS管的栅极分别与所述第五PMOS管的栅极、所述第七PMOS管的漏极连接，所述偏置电流源的一端与所述第七PMOS管的漏极连接，所述偏置电流源的另一端、所述第八PMOS管的漏极分别对地连接。

进一步，还设有反馈回路，所述反馈回路包括运算放大器，所述运算放大器的同相输入端分别与所述第一、第三电阻的上端、第一PMOS管的漏极连接，所述运算放大器的反相输入端分别与所述第二电阻的上端、第二三极管的发射极、第二PMOS管的漏极连接，所述运算放大器的输出端与所述第八PMOS管的栅极连接。

本发明的有益效果是：本发明创造得到的基准电压源低于1V，且具有更低的温度系数，能够抑制电源噪声，可以提供更加稳定的基准电压，符合当今电子设备低电源电压和低功耗的发展趋势。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单说明。显然，所描述的附图只是本发明的一部分实施例，而不是全部实施例，本领域的技术人员在不付出创造性劳动的前提下，还可以根据这些附图获得其他设计方案和附图。

图1是基准电压源电路的连接结构示意图。

具体实施方式

以下将结合实施例和附图对本发明的构思、具体结构及产生的技术效果进行清楚、完整地描述，以充分地理解本发明的目的、特征和效果。显然，所描述的实施例只是本发明的一部分实施例，而不是全部实施例，基于本发明的实施例，本领域的技术人员在不付出创造性劳动的前提下所获得的其他实施例，均属于本发明保护的范围。另外，文中所提到的所有联接/连接关系，并非单指构件直接相接，而是指可根据具体实施情况，通过添加或减少联接辅件，来组成更优的联接结构。本发明创造中的各个技术特征，在不互相矛盾冲突的前提下可以交互组合。

实施例1，参考图1，一种低温度系数基准电压源电路，包括：电流产生电路a2、电压产生电路a1、电源抑制比电路a3、反馈回路a4。

所述电流产生电路a2由第一、第二三极管Q1、Q2、第一、第二、第三电阻R1、R2、R3、第一、第二PMOS管PM1、PM2组成，所述反馈回路a4由运算放大器OP组成，所述第一三极管Q1的集电极和基极、第二三极管Q2的集电极和基极、第二电阻R2的下端、第三电阻R3的下端分别接地，所述第一电阻R1的下端与所述第一三极管Q1的发射极连接，所述第一电阻R1的上端分别与所述第三电阻R3的上端、所述第一PMOS管PM1的漏极、所述运算放大器OP的同相输入端连接，所述第一PMOS管PM1的源极与所述第二PMOS管PM2的源极连接，所述第一PMOS管PM1的栅极与所述第二PMOS管PM2的栅极连接，所述第二PMOS管PM2的漏极分别与所述运算放大器OP的反相输入端、所述第二电阻R2的上端、所述第二三极管Q2的发射极连接。

所述电压产生电路a1由第三、第四PMOS管PM3、PM4、第一、第二、第三NMOS管NM1、NM2、NM3组成，所述第三PMOS管PM3的源极分别与所述第四PMOS管PM4的源极、所述第一PMOS管PM1的源极、所述第二PMOS管PM2的源极连接，所述第三PMOS管PM3的栅极分别与所述第四PMOS管PM4的栅极、所述第一PMOS管PM1的栅极、所述第二PMOS管PM2的栅极连接，所述第四PMOS管PM4的漏极分别与所述第二NMOS管NM2的漏极、第二NMOS管NM2的栅极、第一NMOS管NM1的栅极连接，所述第二NMOS管NM2的栅极与所述第一NMOS管NM1的栅极连接，所述第二NMOS管NM2的源极分别与所述第一NMOS管NM1的漏极、所述第三NMOS管NM3的源极连接，所述第一NMOS管NM1的源极对地连接，所述第三NMOS管NM3的栅极分别与其的漏极、所述第三PMOS管PM3的漏极连接，所述第三NMOS管NM3的漏极输出基准电压Vref。

所述电源抑制比电路a3由第五、第六、第七、第八PMOS管PM5、PM6、PM7、PM8、偏置电流源Ib组成，所述第五PMOS管PM5的源极与所述第六PMOS管PM6的源极连接，所述第五PMOS管PM5的源极和所述第六PMOS管PM6的源极分别连接电源VDD，所述第五PMOS管PM5的漏极分别与所述第一、第二、第三、第四、第八PMOS管PM1、PM2、PM3、PM4、PM8的源极连接，所述第八PMOS管PM8的栅极与所述运算放大器OP的输入端连接，所述第六PMOS管PM6的漏极与所述第七PMOS管PM7的源极连接，所述第六PMOS管PM6的栅极分别与所述第五PMOS管PM5的栅极、所述第七PMOS管PM7的漏极连接，所述偏置电流源Ib的一端与所述第七PMOS管PM7的漏极连接，所述偏置电流源Ib的另一端、所述第八PMOS管PM8的漏极分别对地连接。

电源抑制比电路a3通过第五、第六PMOS管PM5、PM6组成的电流镜，可以在第五PMOS管PM5的漏极为电流产生电路a2和电压产生电路a1提供代替电源VDD的工作电压(即C点的电压)，第一、第二、第三、第四、第七PMOS管PM1、PM2、PM3、PM4、PM7组成电流镜，偏置电源Ib为所述电流镜提供电流，由于偏置电源Ib为独立电源，跟电源VDD无关，第八PMOS管PM8通过和第一、第二、第三、第四PMOS管PM1、PM2、PM3、PM4级联，使得第五、第六PMOS管PM5、PM6的漏源电压相等，电源抑制比电路a3这样的结构使得C点电压和电源VDD之间具有更高的独立性，减少电源VDD对C点电压的影响。

另外，运算放大器OP构成的反馈回路也提高了电源抑制比电路a3的电源抑制比，当电源VDD波动时，A、B点电压产生微小差异，运算放大器OP能够检测出A、B两点的电压之间的微小差异，并将其放大输出，使得第八PMOS管PM8产生应对该微小差异的补偿电流，该补偿电流在C点产生补偿电压，该补偿电压补偿了电源VDD的波动，直至A点电压保持稳定，从而使得C点保持稳定，进一步减少了电源VDD带来的影响。

电压产生电路a1中的第三PMOS管PM3、第四PMOS管PM4与所述电流产生电路a2中的第二PMOS管PM2构成电流镜，并将流经第二PMOS管PM2的电流复制到电压产生电路a1中，分别为I3、I4，经过MOS管迁移率和阈值电压温度效应补偿，从第三NMOS管NM3的漏极可以得到与温度无关的基准电压Vref。

下面对基准电压Vref进行推导，术语解释：V_ref：基准电压；V_DS3：是NMOS管NM3的漏源电压；V_DS1：第一NMOS管NM1的漏源电压；V_GS1：第一NMOS管NM1的栅源电压；V_TH：NMOS管的阈值电压；μn：电子的迁移率；μp：空穴的迁移率；Cox：单位面积栅电容；W：导电沟道宽度；L：导电沟道长度。

如图1可以看出基准电压为：

V_ref＝V_DS3+V_DS1 (1)

流经第四PMOS管PM4的电流为：

I₄＝K₂[(V_GS1-V_TH)V_DS1-(V_DS1/2)] (2)

其中

K_i＝μ_n,pC_ox(W/L)_i i＝1,2...

流经第一NMOS管NM1的电流与第二NMOS管NM2的电流相同，即：

得

由图1可得：

V_GS1＝V_DS1+V_GS2 (4)

将上式(2)、(3)、(4)式联立得

解得

令

则

又

μ_n＝μ_n0(T/T₀)^-2 (6)

其中T₀是参考温度，μ0是温度为T₀是的电子迁移率。μn随着温度的升高而减小。

对(5)式求导得

由(6)、(7)式可得

流经第三PMOS管PM3的电流为：

得

又

V_OV是过驱电压，其值为MOS管的栅源电压减去阈值电压。

同(6)、(7)式得

对9式求导可得

是一个负值，它的大小取决于工艺。

最后对(1)式求导得：

在Hspice仿真器下本基准电压源电路在－40～140℃的温度范围内具有2.7ppm/℃的温度系数，输出基准电压在550.5mV～550.7mV之间,电源电压V_DD＝1.8V，室温下下功耗为62uW。满足低电压、低温度系数、高电源抑制比的未来发展需求。

以上对本发明的较佳实施方式进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做出种种的等同变型或替换，这些等同的变型或替换均包含在本申请权利要求所限定的范围内。

Claims (2)

1.一种低温度系数基准电压源电路，其特征在于，包括：电流产生电路、电压产生电路、电源抑制比电路，所述电流产生电路给所述电压产生电路提供电流，所述电源抑制比电路给所述电流产生电路和电压产生电路提供工作电压，所述电压产生电路输出基准电压；

所述电流产生电路由第一、第二三极管、第一、第二、第三电阻、第一、第二PMOS管组成，所述第一三极管的集电极和基极、第二三极管的集电极和基极、第二电阻的下端、第三电阻的下端分别接地，所述第一电阻的下端与所述第一三极管的发射极连接，所述第一电阻的上端分别与所述第三电阻的上端、所述第一PMOS管的漏极连接，所述第一PMOS管的源极与所述第二PMOS管的源极连接，所述第一PMOS管的栅极与所述第二PMOS的栅极连接，所述第二PMOS管的漏极分别与所述第二电阻的上端、所述第二三极管的发射极连接；

所述电压产生电路由第三、第四PMOS管、第一、第二、第三NMOS管组成，所述第三PMOS管的源极分别与所述第四PMOS管的源极、所述第一PMOS管的源极、所述第二PMOS管的源极连接，所述第三PMOS管的栅极分别与所述第四PMOS管的栅极、所述第一PMOS管的栅极、所述第二PMOS管的栅极连接，所述第四PMOS管的漏极分别与所述第二NMOS管的漏极、第二NMOS管的栅极、第一NMOS管的栅极连接，所述第二NMOS管的栅极与所述第一NMOS管的栅极连接，所述第二NMOS管的源极分别与所述第一NMOS管的漏极、所述第三NMOS管的源极连接，所述第一NMOS管的源极对地连接，所述第三NMOS管的栅极分别与其的漏极、所述第三PMOS管的漏极连接，所述第三NMOS管的漏极输出基准电压；

所述电源抑制比电路由第五、第六、第七、第八PMOS管、偏置电流源组成，所述第五PMOS管的源极与所述第六PMOS管的源极连接，所述第五PMOS管的漏极分别与所述第一、第二、第三、第四、第八PMOS管的源极连接，所述第六PMOS管的漏极与所述第七PMOS管的源极连接，所述第六PMOS管的栅极分别与所述第五PMOS管的栅极、所述第七PMOS管的漏极连接，所述偏置电流源的一端与所述第七PMOS管的漏极连接，所述偏置电流源的另一端、所述第八PMOS管的漏极分别对地连接，第七PMOS管的栅极分别与第一、第二、第三、第四PMOS管的栅极连接。

2.根据权利要求1所述的一种低温度系数基准电压源电路，其特征在于：还设有反馈回路，所述反馈回路包括运算放大器，所述运算放大器的同相输入端分别与所述第一、第三电阻的上端、第一PMOS管的漏极连接，所述运算放大器的反相输入端分别与所述第二电阻的上端、第二三极管的发射极、第二PMOS管的漏极连接，所述运算放大器的输出端与所述第八PMOS管的栅极连接。