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CN107210301A - 晶体管、保护电路和晶体管的制造方法 - Google Patents

晶体管、保护电路和晶体管的制造方法 Download PDF

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CN107210301A
CN107210301A CN201580075444.4A CN201580075444A CN107210301A CN 107210301 A CN107210301 A CN 107210301A CN 201580075444 A CN201580075444 A CN 201580075444A CN 107210301 A CN107210301 A CN 107210301A
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Abstract

同时实现晶体管的导通电流的增大和漏电流的抑制。晶体管设置有漏极、源极、栅极和栅极绝缘膜。在设置有漏极、源极、栅极和栅极绝缘膜的所述晶体管中，所述栅极绝缘膜设置在源极与漏极之间。在所述晶体管中，栅极设置有布置在所述栅极绝缘膜的表面上的多个区域。在栅极中，布置在所述栅极绝缘膜上的所述多个区域具有各不相同的功函数。

Description

晶体管、保护电路和晶体管的制造方法
技术领域
本技术涉及晶体管、保护电路和晶体管的制造方法。更具体地，本技术涉及用于保护电路免受静电放电危害的晶体管、保护电路和晶体管的制造方法。
背景技术
通常，电子设备使用静电放电保护电路来保护内部电路免受静电放电危害。例如，人们提出了一种静电放电保护电路，其包括：由电容元件和电阻器构成的RC电路；以及晶体管(例如，参照专利文献1)。在该静电放电保护电路中，当在比RC电路的延迟时间更短的脉冲周期内产生因静电放电而导致的高电压脉冲时，晶体管会转换为导通状态，并将因高电压脉冲导致的电流发送至大地。因此，能够保护待保护的电路免受静电放电危害。在该静电放电保护电路中，从增大放电能力的角度出发，期望晶体管的导通电流足够大。此外，从降低功耗的角度出发，期望将晶体管的截止电流(漏电流)抑制为较小的值。
引用列表
专利文献
专利文献1：日本专利申请特开第2012-253241号公报
发明内容
技术问题
然而，在上述传统技术中，难以调节导通电流和漏电流。如果晶体管的栅极宽度增加，则会增大导通电流，那么也会增大漏电流。另一方面，如果减小晶体管的栅极宽度，则会降低导通电流，但也会降低漏电流。因此，存在的问题在于难以实现晶体管的导通电流的增大和漏电流的抑制。
鉴于这种情况而做出本技术，本技术的目的在于实现晶体管的导通电流的增大和漏电流的抑制。
技术方案
为了解决以上问题而做出本发明，并且本发明的第一方面为一种晶体管，其包括：源极；漏极；栅极绝缘膜，其布置在所述源极与所述漏极之间；以及栅极，其设置在所述栅极绝缘膜的表面上，并具有功函数不同的多个区域。这带来了在功函数不同的所述多个区域之间的边界处产生电位差的作用。
此外，在第一方面中，所述多个区域可包括两个区域。这带来了在两个区域之间的边界处产生电位差的作用。
此外，在第一方面中，所述两个区域中的一者可以为布置在所述漏极侧的N型半导体区域，所述两个区域中的另一者可以为布置在所述源极侧的P型半导体区域，并且所述漏极和所述源极可以由N型半导体形成。这带来了在N型场效应晶体管内的两个区域之间的边界处产生电位差的作用。
此外，在第一方面中，所述两个区域中的一者可以为布置在所述源极侧的N型半导体区域，所述两个区域中的另一者可以为布置在所述漏极侧的P型半导体区域，并且所述漏极和所述源极可以由P型半导体形成。这带来了在P型场效应晶体管内的两个区域之间的边界处产生电位差的作用。
此外，在第一方面中，所述多个区域可包括：漏极侧区域，其布置在所述漏极侧；源极侧区域，其布置在所述源极侧；以及中间区域，其布置在所述漏极侧区域与所述源极侧区域之间。这带来了在漏极侧区域、源极侧区域和中间区域之间的各边界处产生电位差的作用。
此外，在第一方面中，所述漏极侧区域和所述源极侧区域以及所述源极和所述漏极可由N型半导体形成，并且所述中间区域可由P型半导体形成。这带来了在N型场效应晶体管内的漏极侧区域、源极侧区域和中间区域之间的各边界处产生电位差的作用。
此外，在第一方面中，所述漏极侧区域和所述源极侧区域以及所述源极和所述漏极可由P型半导体形成，并且所述中间区域可由N型半导体形成。这带来了在P型场效应晶体管内的漏极侧区域、源极侧区域和中间区域之间的各边界处产生电位差的作用。
此外，在第一方面中，所述漏极侧区域和所述源极侧区域具有不同的面积。这带来了在具有不同面积的漏极侧区域和源极侧区域与中间区域之间的各边界处产生电位差的作用。
此外，在第一方面中，所述多个区域由功函数不同的金属形成。这带来了在由功函数不同的金属形成的多个区域之间的边界处产生电位差的作用。
此外，本技术的第二方面为一种保护电路，其包括：电源线，其连接至电源；接地线，其具有预定电位；源极，其连接至所述电源线；漏极，其连接至所述接地线；栅极绝缘膜，其布置在所述源极与所述漏极之间；以及栅极，其设置在所述栅极绝缘膜的表面上，并具有功函数不同的多个区域。这带来了在功函数不同的多个区域之间的边界处产生电位差的作用。
此外，在第二方面中，可以进一步包括电容元件，所述电容元件使通过所述电源线输入的电信号延迟，并且被延迟的电信号可以输入至所述栅极。这带来了使延迟的电信号被输入至栅极的作用。
此外，本技术的第二方面为晶体管的制造方法，该方法包括：硅层形成步骤，其中，在半导体基板的表面的栅极绝缘膜上形成硅层；第一添加步骤，其中，将预定杂质添加至所述硅层的一部分和所述半导体基板的预定区域；以及第二添加步骤，其中，将不同于所述预定杂质的杂质添加至所述硅层的除了所述一部分以外的部分。这带来了能够制造包括具有多个半导体区域的栅极的晶体管的作用。
此外，本技术的第三方面为晶体管的制造方法，该方法包括：第一堆积步骤，其中，在半导体基板的表面的栅极绝缘膜上堆积预定金属；蚀刻步骤，其中，以残留所述预定金属的一部分的方式通过蚀刻去除所述预定金属；以及第二堆积步骤，其中，在所述栅极绝缘膜的表面上堆积不同于所述预定金属的金属。这带来了能够制造包括具有多个金属区域的栅极的晶体管的作用。
有益效果
根据本技术，能够取得实现晶体管的导通电流的增大和漏电流的抑制的优良效果。注意，效果不一定限于这里所说明的效果，并且其可以是本说明书中说明的任何效果。
附图说明
图1是示出了第一实施例的电子设备的示例性构造的框图。
图2是示出了第一实施例的静电放电保护电路的示例性构造的电路图。
图3是第一实施例的场效应晶体管的剖面图的示例。
图4是示出了第一实施例的场效应晶体管的特性的图。
图5是第一实施例中的漏极侧N型半导体区域的面积被增大的场效应晶体管的剖面图的示例。
图6是示出了第一实施例中的漏极侧N型半导体区域的面积被增大的场效应晶体管的特性的示例的图。
图7是用于说明第一实施例的场效应晶体管的直至侧壁间隔件(sidewallspacer)的形成的部分制造方法的图。
图8是用于说明第一实施例的场效应晶体管的在侧壁间隔件形成之后的部分制造方法的图。
图9是示出了第一实施例的场效应晶体管的制造方法的示例的流程图。
图10是示出了第一实施例的第一变形例的静电放电保护电路的示例性构造的电路图。
图11是第一实施例的第一变形例的场效应晶体管的剖面图的示例。
图12是示出了第一实施例的第二变形例的静电放电保护电路的示例性构造的电路图。
图13是示出了第一实施例的第三变形例的静电放电保护电路的示例性构造的电路图。
图14是第二实施例的场效应晶体管的剖面图的示例。
图15是用于说明第二实施例的场效应晶体管的制造方法的图。
图16是第二实施例中的漏极侧N型半导体区域的面积被增大的场效应晶体管的剖面图的示例。
图17是用于说明第二实施例中的漏极侧N型半导体区域及源极侧N型半导体区域各者的面积与漏极电流之间的关系的图。
图18是第三实施例的场效应晶体管的剖面图的示例。
图19是用于说明第三实施例的场效应晶体管的直至化学机械平坦化的部分制造方法的图。
图20是用于说明第三实施例的场效应晶体管的直至源极侧区域和漏极侧区域的形成的部分制造方法的图。
图21是用于说明第三实施例的场效应晶体管的在源极侧区域和漏极侧区域形成之后的部分制造方法的图。
图22是示出了第三实施例的场效应晶体管的制造方法的示例的流程图。
具体实施方式
下面将对实施本技术的方式(在下文中，被称为实施例)进行说明。该说明按照以下顺序进行：
1.第一实施例(栅极具有两个半导体区域的示例)
2.第二实施例(栅极具有三个半导体区域的示例)
2.第三实施例(栅极具有三个金属区域的示例)
1.第一实施例
电子设备的示例性构造
图1是示出了第一实施例的电子设备100的示例性构造的框图。电子设备100包括电源电路110、静电放电保护电路120和处理电路130。
电源电路110经由电源线119向静电放电保护电路120供给电力。静电放电保护电路120经由电源线129向处理电路130供给来自电源电路110的电力，并保护处理电路130免受静电放电(ESD，electrostatic discharge)的影响。处理电路130使用来自静电放电保护电路120的电力来进行预定处理。注意，静电放电保护电路120为权利要求书所记载的保护电路的示例。
静电放电保护电路
图2是示出了第一实施例的静电放电保护电路120的示例性构造的电路图。静电放电保护电路120包括电阻器121、电容元件122、反相器123和场效应晶体管200。
电阻器121的一端连接至电源线119和129以及场效应晶体管200，另一端连接至电容元件122和反相器123。电容元件122的一端连接至电阻器121和反相器123，另一端经接地线128接地而具有接地电位。与场效应晶体管200不同的晶体管(未示出)的栅极绝缘膜、配线层之间的平行平板等用作电容元件122。
此外，将由电容元件122和电阻器121组成的RC电路的时间常数设定为比由静电放电而产生的高电压脉冲的脉冲周期更长的时间。例如，通过1兆欧的电阻器121和1皮法的电容元件122，将时间常数设定为1微秒。这里，根据元件尺寸的大小等来调节电容元件122的电容量。
反相器123的输入端子连接至电阻器121和电容元件122之间的连接点，输出端子连接至场效应晶体管200的栅极。场效应晶体管200的栅极连接至反相器123，源极接地，并且漏极连接至电源线119和129以及电阻器121。
当脉冲周期短于RC电路的时间常数的高电压脉冲经由电源线119输入时，以上述方式连接的反相器123会输出高电平信号。通过该信号，场效应晶体管200会转换到导通状态。导通状态下的场效应晶体管200将由高电压脉冲产生的漏极电流排放至地，从而保护处理电路130免受高电压脉冲危害。以提高放电能力的观点看，期望作为导通状态下的漏极电流的导通电流更大。
此外，当施加一定的电源电压VDD时，反相器123输出低电平信号，场效应晶体管200转换到截止状态。在截止状态下，例如，在场效应晶体管200的栅极电压小于漏极电压的情况下，漏电流可能会流动。这样被栅极诱发的漏电流特别地被称为栅极诱发漏极泄漏(GIDL，gate-induced drain leakage)电流。以降低功耗的观点看，期望漏电流(GIDL电流等)小于或等于允许值。
场效应晶体管的示例性构造
图3中a为第一实施例的场效应晶体管200的剖面图的示例。剖面图示出了沿着平行于从场效应晶体管200的源极到漏极的方向且平行于与形成有场效应晶体管200的半导体基板的基板平面垂直的方向的平面的剖面。
场效应晶体管200包括源极220、漏极240、侧壁间隔件251和252、栅极绝缘膜245和栅极260。
源极220和漏极240形成在半导体基板210中。这些源极220和漏极240由N型半导体形成，并且半导体基板210由P型半导体形成。此外，具有高介电常数(高-k)的栅极绝缘膜245设置在半导体基板210的表面的位于源极220与漏极240之间的部分上。此外，栅极260设置在栅极绝缘膜245的表面上，并且在半导体基板210的位于栅极绝缘膜245下方的部分中形成轻掺杂漏极(LDD，lightly doped drain)231和232。通过形成轻掺杂漏极，能够抑制由热载流子导致的栅极绝缘膜245的劣化。
栅极260具有功函数不同的多个半导体区域，功函数是指将电子从表面取出至无限远所需的能量。例如，栅极260由P型半导体区域262和漏极侧N型半导体区域263构成。此外，在栅极260和栅极绝缘膜245的源极220侧的侧表面上设置有侧壁间隔件251，在栅极260和栅极绝缘膜245的漏极240侧的侧表面上设置有侧壁间隔件252。
漏极侧N型半导体区域263设置在从栅极绝缘膜245的漏极240侧的边缘起至栅极绝缘膜245的表面上的边界位置X1的区域中。此外，P型半导体区域262设置在从栅极绝缘膜245的源极220侧的边缘起至边界位置X1的区域中。例如，边界位置X1是与轻掺杂漏极232和半导体基板210之间的边界的位置大致一致的位置。
图3的b是示出了栅极260的杂质浓度梯度的示例的图。在栅极260中，当掺入杂质时，由于该杂质会扩散，因此在从源极220到漏极240的方向上出现杂质浓度梯度。这里，越接近源极220受主浓度(acceptor concentration)越高，并且越接近漏极240施主浓度(donor concentration)越高。出现该浓度梯度的栅极260被受主浓度或施主浓度具有预定值的边界位置X1划分成P型半导体区域262和漏极侧N型半导体区域263。
由于栅极260因此具有功函数不同的两个区域(262和263)，故在其边界位置X1中会出现如以下方程式所示的电位差Vd。
数学公式1
qVd＝φP-φN 方程式1
在以上方程式中，q为单位电荷。此外，右侧第一项为P型半导体区域262的功函数，第二项为漏极侧N型半导体区域263的功函数。这些功函数的单位例如是电子伏特(eV)。
通过方程式1可知，源极220侧的P型半导体区域262的电位高于漏极侧N型半导体区域263的电位。由于这样会在防止从漏极240向源极220的漏电流流动的方向上产生电位差，因此漏电流减小。
图4是示出了第一实施例的场效应晶体管200的特性的图。图中的纵轴表示漏极电流Id，横轴表示栅极电压VG。此外，点划线示出了栅极仅由P型半导体形成的比较例的场效应晶体管的特性，实线示出了栅极260设置有P型半导体区域262和漏极侧N型半导体区域263的场效应晶体管200的特性。将比较例与场效应晶体管200的特性对比可知，场效应晶体管200的导通电流Ion2与比较例的导通电流Ion1大致相当。另一方面，场效应晶体管200的漏电流Ioff2小于比较例的漏电流Ioff1。这是由于如上所述具有较高功函数的P型半导体区域262的电位高于漏极侧N型半导体区域263的电位。
图5是第一实施例中的漏极侧N型半导体区域263的面积被增大的场效应晶体管200的剖面图的示例。这里，漏极侧N型半导体区域263的面积表示在栅极绝缘膜245的表面中被漏极侧N型半导体区域263占用的面积。例如，从栅极绝缘膜245的漏极240侧的端部到边界位置X1的距离为d，在与从源极220到漏极240的方向垂直的方向上栅极260的长度为栅极宽度W。在这种情况下，漏极侧N型半导体区域263的面积为d×W。在图中，漏极侧N型半导体区域263的面积比在图3的情况下更大，并且其边界位置被调节至比X1更靠近源极220侧的X2。
这里，在场效应晶体管200中，导通电流Ion由以下方程式表示：
Ion＝Cox(VG–Vth-1/2×VD)×VD/L×W×u 方程式2
在以上方程式中，Cox为栅极绝缘膜245的电容量，其单位例如是法拉(F)。此外，VG为栅极电压，Vth为阈值电压。VD为漏极电压。这些电压的单位例如是伏特(V)。L为栅极长度，其表示在从源极220到漏极240的方向上的栅极260的栅极长度，W为栅极宽度。L和W的单位为例如米(m)。u为电荷迁移率，其单位为例如平方米每伏特每秒(m2/V·s)。
此外，方程式2中的场效应晶体管200的阈值电压Vth通常由以下方程式表示：
数学公式2
在以上方程式中，Vfb为平带电压，其单位例如为伏特(V)。右侧第二项为施主能级的深度，其单位例如为焦耳(J)。ε为硅的介电常数。Na为基板的杂质浓度，其单位为例如每立方米(m-3)。
此外，方程式3中的平带电压Vfb由以下方程式表示：
数学公式3
数学公式4
φG＝φP+φN 方程式5
方程式4的右侧第一项为栅极260的功函数，第二项为半导体基板210的功函数。此外，方程式5的右侧第一项为P型半导体区域262的功函数，第二项为漏极侧N型半导体区域263的功函数。
在栅极绝缘膜245的面积固定时，随着栅极绝缘膜245内的漏极侧N型半导体区域263的面积增大，施主的添加量增加，因此，漏极侧N型半导体区域263的功函数增大。另一方面，栅极绝缘膜245上的P型半导体区域262的面积减小，从而受主的添加量减少，并且P型半导体区域262的功函数减小。由于具有相对较大值的P型半导体区域262的功函数减小，并且具有较小值的漏极侧N型半导体区域263的功函数增大，所以通过方程式5可知，通过将上述功函数相加而获得的栅极260的功函数减小。如果栅极260的功函数减小，则通过方程式4可知，平带电压Vfb降低。如果平带电压Vfb降低，则通过方程式3可知，阈值电压Vth降低。如果阈值电压Vth降低，则通过方程式2可知，导通电流Ion增大。也就是说，漏极侧N型半导体区域263的面积越大，导通电流Ion也越大。
图6是示出了第一实施例中的漏极侧N型半导体区域的面积被增大的场效应晶体管200的剖面图的示例。图中的纵轴表示漏极电流Id，横轴表示栅极电压VG。此外，细实线示出了具有边界位置X1的场效应晶体管200的特性，粗实线示出了边界位置X2的场效应晶体管200的特性。如图中所示例，在漏极侧N型半导体区域263具有较大面积的情况下的导通电流Ion3大于在漏极侧N型半导体区域263具有较小面积的情况下的导通电流Ion2。注意，在漏极侧N型半导体区域263具有较大面积的情况下的漏电流Ioff3被抑制为与在漏极侧N型半导体区域263具有较小面积的情况下的漏电流Ioff2相当的程度。
因此，通过调节漏极侧N型半导体区域263的面积，可以实现场效应晶体管200的导通电流的增大和漏电流的抑制。
另一方面，具有仅由金属构成的栅极的一般的金属氧化物半导体(MOS，metaloxide semiconductor)型场效应晶体管难以同时实现导通电流的增大和漏电流的抑制。通过方程式2可知，虽然通过改变栅极长度L和栅极宽度W可以增大导通电流，但是同时会增大漏电流。另一方面，如果通过改变栅极长度L和栅极宽度W来减小漏电流，则也会减小导通电流。
图7是用于说明第一实施例的场效应晶体管200的直至侧壁间隔件251和252形成的部分制造方法的图。如图中所示例，首先，成膜装置(deposition apparatus)在半导体基板210的表面上形成栅极绝缘膜245，并且在栅极绝缘膜245的表面上形成多晶硅层264。
然后，如图7的b中所示，离子注入装置对诸如砷等施主进行离子化并进行施主注入，从而在半导体基板210中形成轻掺杂的漏极231和232。
接着，如图7的c中所示，成膜装置堆积绝缘膜，并且蚀刻装置对该绝缘膜进行各向同性蚀刻。因此，侧壁间隔件251和252形成在栅极绝缘膜245和多晶硅层264的侧表面上。
图8是用于说明第一实施例的场效应晶体管200的在侧壁间隔件251和252形成之后的部分制造方法的图。如图中所示例，曝光装置通过光刻对掩模271进行图案化，掩模271覆盖从栅极绝缘膜245的源极220侧的边缘到边界位置X1的这部分多晶硅层264。然后，离子注入装置注入离子化的施主，从而形成源极220、漏极240和漏极侧N型半导体区域263。
继而，如图8的b中所示，曝光装置通过光刻对掩模272进行图案化，掩模272仅在与多晶硅层264的部分对应的位置开口。接着，离子注入装置将受主离子化并将其注入到多晶硅层264中，从而形成P型半导体区域262。此后，通过热处理来活化杂质，并将配线连接到栅极260、源极220和漏极240中的各者。
图9是示出了第一实施例的场效应晶体管的制造方法的示例的流程图。将栅极绝缘膜245形成在半导体基板210的表面上，将多晶硅层264形成在栅极绝缘膜245的表面上(步骤S901)。然后，通过注入离子化的施主，在半导体基板210中形成轻掺杂漏极231和232(步骤S902)。继而，通过绝缘膜的面积与各向同性蚀刻来形成侧壁间隔件251和252(步骤S903)。接着，通过注入离子化的施主，形成源极220、漏极240和漏极侧N型半导体区域263(步骤S904)。之后，通过注入离子化的受主而形成P型半导体区域262(步骤S905)。注意，虽然在步骤S904之后执行步骤S905，但是也可以在步骤S905之后执行步骤S904。
因此，根据本技术的第一实施例，由于栅极260具有功函数不同的两个半导体区域，因此，在半导体区域之间的边界处产生电位差，从而能够在维持导通电流的同时抑制漏电流。
第一变形例
虽然在上述第一实施例中，在静电放电保护电路120中设置N型场效应晶体管200，也可以设置P型场效应晶体管来替代。该第一变形例的静电放电保护电路120与第一实施例的不同之处在于设置P型场效应晶体管来代替N型场效应晶体管。
图10是示出了第一实施例的第一变形例的静电放电保护电路120的示例性构造的电路图。第一变形例的静电放电保护电路120与第一实施例的不同之处在于不包括反相器123而包括代替N型场效应晶体管200的P型场效应晶体管201。
场效应晶体管201的栅极连接至电阻器121和电容元件122之间。此外，场效应晶体管201的源极连接至电源线119和129，并且漏极接地。
图11是第一实施例的第一变形例的场效应晶体管201的剖面图的示例。在半导体基板211中设置P型源极221和漏极241来代替N型源极220和漏极240。此外，源极侧P型半导体区域269形成在从栅极绝缘膜245的源极221侧的边缘起至边界位置X1的区域中，N型半导体区域268形成在从栅极绝缘膜245的漏极241侧的边缘起至边界位置X1的区域中。
因此，根据第一变形例，由于设置有P型场效应晶体管201，因此，无需在静电放电保护电路120中设置反相器123。
第二变形例
在上述第一实施例中，虽然在接地侧设置电容元件122且由反相器123反转信号，但是如果在电源侧设置电容元件122，则无需设置反相器123。第一实施例的这样的第二变形例的静电放电保护电路120与第一实施例的不同之处在于在电源侧设置电容元件122。
图12是示出了第一实施例的第二变形例的静电放电保护电路120的示例性构造的电路图。第二变形例的静电放电保护电路120与第一实施例的不同之处在于静电放电保护电路120不包括反相器123。
此外，第二变形例的电容元件122的一端连接至电源线119和129，另一端连接至场效应晶体管200的栅极和电阻器121。第二变形例的电阻器121的一端连接至电容元件122和场效应晶体管200，并且另一端接地。
因此，根据第二实施例，由于在电源侧设置电容元件122，因此无需在静电放电保护电路120中设置反相器123。
第三变形例
虽然在上述第一实施例中，电信号因电阻器121和电容元件122而被延迟，但是在场效应晶体管200中形成有寄生电容的情况下，无需设置电阻器121和电容元件122。第一实施例的这样的第三变形例的静电放电保护电路120与第一实施例的不同之处在于静电放电保护电路120不包括电阻器121和电容元件122。
图13是示出了第一实施例的第三变形例的静电放电保护电路120的示例性构造的电路图。第三变形例的静电放电保护电路120与第一实施例的不同之处在于静电放电保护电路120不包括电阻器121和电容元件122，并且场效应晶体管200的栅极接地。此外，在第三变形例的场效应晶体管200的背栅极处形成寄生电容，电信号因该寄生电容而被延迟。
因此，根据第三变形例，由于电信号被场效应晶体管200的寄生电容延迟，因此无需在静电放电保护电路120中设置电阻器121和电容元件122。
2.第二实施例
虽然在上述第一实施例中，在栅极260中形成两个半导体区域，但是在栅极260中也可以形成三个半导体区域。第二实施例的场效应晶体管200与第一实施例的不同之处在于栅极260具有三个半导体区域。
图14是第二实施例的场效应晶体管200的剖面图的示例。第二实施例的场效应晶体管200与第一实施例的不同之处在于场效应晶体管200进一步包括源极侧N型半导体区域261。
源极侧N型半导体区域261设置在从栅极绝缘膜245的源极220侧的边缘起至栅极绝缘膜245的表面上的边界位置X0的区域中。边界位置X0为比边界位置X1更靠近源极220的位置，并且与轻掺杂漏极231与半导体基板210之间的边界的位置大致一致。
图15是用于说明第二实施例的场效应晶体管200的制造方法的图。在形成侧壁间隔件251和252之后，如图中所示，曝光装置通过光刻对掩模273进行图案化，掩模273覆盖从边界位置X0到边界位置X1的区域。然后，离子注入装置离子化并注入施主，从而形成源极220、漏极240、源极侧N型半导体区域261和漏极侧N型半导体区域263。
然后，如图15的b中所示，曝光装置通过光刻对掩模274进行图案化，掩模274仅在与多晶硅层264的部分对应的位置处开口。接着，离子注入装置将受主离子化并注入到多晶硅层264中，从而形成P型半导体区域262。
在第二实施例中，如图15的b中所示，掩模274的边缘被调节至边界位置X0。由于边界位置X0比栅极绝缘膜245的源极220侧的边缘更靠近漏极240侧，即使掩模274的边缘的位置稍微偏移，也不太可能在注入离子化受主时将离子注入到源极220中。另一方面，在未设置源极侧N型半导体区域261的第一实施例中，如果在形成P型半导体区域262时掩模边缘的位置偏移，则存在着离子被注入到源极220中的可能性。如果将离子化的受主注入到N型源极220中，则源极220的导电性降低，并且场效应晶体管200的特性恶化。通过如此形成源极侧N型半导体区域261，能够抑制用作受主的离子被注入至源极220中。
图16是第二实施例中的漏极侧N型半导体区域263的面积被增大的场效应晶体管的剖面图的示例。例如，在源极侧N型半导体区域261的边界位置保持为X0时，将漏极侧N型半导体区域263的边界位置从X1调整为X2。
与第一实施例相同，随着漏极侧N型半导体区域263的面积增大，漏电流被抑制并且导通电流增大。另一方面，如果源极侧N型半导体区域261的面积增大，则会产生与漏极侧N型半导体区域263相反极性的电位差。因此，就抑制漏电流而言，无需使源极侧N型半导体区域261的面积大于漏极侧N型半导体区域263的面积。
注意，在场效应晶体管200为P型的情况下，同样地，也可在栅极中设置三个半导体区域。在这种情况下，在栅极中，在源极侧形成源极侧P型半导体区域，在漏极侧形成漏极侧P型半导体区域，并且N型半导体区域形成在二者之间。
图17是用于说明第二实施例的漏极侧N型半导体区域263及源极侧N型半导体区域261各者的面积与漏极电流之间的关系的图。与第一实施例相同，在栅极绝缘膜245的面积固定的情况下，随着漏极侧N型半导体区域263的面积增大，漏电流被抑制并且导通电流增大。另一方面，随着源极侧N型半导体区域261的面积增大，漏电流增大并且导通电流也增大。基于这些关系，调节源极侧N型半导体区域261和漏极侧N型半导体区域263的面积，使得在漏电流被抑制为允许值以下的范围内增大导通电流。
因此，根据第二实施例，由于进一步设置源极侧N型半导体区域261，通过调节源极侧N型半导体区域261和漏极侧N型半导体区域263的面积，能够实现导通电流的增大和漏电流的抑制。
3.第三实施例
虽然在上述第一实施例中，在栅极260中形成两个半导体区域，但是在栅极中也可以形成三个金属区域。该第三实施例的场效应晶体管200与第一实施例的不同之处在于栅极260具有三个金属区域。
图18是第三实施例的场效应晶体管200的剖面图的示例。第三实施例的场效应晶体管200与第一实施例的不同之处在于栅极260具有源极侧区域265、中间区域266和漏极侧区域267。
源极侧区域265设置在从栅极绝缘膜245的源极220侧的边缘起至边界位置X1的区域中，漏极侧区域267设置在从栅极绝缘膜245的漏极240侧的边缘起至边界位置X0的区域中。此外，中间区域266设置在位于两个边界之间的区域中。
源极侧区域265和漏极侧区域267由功函数相同的金属(例如，钼)形成。此外，中间区域266由具有比源极侧区域265和漏极侧区域267功函数更大的金属(例如，铂)形成。注意，也可由除钼和铂之外的其它金属来形成各个区域。
此外，在P型场效应晶体管200中，可以设置有三个金属区域。在这种情况下，中间区域266由比源极侧区域265和漏极侧区域267功函数更小的金属形成。
此外，虽然在栅极260中设置有源极侧区域265、中间区域266和漏极侧区域267这三个区域，但是也可仅设置这些区域中的两个区域。在场效应晶体管200为N型的情况下，仅设置中间区域266和漏极侧区域267，在P型的情况下，仅设置源极侧区域265和中间区域266。
此外，虽然源极侧区域265和漏极侧区域267面积相同，但是可将它们构造成具有不同的面积。与第二实施例相同，可以调节这些面积来抑制漏电流并增大导通电流。
图19是用于说明第三实施例的场效应晶体管200的直至化学机械平坦化的部分制造方法的图。在形成侧壁间隔件251和252之后，离子注入装置离子化并注入施主，从而形成源极220、漏极240和N型半导体区域280。
然后，如图19的b中所示，成膜装置堆积二氧化硅膜281。然后，如图的c中所示，化学机械平坦化(CMP)装置在二氧化硅膜281上进行化学机械平坦化，从而使N型区域280露出。
图20是用于说明第三实施例的场效应晶体管200的直至源极侧区域265和漏极侧区域267形成的部分制造方法的图。在CMP之后，如图的a中所示，蚀刻装置通过选择性蚀刻来去除N型半导体区域280。然后，如图的b中所示，溅射装置进行溅射以堆积钼。如图的c中所示，通过蚀刻装置进行各向异性蚀刻，以仅剩余侧壁间隔件251和252周边的那部分钼的方式去除钼。由此，形成源极侧区域265和漏极侧区域267。
图21是用于说明第三实施例的场效应晶体管200的在源极侧区域265和漏极侧区域267形成之后的部分制造方法的图。如图的a中所示，溅射装置通过溅射来堆积铂。然后，如图的b中所示，CMP装置进行化学机械平坦化，以使二氧化硅膜281露出。由此，形成中间区域266。然后，如图的c中所示，通过蚀刻等去除二氧化硅膜281。
图22是示出了第三实施例的场效应晶体管的制造方法的示例的流程图。第三实施例的制造方法与第一实施例的不同之处在于执行步骤S910至S918来代替步骤S904和S905。
在形成侧壁间隔件251和252之后(步骤S903)，通过注入离子化施主来形成源极220、漏极240和N型半导体区域280(步骤S910)。然后，形成二氧化硅膜281(步骤S911)，并进行化学机械平坦化(步骤S912)。
接着，通过选择性蚀刻来去除N型半导体区域280(步骤S913)，并堆积钼(步骤S914)。通过各向异性蚀刻，以仅剩余侧壁间隔件251和252周边的那部分钼的方式将钼去除(步骤S915)。由此，形成源极侧区域265和漏极侧区域267。
接着，堆积铂(步骤S916)，并进行化学机械平坦化(步骤S917)。然后，去除二氧化硅膜281(步骤S918)。
因此，根据本技术的第三实施例，由于设置有功函数不同的源极侧区域265、中间区域266和漏极侧区域267，通过调节它们的面积，能够实现导通电流的增大和漏电流的抑制。
注意，上述实施例示出了用于实施本技术的示例，并且实施例的事项和权利要求书中的发明特定事项彼此具有对应关系。同样，权利要求书中的发明特定事项和本技术实施例中的与所述发明特定事项名称相同的事项彼此具有对应关系。注意，然而，本技术不限于这些实施例，并且可以在不脱离本技术的真实主旨和范围的情况下对实施例进行各种修改来实现本技术。
注意，效果不一定限于这里所说明的效果，并且可以是本公开中说明的任何效果。
注意，本技术也可采用以下构造：
(1)一种晶体管，其包括：
源极；
漏极；
栅极绝缘膜，其布置在所述源极与所述漏极之间；以及
栅极，其布置在所述栅极绝缘膜的表面上，并且具有功函数不同的多个区域。
(2)根据(1)所述的晶体管，其中，所述多个区域包括两个区域。
(3)根据(2)所述的晶体管，其中，
所述两个区域中的一者是布置在所述漏极侧的N型半导体区域，
所述述两个区域中的另一者是布置在所述源极侧的P型半导体区域，并且
所述漏极和所述源极由N型半导体形成。
(4)根据(2)所述的晶体管，其中，
所述两个区域中的一者是布置在所述源极侧的N型半导体区域，
所述述两个区域中的另一者是布置在所述漏极侧的P型半导体区域，并且
所述漏极和所述源极由P型半导体形成。
(5)根据(1)所述的晶体管，其中，所述多个区域包括：漏极侧区域，其布置在所述漏极侧；源极侧区域，其布置在所述源极侧；以及中间区域，其布置在所述漏极侧区域与所述源极侧区域之间。
(6)根据(5)所述的晶体管，其中，
所述漏极侧区域和所述源极侧区域以及所述源极和所述漏极由N型半导体形成，并且
所述中间区域由P型半导体形成。
(7)根据(5)所述的晶体管，其中，
所述漏极侧区域和所述源极侧区域以及所述源极和所述漏极由P型半导体形成，并且
所述中间区域由N型半导体形成。
(8)根据(5)至(7)中任一项所述的晶体管，其中，所述漏极侧区域和所述源极侧区域具有不同的面积。
(9)根据(1)至(8)中任一项所述的晶体管，其中，所述多个区域由功函数不同的金属形成。
(10)一种保护电路，其包括：
电源线，其连接至电源；
接地线，其具有预定电位；
源极，其连接至所述电源线；
漏极，其连接至所述接地线；
栅极绝缘膜，其布置在所述源极与所述漏极之间；以及
栅极，其设置在所述栅极绝缘膜的表面上，并具有功函数不同的多个区域。
(11)根据(10)所述的保护电路，进一步包括电容元件，所述电容元件使通过所述电源线输入的电信号延迟，
其中，被延迟的所述电信号输入至所述栅极。
(12)一种晶体管的制造方法，所述方法包括硅层形成步骤、第一添加步骤和第二添加步骤，
在所述硅层形成步骤中，在半导体基板的表面的栅极绝缘膜上形成硅层；
在所述第一添加步骤中，将预定杂质添加至所述硅层的一部分和所述半导体基板的预定区域；并且
在所述第二添加步骤中，将不同于所述预定杂质的杂质添加至所述硅层的除了所述一部分以外的部分。
(13)一种晶体管的制造方法，所述方法包括第一堆积步骤、蚀刻步骤和第二堆积步骤，
在所述第一堆积步骤中，在半导体基板的表面的栅极绝缘膜上堆积预定金属；
在所述蚀刻步骤中，以残留所述预定金属的一部分的方式通过蚀刻去除所述预定金属；并且
在所述第二堆积步骤中，在所述栅极绝缘膜的表面上堆积不同于所述预定金属的金属。
附图标记列表
100 电子设备
110 电源电路
120 静电放电保护电路
121 电阻器
122 电容元件
123 反相器
130 处理电路
200、201 场效应晶体管
210、211 半导体基板
220、221 源极
231、232 轻掺杂漏极
240、241 漏极
245 栅极绝缘膜
251、252 侧壁间隔件
260 栅极
261 源极侧N型半导体区域
262 P型半导体区域
263 漏极侧N型半导体区域
264 多晶硅层
265 源极侧区域
266 中间区域
267 漏极侧区域
268、280 N型半导体区域
269 源极侧P型半导体区域
271、272、273、274 掩模
281 二氧化硅膜

Claims (13)

1.一种晶体管，其包括：
源极；
漏极；
栅极绝缘膜，其布置在所述源极与所述漏极之间；以及
栅极，其布置在所述栅极绝缘膜的表面上，并且具有功函数不同的多个区域。
2.根据权利要求1所述的晶体管，其中，所述多个区域包括两个区域。
3.根据权利要求2所述的晶体管，其中，
所述两个区域中的一者是布置在所述漏极侧的N型半导体区域，
所述述两个区域中的另一者是布置在所述源极侧的P型半导体区域，并且
所述漏极和所述源极由N型半导体形成。
4.根据权利要求2所述的晶体管，其中，
所述两个区域中的一者是布置在所述源极侧的N型半导体区域，
所述述两个区域中的另一者是布置在所述漏极侧的P型半导体区域，并且
所述漏极和所述源极由P型半导体形成。
5.根据权利要求1所述的晶体管，其中，所述多个区域包括：漏极侧区域，其布置在所述漏极侧；源极侧区域，其布置在所述源极侧；以及中间区域，其布置在所述漏极侧区域与所述源极侧区域之间。
6.根据权利要求5所述的晶体管，其中，
所述漏极侧区域和所述源极侧区域以及所述源极和所述漏极由N型半导体形成，并且
所述中间区域由P型半导体形成。
7.根据权利要求5所述的晶体管，其中，
所述漏极侧区域和所述源极侧区域以及所述源极和所述漏极由P型半导体形成，并且
所述中间区域由N型半导体形成。
8.根据权利要求5所述的晶体管，其中，所述漏极侧区域和所述源极侧区域具有不同的面积。
9.根据权利要求1所述的晶体管，其中，所述多个区域由功函数不同的金属形成。
10.一种保护电路，其包括：
电源线，其连接至电源；
接地线，其具有预定电位；
源极，其连接至所述电源线；
漏极，其连接至所述接地线；
栅极绝缘膜，其布置在所述源极与所述漏极之间；以及
栅极，其设置在所述栅极绝缘膜的表面上，并具有功函数不同的多个区域。
11.根据权利要求10所述的保护电路，进一步包括电容元件，所述电容元件使通过所述电源线输入的电信号延迟，
其中，被延迟的所述电信号输入至所述栅极。
12.一种晶体管的制造方法，所述方法包括硅层形成步骤、第一添加步骤和第二添加步骤，
在所述硅层形成步骤中，在半导体基板的表面的栅极绝缘膜上形成硅层；
在所述第一添加步骤中，将预定杂质添加至所述硅层的一部分和所述半导体基板的预定区域；并且
在所述第二添加步骤中，将不同于所述预定杂质的杂质添加至所述硅层的除了所述一部分以外的部分。
13.一种晶体管的制造方法，所述方法包括第一堆积步骤、蚀刻步骤和第二堆积步骤，
在所述第一堆积步骤中，在半导体基板的表面的栅极绝缘膜上堆积预定金属；
在所述蚀刻步骤中，以残留所述预定金属的一部分的方式通过蚀刻去除所述预定金属；并且
在所述第二堆积步骤中，在所述栅极绝缘膜的表面上堆积不同于所述预定金属的金属。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115249748A (zh) * 2021-05-21 2022-10-28 成都芯源系统有限公司 提供静电放电保护的mosfet及其制造方法
CN117498845A (zh) * 2023-11-23 2024-02-02 上海类比半导体技术有限公司 低漏电开关及芯片

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108039365B (zh) * 2017-09-25 2021-01-12 中国科学院微电子研究所 一种晶体管、钳位电路及集成电路
CN108039364B (zh) * 2017-09-25 2021-01-12 中国科学院微电子研究所 一种晶体管、钳位电路及集成电路
CN108039362B (zh) * 2017-09-25 2021-01-12 中国科学院微电子研究所 一种晶体管、钳位电路及集成电路
EP3944317A1 (en) * 2020-07-21 2022-01-26 Nexperia B.V. An electrostatic discharge protection semiconductor structure and a method of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5593909A (en) * 1993-06-25 1997-01-14 Samsung Electronics Co., Ltd. Method for fabricating a MOS transistor having an offset resistance
US5977591A (en) * 1996-03-29 1999-11-02 Sgs-Thomson Microelectronics S.R.L. High-voltage-resistant MOS transistor, and corresponding manufacturing process
US20040183119A1 (en) * 2003-02-19 2004-09-23 Takaaki Negoro Metal oxide silicon transistor and semiconductor apparatus having high lambda and beta performances
US20110147837A1 (en) * 2009-12-23 2011-06-23 Hafez Walid M Dual work function gate structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3526164B2 (ja) * 1997-03-10 2004-05-10 株式会社ルネサステクノロジ 半導体記憶装置のレイアウト構造
US6225669B1 (en) * 1998-09-30 2001-05-01 Advanced Micro Devices, Inc. Non-uniform gate/dielectric field effect transistor
JP2004281843A (ja) * 2003-03-18 2004-10-07 Toshiba Corp 静電気放電保護素子およびこれを備える半導体集積回路装置
US7545007B2 (en) * 2005-08-08 2009-06-09 International Business Machines Corporation MOS varactor with segmented gate doping
US20080308870A1 (en) * 2007-06-15 2008-12-18 Qimonda Ag Integrated circuit with a split function gate
US8735983B2 (en) * 2008-11-26 2014-05-27 Altera Corporation Integrated circuit transistors with multipart gate conductors
JP2012253241A (ja) * 2011-06-03 2012-12-20 Sony Corp 半導体集積回路およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5593909A (en) * 1993-06-25 1997-01-14 Samsung Electronics Co., Ltd. Method for fabricating a MOS transistor having an offset resistance
US5977591A (en) * 1996-03-29 1999-11-02 Sgs-Thomson Microelectronics S.R.L. High-voltage-resistant MOS transistor, and corresponding manufacturing process
US20040183119A1 (en) * 2003-02-19 2004-09-23 Takaaki Negoro Metal oxide silicon transistor and semiconductor apparatus having high lambda and beta performances
US20110147837A1 (en) * 2009-12-23 2011-06-23 Hafez Walid M Dual work function gate structures

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115249748A (zh) * 2021-05-21 2022-10-28 成都芯源系统有限公司 提供静电放电保护的mosfet及其制造方法
CN117498845A (zh) * 2023-11-23 2024-02-02 上海类比半导体技术有限公司 低漏电开关及芯片

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