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CN107170824A - 半导体装置 - Google Patents

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CN107170824A
CN107170824A CN201611215720.5A CN201611215720A CN107170824A CN 107170824 A CN107170824 A CN 107170824A CN 201611215720 A CN201611215720 A CN 201611215720A CN 107170824 A CN107170824 A CN 107170824A
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metal
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semiconductor fin
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Abstract

一种半导体装置，包括衬底、绝缘体、栅极介电层、第一栅极结构及第二栅极结构。所述衬底包括沟槽、第一半导体鳍及第二半导体鳍。所述第一栅极结构配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍。所述第一栅极结构包括第一金属栅极及覆盖所述第一金属栅极的第一介电顶盖。所述第二栅极结构配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍。所述第二栅极结构包括第二金属栅极及覆盖所述第二金属栅极的第二介电顶盖。所述第一金属栅极的功函数小于所述第二金属栅极的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。

Description

半导体装置
技术领域
本发明的实施例涉及一种半导体装置。
背景技术
随着半导体装置的大小不断按比例缩减，已开发出三维多栅极结构(例如鳍型场效晶体管(fin-type field effect transistor，FinFET))以取代平面的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)装置。鳍型场效晶体管的结构性特征为从衬底的表面直立延伸的硅系鳍，且包绕于由所述鳍形成的导电沟道周围的栅极进一步提供对所述沟道的更好的电性控制。
目前，为了实现具有低且对称的阈值电压(Vth)的n型鳍型场效晶体管及p型鳍型场效晶体管，在n型鳍型场效晶体管及p型鳍型场效晶体管的金属栅极制作中使用不同的功函数金属。在目前的金属栅极回蚀(etch back)工艺期间，鳍型场效晶体管的良率(yieldrate)及可靠性可能劣化。
发明内容
本发明的实施例提出一种半导体装置，包括衬底、绝缘体、栅极介电层、第一栅极结构及第二栅极结构。所述衬底包括沟槽、第一半导体鳍及第二半导体鳍。所述第一栅极结构配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍。所述第一栅极结构包括第一金属栅极及覆盖所述第一金属栅极的第一介电顶盖。所述第二栅极结构配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍。所述第二栅极结构包括第二金属栅极及覆盖所述第二金属栅极的第二介电顶盖。所述第一金属栅极的功函数小于所述第二金属栅极的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1K是根据某些实施例的半导体装置的n型鳍型场效晶体管的制作方法的立体图。
图2A至图2K是根据某些实施例的半导体装置的p型鳍型场效晶体管的制作方法的立体图。
[符号的说明]
100：衬底
100a：图案化衬底
102a：垫层
102a’：图案化垫层
102b：掩模层
102b’：图案化掩模层
104：图案化光刻胶层
106：沟槽
108a：第一半导体鳍
108b：第二半导体鳍
110：绝缘材料
110’：经抛光的绝缘材料
110a：绝缘体
112：栅极介电层
114a：第一拟栅极条
114b：第二拟栅极条
116a：第一间隔壁
116b：第二间隔壁
118：图案化介电层
120：第一金属栅极
120a：第一功函数金属
120b：第一主金属
122：第二金属栅极
122a：第二功函数金属
122b：第二主金属
124a：第一介电顶盖
124b：第二介电顶盖
C1：第一空腔
C2：第二空腔
D1、D2：长度方向
GR1：第一栅极凹陷
GR2：第二栅极凹陷
SW1、SW2：侧壁
T1、T2、T3、T4：顶表面
TH1、TH2：最大厚度
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
本发明的实施例阐述鳍型场效晶体管的示例性制作工艺。在本发明的某些实施例中可在块状硅(bulk silicon)衬底上形成鳍型场效晶体管。再者，作为替代形式，可在绝缘体上硅(silicon-on-insulator，SOI)衬底或绝缘体上锗(germanium-on-insulator，GOI)衬底上形成鳍型场效晶体管。此外，根据实施例，所述硅衬底可包括其他导电层或其他半导体元件(例如晶体管、二极管等)。所述实施例在本上下文中不受限制。
图1A至图1K是根据某些实施例的半导体装置的n型鳍型场效晶体管的制作方法的立体图，且图2A至图2K是根据某些实施例的半导体装置的p型鳍型场效晶体管的制作方法的立体图。
参照图1A及图2A，提供衬底100。在一个实施例中，衬底100包括晶体硅衬底(例如，晶片)。根据设计要求，衬底100可包括各种n型掺杂区及p型掺杂区。图1A中所示的衬底100的部分被掺杂以n型掺杂剂，而图2A中所示的衬底100的部分被掺杂以p型掺杂剂。举例来说，所述p型掺杂剂可为硼或BF2或者其组合，而所述n型掺杂剂可为磷、砷或其组合。在某些实施例中，包括n型掺杂区及p型掺杂区的衬底100可为n型衬底或p型衬底，所述n型衬底具有形成于其中的p型掺杂区(例如，p井)，所述p型衬底具有形成于其中的n型掺杂区(例如，n井)。在某些替代实施例中，包括n型掺杂区及p型掺杂区的衬底100可由下列制成：其他合适的元素半导体，例如金刚石或锗；合适的化合物半导体，例如砷化镓、碳化硅、砷化铟或磷化铟；或者合适的合金半导体，例如碳化硅锗、磷化镓砷或磷化镓铟。
在某些实施例中，在衬底100的n型掺杂区(在图1A中示出)及p型掺杂区(在图2A中示出)上依序形成垫层102a及掩模层102b。垫层102a可为例如由热氧化(thermaloxidation)工艺形成的氧化硅薄膜。垫层102a可作为衬底100与掩模层102b之间的粘着层。垫层102a也可作为刻蚀掩模层102b的刻蚀终止层。举例来说，掩模层102b是通过低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)或等离子体增强型化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)而形成的氮化硅层。掩模层102b在后续光刻(photolithography)工艺期间被用作硬掩模。接着，在掩模层102b上形成具有预定图案的图案化光刻胶层104。
参照图1A至图1B以及图2A至图2B，依序刻蚀未被图案化光刻胶层104覆盖的掩模层102b及垫层102a，以形成图案化掩模层102b’及图案化垫层102a’，从而暴露出下面的衬底100。利用图案化掩模层102b’、图案化垫层102a’及图案化光刻胶层104作为掩模，将衬底100图案化以形成图案化衬底100a。刻蚀衬底100被图案化掩模层102b’、图案化垫层102a’及图案化光刻胶层104所暴露出的部分，以形成沟槽106、形成于n型区(在图1B中示出)中的至少一个第一半导体鳍108a及形成于p型区(在图2B中示出)中的至少一个第二半导体鳍108b。第一半导体鳍108a是n型半导体鳍，且第二半导体鳍108b是p型半导体鳍。图1B中所示的第一半导体鳍108a的数目以及图2B中所示的第二半导体鳍108b的数目仅用于说明，在某些替代实施例中，根据实际设计要求，可形成两个或更多个第一半导体鳍108a及第二半导体鳍108b。在将衬底100图案化之后，第一半导体鳍108a及第二半导体鳍108b被图案化掩模层102b’、图案化垫层102a’及图案化光刻胶层104覆盖。形成于衬底100的n型区(在图1B中示出)中的两个邻近的沟槽106通过第一半导体鳍108a彼此间隔开，且形成于衬底100的p型区(在图2B中示出)中的两个邻近的沟槽106通过第二半导体鳍108b彼此间隔开。
第一半导体鳍108a的高度、第二半导体鳍108b的高度及沟槽106的深度介于约5nm至约500nm的范围内。在形成第一半导体鳍108a、第二半导体鳍108b及沟槽106之后，接着移除图案化光刻胶层104。在一个实施例中，可进行清洗(cleaning)工艺来移除图案化衬底100a的天然氧化物。可利用经稀释的氢氟(diluted hydrofluoric，DHF)酸或其他合适的清洗溶液来进行所述清洗工艺。
参照图1B至图1C及图2B至图2C，在图案化衬底100a之上形成绝缘材料110，以覆盖形成于n型区(在图1C中示出)中的第一半导体鳍108a及形成于p型区(在图2C中示出)中的第二半导体鳍108b。此外，绝缘材料110填充沟槽106。除第一半导体鳍108a及第二半导体鳍108b之外，绝缘材料110进一步覆盖图案化垫层102a’及图案化掩模层102b’。举例来说，绝缘材料110包括氧化硅、氮化硅、氮氧化硅、旋涂(spin-on)介电材料或低介电常数的介电材料。可通过高密度等离子体化学气相沉积(high-density-plasma chemical vapordeposition，HDP-CVD)、次大气压化学气相沉积(sub-atmospheric CVD，SACVD)或旋涂来形成绝缘材料110。
参照图1C至图1D及图2C至图2D，举例来说，进行化学机械抛光工艺来移除绝缘材料110的一部分、图案化掩模层102b’及图案化垫层102a’，直至暴露出第一半导体鳍108a的顶表面T1及第二半导体鳍108b的顶表面T2为止。如图1D及图2D中所示，在对绝缘材料110进行抛光之后，形成经抛光的绝缘材料110’，且经抛光的绝缘材料110’的顶表面T3与第一半导体鳍108a的顶表面T1及第二半导体鳍108b的顶表面T2实质上共平面。
参照图1D至图1E及图2D至图2E，通过刻蚀工艺局部地移除经抛光的绝缘材料110’，进而在图案化衬底100a上形成绝缘体110a，且每一绝缘体110a对应地位于其中一个沟槽106中。在某些实施例中，所述刻蚀工艺可为使用氢氟酸(hydrofluoric acid，HF)的湿刻蚀(wet etching)工艺或干刻蚀(dry etching)工艺。绝缘体110a的顶表面T4低于第一半导体鳍108a的顶表面T1及第二半导体鳍108b的顶表面T2。换句话说，第一半导体鳍108a及第二半导体鳍108b从绝缘体110a的顶表面T4突出，且因此暴露出第一半导体鳍108a的侧壁SW1及第二半导体鳍108b的侧壁SW2。
参照图1E至图1F及图2E至图2F，在形成绝缘体110a之后，形成栅极介电层112以共形地覆盖绝缘体110a的顶表面T4、第一半导体鳍108a的顶表面T1、第二半导体鳍108b的顶表面T2、第一半导体鳍108a的侧壁SW1及第二半导体鳍108b的侧壁SW2。在某些实施例中，栅极介电层112可包含氧化硅、氮化硅、氮氧化硅或高介电常数的介电质。高介电常数的介电质包括金属氧化物。用于高介电常数的介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或其混合物。在一个实施例中，栅极介电层112是厚度在约0.2nm至50nm范围内的高介电常数的介电层。可通过例如原子层沉积(atomic layer deposition，ALD)、化学气相沉积(chemical vapordeposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、热氧化或紫外臭氧氧化(UV-ozone oxidation)等合适的工艺来形成栅极介电层112。
参照图1F至图1G及图2F至图2G，在栅极介电层112上形成至少一个第一拟栅极条114a及至少一个第二拟栅极条114b，其中第一拟栅极条114a局部地覆盖第一半导体鳍108a，而第二拟栅极条114b局部地覆盖第二半导体鳍108b。第一拟栅极条114a及第二拟栅极条114b的长度方向D1不同于第一半导体鳍108a及第二半导体鳍108b的长度方向D2。在某些实施例中，第一拟栅极条114a及第二拟栅极条114b的长度方向D1垂直于第一半导体鳍108a及第二半导体鳍108b的长度方向D2。图1G及图2G中所示的第一拟栅极条114a及第二拟栅极条114b的数目仅用于说明，在某些替代实施例中，可根据实际设计要求形成更多的拟栅极条。第一拟栅极条114a及第二拟栅极条114b包含含硅材料，例如多晶硅、非晶硅或其组合。
如图1G及图2G中所示，在形成第一拟栅极条114a及第二拟栅极条114b之后，分别在第一拟栅极条114a的侧壁上及第二拟栅极条114b的侧壁上形成一对第一间隔壁116a及一对第二间隔壁116b。如图1G及图2G中所示，所述第一间隔壁116a及所述第二间隔壁116b形成于栅极介电层112上且沿第一拟栅极条114a的侧壁及第二拟栅极条114b的侧壁延伸。所述第一间隔壁116a及所述第二间隔壁116b是由例如氮化硅或SiCON等介电材料而形成。所述第一间隔壁116a及所述第二间隔壁116b可包括单层式结构或多层式结构。由于所述第一间隔壁116a被第一拟栅极条114a间隔开，因此所述第一间隔壁116a之间的间隙实质上等于第一拟栅极条114a的宽度。相似地，由于所述第二间隔壁116b被第二拟栅极条114b间隔开，因此所述第二间隔壁116b之间的间隙实质上等于第二拟栅极条114b的宽度。
参照图1H及图2H，形成图案化介电层118，以覆盖未被第一拟栅极条114a、第二拟栅极条114b、第一间隔壁116a及第二间隔壁116b覆盖的栅极介电层112。图案化介电层118的顶表面与第一拟栅极条114a的顶表面及第二拟栅极条114b的顶表面实质上共平面。在某些实施例中，在形成图案化介电层118之前，可提前进行某些工艺(例如，栅极介电层112的图案化工艺、半导体鳍凹陷(fin-recessing)工艺、对半导体鳍进行的应变源极/漏极外延工艺、硅化(silicidation)工艺等)。不再对上述可选的工艺予以赘述。
参照图1H至图1I，移除第一拟栅极条114a及第二拟栅极条114b。在某些实施例中，例如通过刻蚀工艺来移除第一拟栅极条114a及第二拟栅极条114b。通过适当地选择刻蚀剂，第一拟栅极条114a及第二拟栅极条114b被移除，同时不会对第一间隔壁116a及第二间隔壁116b、图案化介电层118以及栅极介电层112造成显著损坏。在移除第一拟栅极条114a及第二拟栅极条114b之后，在所述第一间隔壁116a之间形成第一空腔C1，且在所述第二间隔壁116b之间形成第二空腔C2。换句话说，栅极介电层112被第一空腔C1及第二空腔C2局部地暴露出。
参照图1I至图1J及图2I至图2J，在形成第一空腔C1及第二空腔C2之后，在第一空腔C1中形成第一金属栅极120以使第一金属栅极120填充第一空腔C1，并且在第二空腔C2中形成第二金属栅极122以使第二金属栅极122填充第二空腔C2。第一金属栅极120局部地覆盖第一半导体鳍108a，而第二金属栅极122局部地覆盖第二半导体鳍108b。第一金属栅极120的功函数小于第二金属栅极122的功函数。第一金属栅极120包含配置于栅极介电层112上的第一功函数金属120a及嵌于第一功函数金属120a中的第一主金属120b。第二金属栅极122包含配置于栅极介电层112上的第二功函数金属122a及嵌于第二功函数金属122a中的第二主金属122b。
在某些实施例中，可通过以下步骤形成第一金属栅极120：依序沉积第一功函数金属层及第一主金属层；对位于第一空腔C1外部的所述第一功函数金属层及所述第一主金属层进行抛光；以及通过刻蚀工艺局部地移除第一空腔C1中的所述第一功函数金属层及所述第一主金属层，以形成第一金属栅极120及位于所述第一间隔壁116a之间的第一栅极凹陷GR1。举例来说，通过Ar、O2、N2、He、SO2、Cl2、SiCl4、SF6、BCl3、NF3、HBr、CH4、CF4、CHF3、CH2F2、CH3F、C4F8、CxHyFz(x>0，y>0，z>0)或其组合对所述第一功函数金属层及所述第一主金属层进行回蚀(back-etch)。如图1J中所示，由于刻蚀选择性，与所述第一主金属层相比，对所述第一功函数金属层的刻蚀更为高效，所以第一主金属120b会从第一功函数金属120a的顶表面突出。
相似地，可通过以下步骤形成第二金属栅极122：依序沉积第二功函数金属层及第二主金属层；对位于第二空腔C2外部的所述第二功函数金属层及所述第二主金属层进行抛光；以及通过另一刻蚀工艺局部地移除第二空腔C2中的所述第二功函数金属层及所述第二主金属层，以形成第二金属栅极122及位于所述第二间隔壁116b之间的第二栅极凹陷GR2。举例来说，通过Ar、O2、N2、He、SO2、Cl2、SiCl4、SF6、BCl3、NF3、HBr、CH4、CF4、CHF3、CH2F2、CH3F、C4F8、CxHyFz(x>0，y>0，z>0)或其组合对所述第二功函数金属层及所述第二主金属层进行回蚀。如图2J中所示，由于刻蚀选择性，与所述第二主金属层相比，对所述第二功函数金属层的刻蚀更为高效，所以第二主金属122b会从第二功函数金属122a的顶表面突出。
应注意，为了实现具有低且对称的阈值电压(Vth)的n型鳍型场效晶体管及p型鳍型场效晶体管，第二功函数金属122a比第一功函数金属120a厚，且第二主金属122b比第一主金属120b薄。由于第二功函数金属122a比第一主金属120a厚，因而第二空腔C2中用于形成第二主金属122b的空间小于第一空腔C1中用于形成第一主金属120b的空间。因此，第一主金属120b的宽度大于第二主金属122b的宽度。
如图1J及图2J中所示，由于与第一功函数金属120a相比，刻蚀工艺对第二功函数金属122a的刻蚀更为高效，因此第二栅极凹陷GR2的最大深度大于第一栅极凹陷GR1的最大深度。
在某些实施例中，第一金属栅极120的第一主金属120b及第二金属栅极122的第二主金属122b可由相同的材料制成且具有相同的功函数；并且第一功函数金属120a的功函数可小于第二功函数金属122a的功函数。举例来说，第一功函数金属120a的功函数可小于第一主金属120b的功函数，而第二功函数金属122a的功函数可大于第二主金属122b的功函数。在某些实施例中，具有较低的功函数(例如，4eV)的第一功函数金属120a可包括钽(Ta)、氮化钽(TaN)、氮化钛(TiN)或其组合，而具有较高的功函数(例如，5.5eV)的第二功函数金属122a可包括钽(Ta)、氮化钽(TaN)、氮化钛(TiN)或其组合；并且第一主金属120b及第二主金属122b包括钨(W)等。举例来说，第一主金属120b及第二主金属122b的功函数可为4.5eV。
参照图1J至图1K及图2J至图2K，在形成位于所述第一间隔壁116a之间的第一金属栅极120及位于所述第二间隔壁116b之间的第二金属栅极122之后，分别在第一栅极凹陷GR1及第二栅极凹陷GR2中形成第一介电顶盖124a及第二介电顶盖124b。第一介电顶盖124a覆盖第一金属栅极120的顶表面，且第二介电顶盖124b覆盖第二金属栅极122的顶表面。换句话说，第一主金属120b嵌于第一功函数金属120a及第一介电顶盖124a中，而第二主金属122b嵌于第二功函数金属122a及第二介电顶盖124b中。如图1K及图2K中所示，第一介电顶盖124a的最大厚度TH1小于第二介电顶盖124b的最大厚度TH2。
在第一栅极凹陷GR1中形成第一介电顶盖124a之后，便已在栅极介电层112上形成包括第一金属栅极120及第一介电顶盖124a的第一栅极结构，其中第一主金属120b延伸至且嵌于第一介电顶盖124a中。在第二栅极凹陷GR2中形成第二介电顶盖124b之后，便已在栅极介电层112上形成包括第二金属栅极122及第二介电顶盖124b的第二栅极结构，其中第二主金属122b延伸至且嵌于第二介电顶盖124b中。第一栅极结构与第二栅极结构具有相同的总厚度。在某些实施例中，覆盖第一金属栅极的侧壁及第一介电顶盖124a的侧壁的一对第一间隔壁116a可被视作第一栅极结构的一部分，且覆盖第二金属栅极的侧壁及第二介电顶盖124b的侧壁的一对第二间隔壁116b可被视作第二栅极结构的一部分。
在包括至少一个n型鳍型场效晶体管及至少一个p型鳍型场效晶体管的上述半导体装置中，金属栅极回蚀(etch back)工艺的工艺窗口得到放大。因此，鳍型场效晶体管的良率及可靠性得到增强。
根据本发明的某些实施例，提供一种半导体装置，所述半导体装置包括衬底、多个绝缘体、栅极介电层、第一栅极结构及第二栅极结构。所述衬底包括多个沟槽、位于所述沟槽之间的第一半导体鳍及位于所述沟槽之间的第二半导体鳍。所述绝缘体位于所述沟槽中。所述栅极介电层覆盖所述绝缘体、所述第一半导体鳍及所述第二半导体鳍。所述第一栅极结构配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍。所述第一栅极结构包括第一金属栅极及覆盖所述第一金属栅极的第一顶表面的第一介电顶盖。所述第二栅极结构配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍。所述第二栅极结构包括第二金属栅极及覆盖所述第二金属栅极的第二顶表面的第二介电顶盖。所述第一金属栅极的功函数小于所述第二金属栅极的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。
在所述的半导体装置中，所述第一半导体鳍是n型掺杂半导体鳍，且所述第二半导体鳍是p型掺杂半导体鳍。
在所述的半导体装置中，所述第一栅极结构的厚度等于所述第二栅极结构的厚度。
在所述的半导体装置中，所述第一栅极结构进一步包括覆盖所述第一金属栅极的侧壁及所述第一介电顶盖的侧壁的一对第一间隔壁，且所述第二栅极结构进一步包括覆盖所述第二金属栅极的侧壁及所述第二介电顶盖的侧壁的一对第二间隔壁。
在所述的半导体装置中，所述第一金属栅极包含配置于所述栅极介电层上的第一功函数金属及嵌于所述第一功函数金属中的第一主金属，所述第二金属栅极包含配置于所述栅极介电层上的第二功函数金属及嵌于所述第二功函数金属中的第二主金属，且所述第一功函数金属的功函数小于所述第二功函数金属的功函数。
在所述的半导体装置中，所述第一主金属的功函数等于所述第二主金属的功函数。
在所述的半导体装置中，所述第一主金属延伸至所述第一介电顶盖中，且所述第二主金属延伸至所述第二介电顶盖中。
在所述的半导体装置中，所述第一主金属的宽度大于所述第二主金属的宽度。
根据本发明的替代实施例，提供一种半导体装置，所述半导体装置包括衬底、多个绝缘体、栅极介电层、第一栅极结构及第二栅极结构。所述衬底包括多个沟槽、位于所述沟槽之间的第一半导体鳍及位于所述沟槽之间的第二半导体鳍。所述绝缘体位于所述沟槽中。所述栅极介电层覆盖所述绝缘体、所述第一半导体鳍及所述第二半导体鳍。所述第一栅极结构配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍。所述第一栅极结构包括一对第一间隔壁、第一金属栅极及第一介电顶盖，其中所述第一金属栅极配置于所述一对第一间隔壁之间，位于所述一对第一间隔壁之间的第一栅极凹陷形成于所述第一金属栅极上方，且所述第一介电顶盖填充所述第一栅极凹陷。所述第二栅极结构配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍。所述第二栅极结构包括一对第二间隔壁、第二金属栅极及第二介电顶盖，其中所述第二金属栅极配置于所述一对第二间隔壁之间，位于所述一对第二间隔壁之间的第二栅极凹陷形成于所述第二金属栅极上方，且所述第二介电顶盖填充所述第二栅极凹陷。所述第一金属栅极的功函数小于所述第二金属栅极的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。
在所述的半导体装置中，所述第一半导体鳍是n型掺杂半导体鳍，且所述第二半导体鳍是p型掺杂半导体鳍。
在所述的半导体装置中，所述第一栅极结构的厚度等于所述第二栅极结构的厚度。
在所述的半导体装置中，所述第一金属栅极包含配置于所述栅极介电层上的第一功函数金属及嵌于所述第一功函数金属中的第一主金属，所述第二金属栅极包含配置于所述栅极介电层上的第二功函数金属及嵌于所述第二功函数金属中的第二主金属，且所述第一功函数金属的功函数小于所述第二功函数金属的功函数。
在所述的半导体装置中，所述第一主金属的功函数等于所述第二主金属的功函数。
在所述的半导体装置中，所述第一主金属延伸至所述第一介电顶盖中且所述第二主金属延伸至所述第二介电顶盖中。
在所述的半导体装置中，所述第一主金属的宽度大于所述第二主金属的宽度。
在所述的半导体装置中，所述第一栅极凹陷的深度小于所述第二栅极凹陷的深度。
根据本发明的又一些替代实施例，提供一种鳍型场效晶体管，所述鳍型场效晶体管包括衬底、多个绝缘体、栅极介电层、第一栅极结构及第二栅极结构。所述衬底包括多个沟槽、位于所述沟槽之间的第一半导体鳍及位于所述沟槽之间的第二半导体鳍。所述绝缘体位于所述沟槽中。所述栅极介电层覆盖所述绝缘体、所述第一半导体鳍及所述第二半导体鳍。所述第一栅极结构配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍。所述第一栅极结构包含配置于所述栅极介电层上的第一功函数金属、第一主金属及第一介电顶盖，其中所述第一主金属嵌于所述第一功函数金属及所述第一介电顶盖中。所述第二栅极结构配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍。所述第二栅极结构包含配置于所述栅极介电层上的第二功函数金属、第二主金属及第二介电顶盖，其中所述第二主金属嵌于所述第二功函数金属及所述第二介电顶盖中。所述第一功函数金属的功函数小于所述第二功函数金属的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。
在所述的半导体装置中，所述第一半导体鳍是n型掺杂半导体鳍，且所述第二半导体鳍是p型掺杂半导体鳍。
在所述的半导体装置中，所述第一主金属的功函数等于所述第二主金属的功函数。
在所述的半导体装置中，所述第一主金属的宽度大于所述第二主金属的宽度。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种半导体装置，其特征在于，包括：
衬底，包括多个沟槽、位于所述沟槽之间的第一半导体鳍及位于所述沟槽之间的第二半导体鳍；
多个绝缘体，位于所述沟槽中；
栅极介电层，覆盖所述绝缘体、所述第一半导体鳍及所述第二半导体鳍；
第一栅极结构，配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍，所述第一栅极结构包括第一金属栅极及覆盖所述第一金属栅极的第一顶表面的第一介电顶盖；以及
第二栅极结构，配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍，所述第二栅极结构包括第二金属栅极及覆盖所述第二金属栅极的第二顶表面的第二介电顶盖，其中所述第一金属栅极的功函数小于所述第二金属栅极的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。
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