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CN107026084B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN107026084B
CN107026084B CN201610073062.4A CN201610073062A CN107026084B CN 107026084 B CN107026084 B CN 107026084B CN 201610073062 A CN201610073062 A CN 201610073062A CN 107026084 B CN107026084 B CN 107026084B
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Abstract

本发明公开了半导体装置及其制造方法，涉及半导体技术领域。该方法包括：提供半导体结构；去除各第一组鳍片的未被其栅极结构覆盖的露出部分的至少一部分；在各第一组鳍片的剩余部分上执行第一外延生长，形成第一外延体；对第一外延体执行第一退火处理，使得第一外延体的下部体积增加上部体积减小，其中第一外延体在第一退火处理前后都是彼此分离的；在第一外延体上执行第二外延生长，形成第二外延体；对第二外延体执行第二退火处理，使得第二外延体的下部体积增加上部体积减小，其中第二外延体在第二退火处理前后都是彼此分离的。本发明使得器件的应力效应变大，外延体的接触面积变大，接触电阻减小，提高器件性能。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及半导体装置及其制造方法。
背景技术
随着鳍式场效应晶体管(Fin Field-Effect Transistor，简称为FinFET)的发展，寄生外部电阻Rext变得越来越重要。寄生外部电阻主要来源于源区/漏区(S/D)的硅化物与硅之间的接触电阻。
大部分金属会造成比较强的费米能级钉扎(Fermi level pinning，简称为FLP)效应，使得费米能级接近硅带隙的中间位置。这造成比较大的肖特基势垒高度(SchottkyBarrier Height)，从而使得接触电阻恶化。由于费米能级钉扎效应，从而造成很难减小肖特基势垒高度。关于接触电阻与肖特基势垒高度的关系如关系式(1)所示。
Figure BDA0000920115130000011
其中，ρc为硅化物与硅之间的接触电阻率，ФBn为肖特基势垒高度，ND为N型杂质掺杂浓度，εr为相对介电常数，m*为电子有效质量，
Figure BDA0000920115130000012
为普朗克常量，q为电子电荷。
现有技术中，FinFET的源极或漏极处的硅化物作为接触体，形成该接触体时会出现两种情况：
1)相邻的硅化物发生融合，这造成接触体的面积比较小，并且应力效应也会降低；
2)相邻的硅化物未发生融合，但是该硅化物的外延体积比较小，应力效应不明显，接触体的表面为多边形，并且接触体的面积不够大，接触体的电阻较大。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了新的技术方案。
本发明一个实施例的目的之一是：提供一种半导体装置的制造方法。本发明一个实施例的目的之一是：提供一种半导体装置。从而使得器件的应力效应变大，接触电阻减小。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括以下步骤：提供半导体结构，所述半导体结构包括：衬底结构，所述衬底结构包括半导体衬底；突出于所述衬底结构的一个或多个鳍片，所述鳍片包括半导体层，所述半导体层延伸到所述半导体衬底中，所述一个或多个鳍片包括用于形成第一类型器件的第一组鳍片；以及分别包绕所述一个或多个鳍片的一部分的栅极结构；去除各所述第一组鳍片的未被其栅极结构覆盖的露出部分的至少一部分；在各所述第一组鳍片的剩余部分上执行第一外延生长，形成第一外延体；对所述第一外延体执行第一退火处理，使得所述第一外延体的下部体积增加上部体积减小，其中所述第一外延体在所述第一退火处理前后都是彼此分离的；在对所述第一外延体执行第一退火处理之后，在所述第一外延体上执行第二外延生长，形成第二外延体；对所述第二外延体执行第二退火处理，使得所述第二外延体的下部体积增加上部体积减小，其中所述第二外延体在所述第二退火处理前后都是彼此分离的。
在一些实施例中，所述衬底结构还包括在所述半导体衬底之上的绝缘层，所述一个或多个半导体鳍片突出于所述绝缘层。
在一些实施例中，所述去除包括：利用图案化的第一蚀刻掩模对露出所述第一组鳍片的未被其栅极结构覆盖的露出部分进行蚀刻。
在一些实施例中，所述第一退火处理为原位退火；所述第一退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。
在一些实施例中，所述第二退火处理为原位退火；所述第二退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。
在一些实施例中，所述一个或多个鳍片还包括用于形成第二类型器件的第二组鳍片；在所述去除步骤之前，所述方法还包括：在所述半导体结构上形成第一阻挡层；以及去除所述第一组鳍片上的第一阻挡层，以露出各所述第一组鳍片的未被其相应栅极结构覆盖的露出部分。
在一些实施例中，在第二退火处理之后，所述方法还包括：在所述第二外延体上形成第二阻挡层；去除所述第二组鳍片上的第一阻挡层，以露出各所述第二组鳍片的未被其相应栅极结构覆盖的露出部分；去除各所述第二组鳍片的未被其栅极部分覆盖的露出部分的至少一部分；在所述第二组鳍片的每一个鳍片的剩余部分上执行第三外延生长，形成第三外延体；对所述第三外延体执行第三退火处理，使得所述第三外延体的下部体积增加上部体积减小，其中所述第三外延体在所述第三退火处理前后都是彼此分离的；在对所述第三外延体执行第三退火处理之后，在所述第三外延体上执行第四外延生长，形成第四外延体；对所述第四外延体执行第四退火处理，使得所述第四外延体的下部体积增加上部体积减小，其中所述第四外延体在所述第四退火处理前后都是彼此分离的。
在一些实施例中，所述第三退火处理为原位退火；所述第三退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。
在一些实施例中，所述第四退火处理为原位退火；所述第四退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。
在一些实施例中，所述鳍片的半导体层为硅，外延生长的材料为SiGe或者SiP。
根据本发明的第二方面，提供了一种一种半导体装置，包括：半导体结构，所述半导体结构包括：衬底结构，所述衬底结构包括半导体衬底；突出于所述衬底结构的一个或多个半导体鳍片，所述鳍片包括半导体层，所述半导体层延伸到所述半导体衬底中，所述一个或多个鳍片包括用于形成第一类型器件的第一组鳍片；以及分别包绕所述一个或多个鳍片的一部分的栅极结构；所述第一组鳍片包括在各所述第一组鳍片的栅极结构两侧的外延体；其中所述外延体彼此分离，并且所述外延体的下半部体积大于上半部体积。
在一些实施例中，所述一个或多个鳍片还包括用于形成第二类型器件的第二组鳍片。
在一些实施例中，所述第二组鳍片的每一个鳍片包括在栅极结构两侧的外延体；其中，所述第二组鳍片的每一个鳍片的外延体彼此分离，并且下半部体积大于上半部体积。
在一些实施例中，所述鳍片的半导体层为硅，所述外延体的材料为SiGe或者SiP。
本发明通过两次外延生长和两次退火的过程，可以使得外延体的体积增加且变得细长，接近于球状，并且相邻的外延体彼此分离，从而可以使得器件的应力效应变大，外延体的接触面积变大，接触电阻减小，进而能够提高器件性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。
图2A是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图2B是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图2C是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图2D是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图2E是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图2F是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3A是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3B是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3C是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3D是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3E是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3F是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3G是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3H(1)是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3H(2)是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3I是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3J是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3K是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3L是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3M是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3N是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3O是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3P是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图3Q是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。图2A至图2F分别是示意性地示出根据本发明一些实施例的半导体装置的制造过程中若干阶段的结构的示意图。下面结合图1以及图2A至图2F详细描述本发明一些实施例的半导体装置的制造方法。
在步骤S11，提供半导体结构。该半导体结构包括：衬底结构，该衬底结构包括半导体衬底；突出于该衬底结构的一个或多个鳍片，所述鳍片包括半导体层，所述半导体层延伸到半导体衬底中，所述一个或多个鳍片包括用于形成第一类型器件的第一组鳍片；以及分别包绕所述一个或多个鳍片的一部分的栅极结构。
图2A示意性地示出了从半导体结构的源区或漏区的截面看去的视图，其中还示意性地示出了从该截面看到的栅极结构。如图2A所示，提供半导体结构20，该半导体结构20可以包括：衬底结构30、突出于该衬底结构30的一个或多个鳍片41，以及分别包绕所述一个或多个鳍片的一部分的栅极结构50。
该衬底结构30包括半导体衬底(例如硅)31。
所述鳍片包括半导体层(例如硅层)40，该半导体层40延伸到半导体衬底31中。所述一个或多个鳍片可以包括用于形成第一类型器件的第一组鳍片41。
该栅极结构50可以包括包绕所述鳍片露出部分的至少一部分的栅极绝缘物(例如二氧化硅)51和栅极绝缘物51上的栅极(例如多晶硅或金属栅极)52。
为了说明的清晰，在后续步骤的结构示意图中，将不再示出栅极结构，本领域技术人员可以明白后续步骤的结构示意图的栅极结构的位置。
在一些实施例中，如图2A所示，衬底结构30还可以包括在半导体衬底31之上的绝缘层32，所述一个或多个半导体鳍片突出于该绝缘层32。
应理解，在本文中，术语“鳍片”常常是指突出于衬底结构(其包括半导体衬底或者包括半导体衬底以及衬底上绝缘层)的鳍片部分，以便于说明；但有时也泛指广义的鳍片。
回到图1，在步骤S12，去除各第一组鳍片的未被其栅极结构覆盖的露出部分的至少一部分。
图2B示意性地示出了在步骤S12的结构的横截面图。如图2B所示，去除各第一组鳍片41的未被其栅极结构覆盖的露出部分的至少一部分。
在一些实施例中，该去除步骤可以包括：利用图案化的第一蚀刻掩模(例如光致抗蚀剂，未示出)对露出第一组鳍片的未被其栅极结构覆盖的露出部分进行蚀刻。
回到图1，在步骤S13，在各第一组鳍片的剩余部分上执行第一外延生长，形成第一外延体。
图2C示意性地示出了在步骤S13的结构的横截面图。如图2C所示，在各第一组鳍片41的剩余部分上执行第一外延生长，形成第一外延体61。
在一些实施例中，半导体层41的材料为硅，外延生长的材料可以为SiGe(锗硅)或者SiP(硅磷)。例如，该第一组鳍片为用于N沟道器件的鳍片，该第一外延生长的材料为SiGe。在执行第一外延生长时，可以进行原位掺杂，例如原位掺入硼(B)，以形成P型的第一外延体(SiGe)。
回到图1，在步骤S14，对第一外延体执行第一退火处理，使得第一外延体的下部体积增加上部体积减小，其中第一外延体在第一退火处理前后都是彼此分离的。
图2D示意性地示出了在步骤S14的结构的横截面图。如图2D所示，对第一外延体61执行第一退火处理，使得第一外延体61的下部体积增加上部体积减小。第一外延体61在第一退火处理前后都是彼此分离的。在第一退火处理期间，例如Si原子和Ge原子将发生迁移，从而使得第一外延体的下部体积逐渐增加而上部体积逐渐减小，形成比较细长的形状。如图中所示，在某些实现方式中，外延体顶部可以变得类似于指尖状或草莓状，而表面变成曲面。
在一些实施例中，第一退火处理可以为原位退火。这里，原位退火是指在外延生长之后，不离开外延腔室，而在外延腔室中直接进行退火处理。这种原位退火处理可以防止外延体在离开腔室后接触外部气体形成氧化等。
在一些实施例中，第一退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。优选地，第一退火处理以以下条件执行：在氢气气氛下、在750℃的温度，退火时间为20分钟。例如，该第一退火处理可以用于对SiGe材料的外延体进行处理。
回到图1，在步骤S15，在对第一外延体执行第一退火处理之后，在第一外延体上执行第二外延生长，形成第二外延体。
图2E示意性地示出了在步骤S15的结构的横截面图。如图2E所示，在对第一外延体61执行第一退火处理之后，在第一外延体61上执行第二外延生长，形成第二外延体62。
在一些实施例中，外延生长的材料可以对应地为SiGe(锗硅)或者SiP(硅磷)。例如，前面所述的第一外延体为SiGe，这里第二外延生长的材料可以为SiGe。
回到图1，在步骤S16，对第二外延体执行第二退火处理，使得第二外延体的下部体积增加上部体积减小，其中第二外延体在第二退火处理前后都是彼此分离的。
图2F示意性地示出了在步骤S16的结构的横截面图。如图2F所示，对第二外延体62执行第二退火处理，使得第二外延体62的下部体积增加上部体积减小，其中第二外延体62在第二退火处理前后都是彼此分离的。在第二退火处理期间，例如Si原子和Ge原子将发生迁移，从而使得第二外延体的下部体积逐渐增加而上部体积逐渐减小，形成比较细长的形状。在某些实现方式中，外延体顶部可以变得类似于指尖状或草莓状，而表面变成曲面。
在一些实施例中，第二退火处理可以为原位退火。在一些实施例中，第二退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。优选地，第二退火处理以以下条件执行：在氢气气氛下、在750℃的温度，退火时间为20分钟。
至此，提供了本发明一些实施例的半导体装置的制造方法。在该方法中，通过两次外延生长和两次退火的过程，可以使得外延体的体积增加且变得细长，类似于指尖状或草莓状，并且相邻的外延体彼此分离，从而可以使得器件的应力效应变大，外延体的接触面积变大，接触电阻减小，进而能够提高器件性能。
当然，本发明实施例的范围并不仅限于两次外延生长和两次退火处理步骤，还可以包括更多次外延生长和更多次退火处理的步骤，例如三次外延生长和三次退火处理等。
在本发明的实施例中，所述一个或多个鳍片还包括用于形成第二类型器件的第二组鳍片。在所述去除步骤之前，所述方法还包括：在半导体结构上形成第一阻挡层；以及去除第一组鳍片上的第一阻挡层，以露出各第一组鳍片的未被其相应栅极结构覆盖的露出部分。
图3A至3Q是示意性地示出根据本发明另一些实施例的半导体装置的制造过程中若干阶段的结构的示意图。
首先，如图3A所示，提供半导体结构90，该半导体结构90可以包括：衬底结构30，突出于该衬底结构30的一个或多个鳍片，以及分别包绕所述一个或多个鳍片的一部分的栅极结构(图3A中未示出)。
该衬底结构30例如可以包括半导体衬底(例如硅)31和在半导体衬底31之上的绝缘层32。
所述鳍片包括半导体层(例如硅层)40，该半导体层40延伸到半导体衬底31中且突出于绝缘层32。所述一个或多个鳍片包括用于形成第一类型器件的第一组鳍片41和用于形成第二类型器件的第二组鳍片42。例如，第一类型器件可以为PMOS晶体管器件，第二类型器件可以为NMOS晶体管器件。
接下来，如图3A所示，在半导体结构90上形成第一阻挡层45。例如该第一阻挡层可以包括：硅的氧化物、硅的氮化物等。例如，可以通过沉积工艺形成第一阻挡层。
接下来，如图3B所示，去除第一组鳍片41上的第一阻挡层45，以露出各第一组鳍片41的未被其相应栅极结构覆盖的露出部分。例如，可以形成图案化的第一蚀刻掩模(例如光致抗蚀剂)46，覆盖第二组鳍片42，露出第一组鳍片41，然后利用例如蚀刻工艺去除第一组鳍片41上的第一阻挡层45的至少一部分。
接下来，如图3C所示，利用图案化的第一蚀刻掩模46对露出第一组鳍片41的未被其栅极结构覆盖的露出部分进行蚀刻，去除各第一组鳍片41的未被其栅极结构覆盖的露出部分的至少一部分。然后去除第一蚀刻掩模46。
接下来，如图3D所示，在各第一组鳍片41的剩余部分上执行第一外延生长，形成第一外延体61。例如，第一组鳍片可以由Si形成，第一外延体的材料可以为SiGe。
接下来，如图3E所示，类似地，对第一外延体61执行第一退火处理，使得第一外延体61的下部体积增加上部体积减小，其中第一外延体61在第一退火处理前后都是彼此分离的。
接下来，如图3F所示，类似地，在对第一外延体61执行第一退火处理之后，在第一外延体61上执行第二外延生长，形成第二外延体62。例如，第二外延体的材料可以为SiGe。
接下来，如图3G所示，对第二外延体62执行第二退火处理，使得第二外延体62的下部体积增加上部体积减小，其中第二外延体62在第二退火处理前后都是彼此分离的。
在本发明的实施例中，在第二退火处理之后，半导体装置的制造方法还可以包括以下步骤：
如图3H(1)或图3H(2)所示，在第二外延体62上形成第二阻挡层55。例如，可以通过氧化或者沉积等工艺形成第二阻挡层。第二阻挡层可以包括：硅的氧化物、硅的氮化物等。这里，图3H(1)示出了通过氧化在第二外延体62上形成第二阻挡层55的示例。而图3H(2)示出了通过沉积在第二外延体62上形成第二阻挡层55的示例，其中为了后续工艺图示和说明的方便，将所形成的第二阻挡层与剩余的第一阻挡层共同以一层来表示。在后续的工艺的说明中，采用了图3H(1)的示例来进行说明，但本领域技术人员将理解，这些工艺也同样适用于图3H(2)的示例。
接下来，如图3I所示，去除第二组鳍片42上的第一阻挡层45，以露出各第二组鳍片42的未被其相应栅极结构覆盖的露出部分。例如，可以形成图案化的第二蚀刻掩模(例如光致抗蚀剂)56，覆盖第一组鳍片41和第二外延体62，露出第二组鳍片42，然后利用例如蚀刻工艺去除第二组鳍片42上的第一阻挡层45的至少一部分。
接下来，如图3J所示，去除各第二组鳍片42的未被其栅极部分覆盖的露出部分的至少一部分。例如，利用图案化的第二蚀刻掩模56对露出第二组鳍片42的未被其栅极结构覆盖的露出部分进行蚀刻，去除各第二组鳍片42的未被其栅极结构覆盖的露出部分的至少一部分。然后去除第二蚀刻掩模56。
在一些实施例中，第二组鳍片42的剩余部分高于第一组鳍片41的剩余部分。第二组鳍片的剩余部分较高是为了更方便在其上进行外延生长。
接下来，如图3K所示，在第二组鳍片42的每一个鳍片的剩余部分上执行第三外延生长，形成第三外延体71。例如，第三外延体的材料可以为SiP。
接下来，如图3L所示，对第三外延体71执行第三退火处理，使得第三外延体的下部体积增加上部体积减小，其中第三外延体71在第三退火处理前后都是彼此分离的。在第三退火处理期间，Si原子将发生迁移，从而使得第三外延体的下部体积逐渐增加而上部体积逐渐减小，形成比较细长的形状。
在一些实施例中，第三退火处理可以为原位退火。
在一些实施例中，第三退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。优选地，第三退火处理以以下条件执行：在氢气气氛下、在750℃的温度，退火时间为20分钟。
接下来，如图3M所示，在对第三外延体71执行第三退火处理之后，在第三外延体71上执行第四外延生长，形成第四外延体72。例如，第四外延体的材料可以为SiP。
接下来，如图3N所示，对第四外延体72执行第四退火处理，使得第四外延体72的下部体积增加上部体积减小，其中第四外延体72在第四退火处理前后都是彼此分离的。在第四退火处理期间，Si原子将发生迁移，从而使得第四外延体的下部体积逐渐增加而上部体积逐渐减小，形成比较细长的形状，鳍片顶部可以变得类似于指尖状或草莓状，而表面变成曲面。
在一些实施例中，第四退火处理可以为原位退火。
在一些实施例中，第四退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。优选地，第四退火处理以以下条件执行：在氢气气氛下、在750℃的温度，退火时间为20分钟。
接下来，如图3O所示，图3N所示的结构上沉积形成层间电介质层75。例如，该层间电介质层可以为二氧化硅。
接下来，如图3P所示，利用图案化的掩模层(图3P未示出)对层间电介质层75以及第二阻挡层55执行蚀刻，形成开口81，露出第二外延体62至少一部分以及第四外延体72的至少一部分。
接下来，如图3Q所示，在开口81中分别形成至第二外延体62和第四外延体72的接触电极82。该接触电极可以为铜、铝等金属材料。例如，可以先在图3P所示的结构上沉积形成接触电极材料，然后通过平坦化(例如化学机械平坦化)工艺形成接触电极。
至此，提供了本发明另一些实施例的半导体装置的制造方法。在该方法中，分别形成了用于第一类型器件(例如PMOS晶体管器件)的第二外延体和用于第二类型器件(例如NMOS晶体管器件)的第四外延体。通过两次外延生长和两次退火的过程，可以使得外延体的体积增加且变得细长，可以变得类似于指尖状或草莓状，而表面变成曲面，并且相邻的外延体彼此分离，从而可以使得器件的应力效应变大，外延体的接触面积变大，接触电阻减小，进而能够提高器件性能。
本发明还提供了一种半导体装置，如图3Q所示，该半导体装置包括：半导体结构，该半导体结构包括：衬底结构30、突出于该衬底结构30的一个或多个半导体鳍片，以及分别包绕所述一个或多个鳍片的一部分的栅极结构(图3Q未示出)。该衬底结构30包括半导体衬底(例如硅)31。所述鳍片包括半导体层(例如硅层)40，所述半导体层40延伸到半导体衬底31中，所述一个或多个鳍片包括用于形成第一类型器件的第一组鳍片41。第一组鳍片41包括在各第一组鳍片的栅极结构两侧的外延体(例如前面所述的第二外延体62)。其中所述外延体彼此分离，并且所述外延体的下半部体积大于上半部体积。例如，外延体的材料可以为SiGe或者SiP。
在一些实施例中，如图3Q所示，所述一个或多个鳍片还包括用于形成第二类型器件的第二组鳍片42。
在一些实施例中，如图3Q所示，第二组鳍片42的每一个鳍片包括在栅极结构两侧的外延体(例如前面所述的第四外延体72)。其中，第二组鳍片的每一个鳍片的外延体彼此分离，并且下半部体积大于上半部体积。
在一些实施例中，如图3Q所示，半导体装置还可以包括：形成在半导体结构上的层间电介质层75，以及位于该层间电介质层75中的与外延体接触的接触电极82。
本发明的实施例中，半导体装置的外延体的体积比较大且细长，类似于指尖状或草莓状，而表面变成曲面，并且相邻的外延体彼此分离，从而可以使得应力效应较大，外延体的接触面积较大，接触电阻比较小，进而提高器件性能。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (8)

1.一种半导体装置的制造方法，其特征在于，包括以下步骤：
提供半导体结构，所述半导体结构包括：
衬底结构，所述衬底结构包括半导体衬底；
突出于所述衬底结构的一个或多个鳍片，所述鳍片包括半导体层，所述半导体层延伸到所述半导体衬底中，所述一个或多个鳍片包括用于形成第一类型器件的第一组鳍片；以及
分别包绕所述一个或多个鳍片的一部分的栅极结构；
去除各所述第一组鳍片的未被其栅极结构覆盖的露出部分的至少一部分；其中，所述去除包括：利用图案化的第一蚀刻掩模对露出所述第一组鳍片的未被其栅极结构覆盖的露出部分进行蚀刻；
在各所述第一组鳍片的剩余部分上执行第一外延生长，形成第一外延体；
对所述第一外延体执行第一退火处理，使得所述第一外延体的下部体积增加上部体积减小，其中所述第一外延体在所述第一退火处理前后都是彼此分离的；其中，所述第一退火处理为原位退火；所述第一退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟；
在对所述第一外延体执行第一退火处理之后，在所述第一外延体上执行第二外延生长，形成第二外延体；
对所述第二外延体执行第二退火处理，使得所述第二外延体的下部体积增加上部体积减小，其中所述第二外延体在所述第二退火处理前后都是彼此分离的。
2.根据权利要求1所述半导体装置的制造方法，其特征在于，所述衬底结构还包括在所述半导体衬底之上的绝缘层，所述一个或多个半导体鳍片突出于所述绝缘层。
3.根据权利要求1所述半导体装置的制造方法，其特征在于，
所述第二退火处理为原位退火；
所述第二退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。
4.根据权利要求1所述半导体装置的制造方法，其特征在于，
所述一个或多个鳍片还包括用于形成第二类型器件的第二组鳍片；
在所述去除步骤之前，所述方法还包括：
在所述半导体结构上形成第一阻挡层；以及
去除所述第一组鳍片上的第一阻挡层，以露出各所述第一组鳍片的未被其相应栅极结构覆盖的露出部分。
5.根据权利要求4所述半导体装置的制造方法，其特征在于，在第二退火处理之后，还包括：
在所述第二外延体上形成第二阻挡层；
去除所述第二组鳍片上的第一阻挡层，以露出各所述第二组鳍片的未被其相应栅极结构覆盖的露出部分；
去除各所述第二组鳍片的未被其栅极部分覆盖的露出部分的至少一部分；
在所述第二组鳍片的每一个鳍片的剩余部分上执行第三外延生长，形成第三外延体；
对所述第三外延体执行第三退火处理，使得所述第三外延体的下部体积增加上部体积减小，其中所述第三外延体在所述第三退火处理前后都是彼此分离的；
在对所述第三外延体执行第三退火处理之后，在所述第三外延体上执行第四外延生长，形成第四外延体；
对所述第四外延体执行第四退火处理，使得所述第四外延体的下部体积增加上部体积减小，其中所述第四外延体在所述第四退火处理前后都是彼此分离的。
6.根据权利要求5所述半导体装置的制造方法，其特征在于，
所述第三退火处理为原位退火；
所述第三退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。
7.根据权利要求5所述半导体装置的制造方法，其特征在于，
所述第四退火处理为原位退火；
所述第四退火处理以以下条件执行：在氢气气氛下、在700℃至800℃的温度，退火时间为5分钟至30分钟。
8.根据权利要求1所述半导体装置的制造方法，其特征在于，
所述鳍片的半导体层的材料为硅，
外延生长的材料为SiGe或者SiP。
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