CN106981475A - 器件、封装的半导体器件和半导体器件封装方法 - Google Patents

Abstract

本发明实施例公开了器件、封装的半导体器件和封装半导体器件的方法。在一些实施例中，器件包括第一互连结构、连接至第一互连结构的第一集成电路管芯，以及设置在第一集成电路管芯上方，并与其连接的第二集成电路管芯。第二互连结构设置在第二集成电路管芯上方。第一通孔连接在第一互连结构和第二互连结构之间，第二通孔连接在第一集成电路管芯和第二互连结构之间。模塑材料设置在第一集成电路管芯、第二集成电路管芯、多个第一通孔和多个第二通孔周围。本发明实施例涉及器件、封装的半导体器件和半导体器件封装方法。

Description

器件、封装的半导体器件和半导体器件封装方法

技术领域

本发明实施例涉及器件、封装的半导体器件和半导体器件封装方法。

背景技术

半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其他电子设备等。半导体器件通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并使用光刻图案化各材料层以在其上形成电路组件和元件的方法制造。在单个半导体晶圆上，通常制造了数十或数百个集成电路。通过沿划线切割集成电路来分割单个管芯。然后分别将单个管芯以多芯片模式或者以其他封装类型来单独地封装单个管芯。

半导体行业通过不断减小最小部件尺寸以提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而能让更多的组件集成到一个特定区域内。在一些应用中，这些较小的电子组件还需要比过去的封装件利用更小面积的更较小的封装件。

三维集成电路(3DIC)是将管芯堆叠和封装在一起的封装技术，其降低了封装件的覆盖区(形式因数)。系统级封装(SiP)是将多个管芯封装在一起，以作为系统或子系统执行的封装技术。

发明内容

根据本发明的一些实施例，提供了一种半导体器件，包括：第一互连结构；第一集成电路管芯，连接至所述第一互连结构；第二集成电路管芯，设置在所述第一集成电路管芯上方并与所述第一集成电路管芯连接；第二互连结构，设置在所述第二集成电路管芯上方；多个第一通孔，连接在所述第一互连结构和所述第二互连结构之间；多个第二通孔，连接在所述第一集成电路管芯和所述第二互连结构之间；以及模塑材料，设置在所述第一集成电路 管芯、所述第二集成电路管芯、所述多个第一通孔和所述多个第二通孔周围。

根据本发明的另一些实施例，还提供了一种封装的半导体器件，包括：第一互连结构，具有设置在所述第一互连结构上的第一导电部件；第一集成电路管芯，连接至所述第一互连结构，所述第一集成电路管芯具有设置在所述第一集成电路管芯上的第一接触焊盘；第二集成电路管芯，设置在所述第一集成电路管芯上方并与所述第一集成电路管芯连接，所述第二集成电路管芯具有设置在所述第二集成电路管芯上的第二接触焊盘；第二互连结构，设置在所述第二集成电路管芯上方，所述第二互连结构具有设置在所述第二互连结构上的第二导电部件、第三导电部件和第四导电部件，所述第二互连结构的所述第二导电部件连接至所述第二集成电路管芯的所述第二接触焊盘；多个第一通孔，连接在所述第一互连结构的所述第一导电部件和所述第二互连结构的所述第三导电部件之间；多个第二通孔，连接在所述第一集成电路管芯的所述第一接触焊盘和所述第二互连结构的所述第四导电部件之间；以及模塑材料，设置在所述第一集成电路管芯、所述第二集成电路管芯、所述多个第一通孔和所述多个第二通孔周围。

根据本发明的又一些实施例，还提供了一种封装半导体器件的方法，所述方法包括：形成第一互连结构；将多个第一通孔连接至所述第一互连结构；将第一集成电路管芯连接至所述第一互连结构；将多个第二通孔连接至所述第一集成电路管芯；将第二集成电路管芯连接至所述第一集成电路管芯；在所述第一互连结构上方，以及所述多个第一通孔、所述第一集成电路管芯、所述多个第二通孔和所述第二集成电路管芯周围形成模塑材料；以及在所述模塑材料、所述多个第一通孔、所述多个第二通孔和所述第二集成电路管芯上方形成第二互连结构。

附图说明

结合附图阅读以下详细说明，可更好地理解本发明的各方面。值得注意的是，依照同行业标准的惯例，许多特征并非按比例绘制。实际上，为论述清楚，各部件的尺寸可任意增加或减少。

图1和图2示出了根据本发明的一些实施例的封装的半导体器件的截面 图，其中，多个第一集成电路管芯和一个第二集成电路管芯封装在一起。

图3是根据一些实施例的图1和图2所示的集成电路管芯的详细截面图，其中，在邻近集成电路管芯的表面处设置了接触焊盘。

图4和图5示出了根据本发明的一些实施例的封装的半导体器件的截面图，其中，多个第一集成电路管芯和第二集成电路管芯封装在一起。

图6是根据一些实施例的图4和图5所示的集成电路管芯的更详细的截面图，其中，导电柱连接到集成电路管芯的接触焊盘。

图7是根据一些实施例的封装的半导体器件的截面图，其中，多个第一集成电路管芯和多个第二集成电路管芯封装在一起。

图8A是根据一些实施例的封装的半导体器件的截面图，其中，多个第一集成电路管芯、一个第二集成电路管芯和多个第三集成电路管芯封装在一起。

图8B是根据一些实施例的图8A中所示的封装的半导体器件的一部分的顶视图。

图9A是根据一些实施例的封装的半导体器件的截面图，其中，多个第一集成电路管芯、多个第二集成电路管芯和多个第三集成电路管芯封装在一起。

图9B是根据一些实施例的图9A中所示的封装的半导体器件的一部分的顶视图。

图10和图11示出了根据本发明的一些实施例的封装的半导体器件的截面图，其中，一个第一集成电路管芯和多个第二集成电路管芯封装在一起。

图12至图14示出了根据本发明的一些实施例的封装的半导体器件的截面图，其中，一个第一集成电路管芯和多个垂直堆叠的第二集成电路管芯封装在一起。

图15至图22是示出根据一些实施例的封装半导体器件的方法的不同阶段的截面图。

图23是根据本发明的一些实施例的叠层封装(PoP)器件的截面图。

图24至图26是根据一些实施例的示出在不同阶段的封装半导体器件的方法的截面图。

图27至图32是根据一些实施例的示出在不同阶段的封装半导体器件的 方法的截面图。

图33至图38是根据一些实施例的示出在不同阶段的封装半导体器件的方法的截面图。

图39和图40是根据一些实施例的示出在不同阶段的封装半导体器件的方法的截面图。

图41和图42是根据一些实施例的示出在不同阶段的封装半导体器件的方法的截面图。

图43是根据一些实施例的描述半导体器件封装方法的流程图。

具体实施方式

以下公开提供许多不同的实施例或示例，为提供的主题实现不同的特征。组件和布置的具体实例子描述如下，以简化本发明。当然，这些仅仅是示例，并非旨在限制本发明。例如，在以下描述中，在第二部件或其上方形成第一部件可包含第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各种示例中重复参考数字和/或字母。此重复是为了简化和清楚的目的，且本身并不决定所讨论的各种实施例和/或配置之间的关系。

此外，为了便于描述，本文使用空间相对术语，例如“低于”、“下面”、“下方”、“上面”、“上部”等来描述如图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语旨在包含除附图所示的方向之外使用或操作器件时的不同方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关描述符也可进行相应的解释。

本发明中公开了器件、封装的半导体器件和半导体器件封装方法。在各附图和说明性实施例中，相同的参考号用于表示一些实施例中的相同元件。

首先将根据一些实施例说明封装的半导体器件的各种结构，其包括3DIC，且可包括SiP，接下来将通过一些示例性封装工艺流程详细说明各材料层及形成方法。

图1和图2示出了根据本发明的一些实施例的封装的半导体器件100的截面图，其中，多个第一集成电路管芯104a和104b以及一个或多个第二集 成电路管芯114封装在一起。在图1中，封装的半导体器件100包括第一互连结构102a。第一互连结构102a包括多个靠近其表面的导电部件136a，其中，连接件可连接到多个导电部件，以便与封装的半导体器件100进行电连接。在一些实施例中，第一互连结构102a包括多个导电部件，导电部件包含在一个或多个绝缘材料层中形成的导电线和导电通孔，这将在文中进行进一步说明。例如，在一些实施例中，第一互连结构102a包括重分布层(RDL)或后钝化互连(PPI)结构。

多个第一集成电路管芯104a和104b通过粘合剂106连接到第一互连结构102a。例如，在一些实施例中，粘合剂106可包括例如管芯附接膜(DAF)或其他类型的粘合剂或胶水。该多个第一集成电路管芯104a和104b可包括多个设置在其上的接触焊盘108。例如，该多个第一集成电路管芯104a和104b可包括衬底，衬底可包含晶圆的一部分。例如，该衬底可包括诸如硅衬底、碳化硅衬底、硅锗衬底或由其他半导体材料形成的衬底的半导体衬底。多个第一集成电路管芯104a和104b的衬底可包括块体衬底、绝缘体上半导体(SOI)衬底或其他可接受类型的衬底。多个第一集成电路管芯104a和104b的衬底可轻掺杂有p型或n型杂质。在一些实施例中，多个第一集成电路管芯104a和104b的衬底可包括由另一类型的半导体材料组成的部分硅晶圆或晶圆。

例如，多个第一集成电路管芯104a和104b可包括正方形、矩形或其他形状(在顶视图中)。图1中示出了两个第一集成电路管芯104a和104b；在一些实施例中，封装的半导体器件100中可包括一个或多个第一集成电路管芯104a和104b。

可在多个第一集成电路管芯104a和104b的有源电路区中形成有源电路。例如，有源电路区中的有源电路可设置在图1中所示的多个第一集成电路管芯104a和104b的衬底的上部中。该有源电路可包括适用于特定应用的任何类型的电路。例如，该有源电路可包括一个或多个逻辑、存储、处理器、射频(RF)、模拟、ASIC、传感器、电源管理(PM)IC、集成无源器件(IPD)或其他类型的器件。在其他示例中，在衬底的有源电路区内或其上形成的有源电路可包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔断器和类似器件等的各种N型金属氧化物半导体(NMOS)和/或P型金属氧化 物半导体(PMOS)器件，其被互连以执行一项或多项功能。这些功能可包括存储结构、逻辑结构、处理结构、传感器、放大器、功率分配、输入/输出电路和/或类似的功能。本领域技术人员应理解，以上示例是用于说明目的，以便进一步解释一些说明性实施例的应用，而非以任何形式作为根据本发明的限制。该多个第一集成电路管芯104a和104b也可包括适用于指定应用的其他有源电路。

第二集成电路管芯114通过粘合剂106连接至多个第一集成电路管芯104a和104b。在一些实施例中，多个第二集成电路管芯114可连接至多个第一集成电路管芯104a和104b。例如，第二集成电路管芯114可包括与所述多个第一集成电路管芯104a和104b类似的材料和功能电路。

第二互连结构102b设置在多个第一集成电路管芯104a和104b及第二集成电路管芯114的上方。在一些实施例中，第二互连结构102b包括多个导电部件，其包含在一个或多个绝缘材料层中形成的导电线和导电通孔。例如，在一些实施例中，第二互连结构102b包括RDL或PPI结构。第二集成电路管芯114(例如，可包括接触焊盘116)的导电部件连接到第二互连结构102b的导电部件118b。

第一互连结构102a和第二互连结构102b之间连接有多个第一通孔110a。多个第一通孔110a中的每个都在第一互连结构102a的导电部件118a和第二互连结构102b的导电部件118c之间延伸。例如，导电部件118a和118c可包括接触焊盘、接合焊盘、通孔或导电并且可以包括金属的其他类型的部件。

多个第一集成电路管芯104a和104b及第二互连结构102b之间连接有多个第二通孔110b。多个第二通孔110b中的每个都在诸如多个第一集成电路管芯104a和104b的接触焊盘108的导电部件和第二互连结构102b的导电部件118d之间延伸。例如，导电部件118d可包括接触焊盘、接合焊盘、通孔或导电并且可以包括金属的其他类型的部件。

模塑材料120设置在多个第一集成电路管芯104a和104b、第二集成电路管芯114、多个第一通孔110a和多个第二通孔110b周围。模塑材料120包封多个第一集成电路管芯104a和104b、第二集成电路管芯114、多个第一通孔110a和多个第二通孔110b。

多个连接件130连接至第二互连结构102b的导电部件。例如，多个连接件130可用于将封装的半导体器件100连接到另一器件、另一封装的半导体器件、或者连接至电路板或其他最终应用中的对象。同样，第一互连结构102a的导电部件136a可用于制造与其他器件或对象的电连接。

在一些实施例中，第三集成电路管芯或无源器件124连接至第二互连结构102b的表面。例如，第三集成电路管芯或无源器件124可包括与所述多个第一集成电路管芯104a和104b类似的材料和功能电路。

在一些实施例中，封装的半导体器件100中不包括第三集成电路管芯或无源器件124。第三集成电路管芯或无源器件124可通过多个连接件126连接至第二互连结构102b的导电部件。绝缘材料128可设置在第三集成电路管芯或无源器件124下方，位于第三集成电路管芯或无源器件124及第二互连结构102b的表面之间，围绕多个连接件126。绝缘材料128可包括诸如环氧树脂或其他材料的底部填充材料。第三集成电路管芯或无源器件124可包括设置在其中的通孔134。例如，连接件132可连接至通孔134，并且可用于与另一器件、另一封装的半导体器件、或者电路板或其他终端应用中的对象进行电连接。请注意，文中所述的第三集成电路管芯或无源器件124也可指第四集成电路管芯或无源器件124(例如，在一些实施例中)，其中，第三集成电路管芯154a和/或154b(参见图8A和8B)包括在第一集成电路管芯104a和/或104b和第二集成电路管芯114之间。

因此，根据本发明的一些实施例，图1所示的封装的半导体器件100包括第一互连结构102a，其上设有第一导电部件118a。多个第一集成电路管芯104a和104b连接至第一互连结构102a，该多个第一集成电路管芯104a和104b具有设置在其上的第一接触焊盘108。第二集成电路管芯114设置在第一集成电路管芯104a和104b上方并与其连接，该第二集成电路管芯114具有设置在其上的第二接触焊盘116。第二互连结构102b设置在第二集成电路管芯114上方，该第二互连结构102b具有设置在其上的第二导电部件118b、第三导电部件118c和第四导电部件118d，该第二互连结构102b的第二导电部件118b连接至第二集成电路管芯114的第二接触焊盘116。多个第一通孔110a连接在第一互连结构102a的第一导电部件118a和第二互连结构102b的第三导电部件118c之间。多个第二通孔110b连接在第一集成 电路管芯104a和104b的第一接触焊盘108和第二互连结构102b的第四导电部件118d之间。模塑材料120设置在第一集成电路管芯104a和104b、第二集成电路管芯114、多个第一通孔110a和多个第二通孔110b周围。

在一些实施例中，第二互连结构102b的第二导电部件118b、第三导电部件118c和第四导电部件118d设置在第二互连结构102b的第一侧上，并且第三集成电路管芯或无源器件124连接至第二互连结构102b的第二侧，第二互连结构102b的第二侧与第二互连结构102b的第一侧相对。在一些实施例中，多个连接件130连接至第二互连结构102b的第二侧。

图2是示出本发明的一些实施例的封装的半导体器件100的截面图，其中，第三集成电路或无源器件124可通过多个连接件126连接至第二互连结构102b的导电部件。绝缘材料128可设置在第三集成电路或无源器件124和第二互连结构102b的表面之间的第三集成电路或无源器件124下方，并且围绕多个连接件126。在一些实施例中，第三集成电路或无源器件124不包括在图2中所示的一些实施例中的设置于其中的通孔。例如，连接件130可连接至第一互连结构102a的导电部件，并且可用于与另一器件、另一封装的半导体器件、电路板或其他终端应用中的对象进行电连接。同样，第二互连结构102b的导电部件136b可用于与其他器件或对象进行电连接。

在一些实施例中，第一互连结构102a的第一导电部件118a(参见图1)设置在第一互连结构102a的第一侧上，且封装的半导体器件100进一步包括如图2所示的连接至第一互连结构102a的第二侧的多个连接件130，该第一互连结构102a的第二侧与第一互连结构102a的第一侧相对。

图3是根据一些实施例的图1和图2所示的第二集成电路管芯114的详细截面图，其中，在靠近第二集成电路管芯114的表面处设置了接触焊盘116。例如，在一些实施例中，接触焊盘116包括第二集成电路管芯114的输入/输出连接。在一些实施例中，绝缘材料层138设置在第二集成电路管芯114和部分接触焊盘116的上方。在一些实施例中，绝缘材料层138可包括由诸如聚苯并恶唑(PBO)、聚酰亚胺(PI)、SiN等的聚合物组成的钝化层。绝缘材料层138也可包含其他材料。在接触焊盘116上方的绝缘材料层138中形成了开口140，使其可以与第二集成电路管芯114的接触焊盘116进行电连接。例如，根据一些实施例，诸如导电通孔或导电线的第二互连结 构102b的导电部件(参见图1和图2)通过绝缘材料层138中的开口140连接至第二集成电路管芯114的接触焊盘116。

图4和图5示出了根据本发明一些实施例的封装的半导体器件100的截面图，其中，多个第一集成电路管芯104a和104b以及一个第二集成电路管芯114封装在一起。图6是根据一些实施例的图4和图5所示的第二集成电路管芯114的详细截面图，其中，导电柱146连接至第二集成电路管芯114的接触焊盘116。根据一些实施例，导电柱146在绝缘材料层138中形成，该绝缘材料层138可包括多个绝缘材料层138a、138b和138c。例如，多个绝缘材料层138a、138b和138c可包含PBO、PI、SiN和类似材料。绝缘材料层138a、138b和138c也可包含其他材料。

在一些实施例中，导电柱146可包含铜或铜合金。例如，导电柱146的顶视图可具有圆形形状和/或非圆形形状或其他形状，且导电柱146可具有锥形、分层形状或垂直形状的侧壁轮廓，这取决于根据绝缘材料层138a、138b和138c中的开口图案。通过导电柱146与接触焊盘116进行电连接。例如，导电柱146可包括铜柱，其在绝缘材层138a、138b和138c内可具有锥形或分层形状。

连接件130可连接至第二互连结构102b的导电部件，如图4所示，或连接至第一互连结构102a的导电部件，如图5所示。封装的半导体器件100中可包括或不包括图4和图5所示的第三集成电路管芯或无源器件124。

图7是根据一些实施例的封装的半导体器件100的截面图，其中，多个第一集成电路管芯104a和104b以及多个第二集成电路管芯114a、114b和114c封装在一起。图7中示出了两个第一集成电路管芯104a和104b以及三个第二集成电路管芯114a、114b和114c：根据根据本发明的一些实施例，封装的半导体器件100中可包括一个或多个第一集成电路管芯104a和/或104b，以及一个或多个第二集成电路管芯114a、114b和/或114c。

第二集成电路管芯114a和114c分别完全接合在第一集成电路管芯104a和104b上；例如，第二集成电路管芯114a和114c的边缘与第一集成电路管芯104a和104b的边缘不重叠。第二集成电路管芯114b跨立于下方的两个第一集成电路管芯104a和104b的上方；例如，第二集成电路管芯114b的边缘与第一集成电路管芯104a和104b的边缘重叠，并延伸越过第一集成 电路管芯104a和104b的边缘。设置于第一集成电路管芯104a和104b之间的模塑材料120的一部分设置在第二集成电路管芯114b的一部分的下方。

例如，第二集成电路管芯114a和114c可包括逻辑、存储、IPD、模拟、RF、ASIC和类似器件的功能结构。例如，根据一些实施例，其中，第二集成电路管芯114b包含逻辑功能管芯；其中，第一集成电路管芯104a和104b包括存储功能管芯；且其中，第二集成电路管芯114a和114c包括IPD功能管芯，包含IPD功能管芯的第二集成电路管芯114a和114c可有助于提高和调控封装的半导体器件100的电源完整性。又例如，根据一些实施例，其中，第二集成电路管芯114b包括逻辑功能管芯；其中，第一集成电路管芯104a和104b包括存储功能管芯；且其中，第二集成电路管芯114a和114c包括RF数据收发器功能管芯，封装的半导体器件100可包括调适为提供数据处理和数据收发器功能的通信子系统。也可使用不同类型的集成电路管芯的组合来实现各种优势，并形成具有不同类型整体功能的半导体器件100。

在图7所示的一些实施例中，多个第二集成电路管芯114a、114b和114c的接触焊盘116通过导电柱146连接至第二互连结构102b的导电部件。在一些实施例中，多个第二集成电路管芯114a、114b和114c的接触焊盘116直接连接至第二互连结构102b的导电部件，如图1和图2所示。

连接件130可连接至的第二互连结构102b的导电部件，如图7所示，或连接至第一互连结构102a的导电部件(图7中未示出，参见图2和图5)。封装的半导体器件100中可包括第三集成电路管芯或无源器件124，如图7所示。封装的半导体器件100中也可不包括第三集成电路管芯或无源器件124。第三集成电路管芯或无源器件124可包括在其中形成的通孔134，并且可包括连接至其上的连接件132。第三集成电路管芯或无源器件124也可不包括通孔134或连接件132(参见图2或图5)。

图8A是根据一些实施例的封装的半导体器件100的截面图，其中，多个第一集成电路管芯104a和104b、一个第二集成电路管芯114和多个第三集成电路管芯154a和154b封装在一起。图8B是根据一些实施例的图8A中所示的封装的半导体器件100的一部分的顶视图。多个第三集成电路管芯154a和154b连接在多个第一集成电路管芯104a和104b及第二集成电路管芯114之间。多个第三集成电路管芯154a和154b交叉堆叠在多个第一集成 电路管芯104a和104b的顶上。多个第三集成电路管芯154a和154b通过多个第三通孔110c电连接至第二互连结构102b的导电部件。多个第三通孔110c在一端处连接至多个第三集成电路管芯154a和154b的接触焊盘156，且在另一相对端处连接至第二互连结构102b的导电部件。第二集成电路管芯114的接触焊盘116通过导电柱146连接至第二互连结构102b。第二集成电路管芯114的接触焊盘116也可直接连接至第二互连结构102b，如图1和图2所示。

图9A是根据一些实施例的封装的半导体器件100的截面图，其中，多个第一集成电路管芯104a和104b、多个第二集成电路管芯114a、114b和114c以及多个第三集成电路管芯154a和154b封装在一起。图9B是根据一些实施例的图9A中所示的封装的半导体器件100的一部分的顶视图。多个第三集成电路管芯154a和154b连接在多个第一集成电路管芯104a和104b及多个第二集成电路管芯114a、114b和114c以之间。多个第三集成电路管芯154a和154b通过多个第三通孔110c电连接至第二互连结构102b的导电部件。多个第二集成电路管芯114的接触焊盘116通过导电柱146连接至第二互连结构102b。多个第二集成电路管芯114的接触焊盘116也可直接连接至第二互连结构102b，如图1和图2所示。

在图8A、8B、9A和9B中所示的实施例中，连接件130可连接至所示的第二互连结构102b的导电部件，或者连接件130可连接至第一互连结构的导电部件，如图2和图5所示。堆叠的集成电路管芯104a、104b、154a、154b、114、114a、114b和/或114c可对称或不对称堆叠。封装的半导体器件100中可包括第四集成电路管芯或无源器件124，如图8A和9A所示。封装的半导体器件100中也可不包括第四集成电路管芯或无源器件124。第四集成电路管芯或无源器件124可包括在其中形成的通孔134，并且可包括连接至其上的连接件132，如图所示。第四集成电路管芯或无源器件124也可不包括通孔134或连接件132(参见图2或图5)。

集成电路管芯的三层如图8A、8B、9A和9B所示。在一些实施例中(未示出)，集成电路管芯的四层或多层也可在模塑材料120内封装在一起，顶部集成电路管芯层通过接触焊盘116连接至第二互连结构102b，而下层集成电路管芯通过在模塑材料120中形成的通孔110b、110c…110x连接至第 二互连结构102b。

图10和图11示出了根据本发明一些实施例的封装的半导体器件100的截面图，其中，一个第一集成电路管芯104和多个第二集成电路管芯114a和114b封装在一起。多个第二集成电路管芯114a和114b可具有不同尺寸，并且可不对称连接到第一集成电路管芯104。多个第二集成电路管芯114a和114b也可具有基本相同的尺寸，及/或对称地连接到第一集成电路管芯104(未示出)。第一集成电路管芯104通过多个设置在第一集成电路管芯104的一侧或多侧上(例如，在图10和图11中所示的左侧上)的第二通孔110b连接至第二互连结构102b。多个第二集成电路管芯114a和114b可连接至第一集成电路管芯104的另一侧(例如，在图10和图11中所示的右侧上)。多个第二集成电路管芯114a和114b也可以其他结构连接至第一集成电路管芯104。

多个第二集成电路管芯114a和114b可完全接合在第一集成电路管芯104上，如图10所示；或者多个第二集成电路管芯114a和114b中的一个或多个可具有在第一集成电路管芯104的边缘上方延伸的一个或多个边缘，如图11所示。第二集成电路管芯114b悬于下方的第一集成电路管芯104之上，并且因此，第一集成电路管芯104和第二集成电路管芯114b部分堆叠。例如，在一些实施例中，将第二集成电路管芯114b连接至第一集成电路管芯104包括使第二集成电路管芯114b的一部分在第一集成电路管芯104的边缘的上方延伸。

图12到图14示出了根据本发明一些实施例的封装的半导体器件100的截面图，其中，一个第一集成电路管芯104和多个垂直堆叠的第二集成电路管芯114a、114b、114c和114d封装在一起。在一些实施例中，多个垂直堆叠的第二集成电路管芯114a、114b、114c和114d包括多个芯片堆叠件164。在所示一些实施例中，多个芯片堆叠件164包括四个第二集成电路管芯114a、114b、114c和114d；多个芯片堆叠件164也可包括其他数量的第二集成电路管芯114a、114b、114c和114d，诸如两个、三个、五个或更多。多个垂直堆叠的第二集成电路管芯114a、114b、114c和114d中的至少一些包括设于其上的通孔166，其在相邻的多个垂直堆叠的第二集成电路管芯114a、114b、114c和114d的接触焊盘116之间提供垂直电连接。在一些实 施例中，最上方或顶部的第二集成电路管芯114d连接至第二互连结构102b的导电部件。在所示的一些实施例中，顶部的第二集成电路管芯104d的接触焊盘116直接连接至第二互连结构102b的导电部件。顶部第二集成电路管芯104d的接触焊盘116也可通过导电柱146连接至第二互连结构102b的导电部件(参见图6)。

在图12中所示的一些实施例中，多个芯片堆叠件164基本设置在第一集成电路管芯104的中心区，将第一集成电路管芯104的接触焊盘108与第二互连结构102b的导电部件电连接的第二通孔110b设置在多个芯片堆叠件164的周围，靠近第一集成电路管芯104的周边或边缘。例如，在图12中，多个芯片堆叠件164基本对称地连接至第一集成电路管芯104。在图13中，多个芯片堆叠件164不对称地连接至第一集成电路管芯104。多个芯片堆叠件164设置为靠近第一集成电路管芯104的边缘(例如，图13中的左边缘)，并且第二通孔110b设置为靠近第一集成电路管芯104的另一边缘(例如，图13中的右边缘)。在图12和图13所示的一些实施例中，多个芯片堆叠件164完全接合在第一集成电路管芯104上。多个芯片堆叠件164也可部分接合在第一集成电路管芯104上，并且可具有延伸超过第一集成电路管芯104的一个或多个边缘的一个或多个边缘，如图14中所示的一些实施例所述，例如，其中多个芯片堆叠件164部分堆叠在第一集成电路管芯104上方，并且悬于第一集成电路管芯104的边缘上方。

在一些实施例中，多个第二集成电路管芯114a、114b、114c和114d可连接至第一集成电路管芯104，且连接多个第二集成电路管芯114a、114b、114c和114d包括连接多个第二集成电路管芯114a、114b、114c和114d的垂直堆叠件，例如，图12至图14中所示。

在图10至图14所示的实施例中，连接件130可连接至第二互连结构102b的导电部件，或者连接件130可连接至第一互连结构102a的导电部件。封装的半导体器件100中可包括第三集成电路管芯或无源器件124，其可包括或可不包括在其中形成的通孔134，且可包括或可不包括连接至其上的连接件132。在一些实施例中，封装的半导体器件100内或其上也可不包括第三集成电路管芯或无源器件124。

图15至图22是示出根据一些实施例的封装半导体器件100的方法的封 装工艺不同阶段的截面图。在图15中，首先提供了载体170。在一些实施例中，多个封装的半导体器件100将在载体170上方形成，此后，在分割多个封装的半导体器件100之前或之后，将载体170移除。例如，根据本发明的一些实施例，包括第一集成电路管芯104、104a和/或104b、第二集成电路管芯114、114a、114b、114c和/或114d、第三或第四集成电路管芯或无源器件124和/或第三集成电路管芯154a和/或154b的多个半导体器件同时封装在载体170上方，然后分割为封装的半导体器件100。

载体170可包括玻璃载体衬底、陶瓷载体衬底、诸如半导体晶圆的晶圆、载带或类似部分。载体170可包括膜172，其可包括在其上形成的剥离层，该层可包含聚合物基材料。膜172可与载体170一起从将在后续处理步骤中形成的上面的结构上去除。在一些实施例中，该剥离层可包含环氧基热剥离材料，其在加热时会失去粘着性，例如，光热转换(LTHC)剥离涂层。在其他实施例中，该剥离层可包含紫外(UV)胶，其在暴露于UV光时，会失去其粘着性。该剥离层可作为液体涂布并固化，并且可作为层压膜层压在载体170上，等。可在载体170上的剥离层上方形成或涂布粘合剂(同样未示出)。该粘合剂可包括管芯附接膜(DAF)、胶水、聚合材料或类似材料。

同样如图15所示，在膜172上方的载体170上方形成第一互连结构102a。例如，在一些实施例中，第一互连结构102a可包括后侧互连结构。在一些实施例中，第一互连结构102a可包括RDL或PPI结构。例如，在一些实施例中，形成第一互连结构102a包括形成包含扇出引线的RDL。第一互连结构102a可通过形成一个或多个导电线174a层及一个或多个导电通孔176a层形成，第一互连结构102a包括设置在导电线174a和导电通孔176a周围的一个或者多个绝缘材料层178a。例如，在图15中示出了多个导电线174a层和多个导电通孔176a层，以及导电线174a和导电通孔176b的交替层。在一些实施例中，导电线174a和导电通孔176b可包括扇出引线，并为封装的半导体器件100提供一些水平互连。第一互连结构102a也可包括其他类型的互连结构，并可包括其他类型的导电部件。

接下来，参考图16，在第一互连结构102a上方形成将连接在第一互连结构102a和第二互连结构102b之间的多个第一通孔110a。第一互连结构102a的导电通孔176a或其他导电部件将多个第一通孔110a连接至第一互连 结构102a的导电线174a或其他导电部件的部分。在一些实施例中，多个第一通孔110a为封装的半导体器件100提供一些垂直互连。

第一互连结构102a的导电线174a和导电通孔176a和/或多个第一通孔110a的材料包含导电材料。该导电线材料可包含诸如铜、钛、钨、铝、合金、或者它们的多层等的金属。该导电材料可通过诸如电镀或者化学镀等的镀覆工艺形成。例如，在一些实施例中，该导电材料可通过图案化的光刻胶层(未示出，参见图25中所示的光刻胶层188)进行镀覆。也可使用缩减蚀刻技术，通过在载体170上方形成导电材料，并使用光刻工艺图案化导电材料形成第一互连结构102a的导电线174a和导电通孔176a和/或多个第一通孔110a的导电材料。又例如，单镶嵌或双镶嵌方法也可用于形成第一互连结构102a的导电线174a和导电通孔176a和/或多个第一通孔110a。第一互连结构102a的导电线174a和导电通孔176a和/或多个第一通孔110a也可包含其他材料，并使用其他方法形成。

图15和图16所示的第一互连结构102a的一个或者多个绝缘材料层

178a在导电线层中的导电线174a和第一互连结构102a的通孔层中的导电通孔176a周围形成。绝缘材料层178a可包含诸如PBO、聚酰亚胺、BCB等的聚合物。在一些实施例中，绝缘材料层178a可包含诸如氮化硅的氮化物；诸如二氧化硅、PSG、硼硅酸盐玻璃(BSG)、BPSG的氧化物；它们的混合物或多层；或类似材料。绝缘材料层178a可通过任何可接受的沉积工艺形成，诸如旋转涂布、CVD、层压、类似方法或它们的组合。

然后，使用粘合剂106将多个第一集成电路管芯104a和104b连接到第一互连结构102a，如图17所示。在一些实施例中，一个第一集成电路管芯104(图17中未示出，参见图39)连接至第一互连结构102a。在一些实施例中，两个或多个第一集成电路管芯104a和104b连接至第一互连结构102a。

在图17所示的一些实施例中，多个第二通孔110b已在多个第一集成电路管芯104a和104b的接触焊盘108上形成。例如，当多个第一集成电路管芯104a和104b仍然为晶圆形式时，多个第二通孔110b可在多个第一集成电路管芯104a和104b上形成，然后，将多个第一集成电路管芯104a和104b分割，并附接到第一互连结构102a。在一些实施例中，多个第二通孔110b为封装的半导体器件100提供一些垂直互连。

可手动使用粘合剂106或使用拾放机器将多个第一集成电路管芯104a和104b连接到第一互连结构102a。在一些实施例中，多个第一集成电路管芯104a和104b可连接在多个第一通孔110a之间，如图17所示。多个第一集成电路管芯104a和104b也可连接至第一互连结构110a的其他位置，诸如第一互连结构110a的边缘或拐角(未示出)。根据一些实施例，在单个封装的半导体器件100内部，一个或多个第一集成电路管芯104a可连接至第一互连结构110a。

然后，一个或多个第二集成电路管芯114连接或设置在多个第一集成电路管芯104a和104b上方，如图18所示。图18示出了一个第二集成电路管芯114：根据一些实施例，两个或多个第二集成电路管芯114也可连接至多个第一集成电路管芯104a和104b的顶面。可手动使用粘合剂106或使用拾放机器将第二集成电路管芯114连接至多个第一集成电路管芯104a和104b。第二集成电路管芯114可包括设于靠近其顶面处的接触焊盘116。绝缘材料层138可设置在第二集成电路管芯114的表面上方。在一些实施例中，导电柱146连接至第二集成电路管芯114的接触焊盘116。在一些实施例中，第二集成电路管芯114上未包括导电柱146。

接下来参考图19，模塑材料120设置在多个第一通孔110a、多个第二通孔110b、多个第一集成电路管芯104a和104b，以及第二集成电路管芯114的上方和周围。例如，在一些实施例中，模塑材料120包封多个第一通孔110a、多个第二通孔110b、多个第一集成电路管芯104a和104b，以及第二集成电路管芯114。例如，模塑材料120可包含由诸如环氧树脂的绝缘材料、填充材料、应力释放剂(SRA)、助粘剂、其他材料或它们的组合组成的模塑料。在一些实施例中，模塑材料120可包括液体或凝胶，使用时，会流淌在多个第一通孔110a、多个第二通孔110b、多个第一集成电路管芯104a和104b，以及第二集成电路管芯114之间和周围。之后，模塑材料120固化或可干燥，使其形成固体。在一些实施例中，在模塑材料120的固化工艺和等离子体处理工艺期间，可应用模塑料夹具。在一些实施例中，沉积后，模塑材料120在多个第一通孔110a、多个第二通孔110b、多个第一集成电路管芯104a和104b，以及第二集成电路管芯114的顶面上方延伸，如图19中120’的虚影所示(例如，虚线中)。其他方法也可用于形成模塑材料120。

例如，在一些实施例中，施加模塑材料120后，使用使用诸如CMP工艺、研磨工艺、蚀刻工艺或它们的组合的平坦化工艺去除模塑材料120的顶部。其他方法也可用于平坦化模塑材料120。在模塑材料120的平坦化工艺期间，也可除去多个第一通孔110a、多个第二通孔110b、多个第一集成电路管芯104a和104b，以及第二集成电路管芯114的顶部。在一些实施例中，可控制模塑材料120的加入量，以便使多个第一通孔110a、多个第二通孔110b、多个第一集成电路管芯104a和104b，以及第二集成电路管芯114的顶面暴露，从而无需对模塑材料120进行平坦化工艺。

接下来，在模塑材料120、多个第一通孔110a、多个第二通孔110b、多个第一集成电路管芯104a和104b，以及第二集成电路管芯114上方形成第二互连结构102b，如图20中所示。例如，第二互连结构102b可包括前侧互连结构。在一些实施例中，第二互连结构102b可包括PPI结构。在一些实施例中，第二互连结构102b包括含有扇出引线的RDL。

在一些实施例中，在模塑材料120、多个第一通孔110a、多个第二通孔110b、多个第一集成电路管芯104a和104b，以及第二集成电路管芯114上方依次形成第二互连结构102b的一个或多个导电材料层和绝缘材料层。例如，可在平坦化的模塑材料120、多个第一通孔110a、多个第二通孔110b、多个第一集成电路管芯104a和104b，以及第二集成电路管芯114上方形成第二互连结构102b。第二互连结构102b可包括设置在一个或多个绝缘材料层178b中的一个或多个导电线174b层及一个或多个导电通孔176b层。

在一些实施例中，第二互连结构102b的导电线174b和导电通孔176b可包含与第一互连结构102a的导电线174a和导电通孔176a相似的材料和形成方法。在一些实施例中，第二互连结构102b的导电线174b和导电通孔176b可包括扇出引线，并可为封装的半导体器件100提供一些水平互连。第二互连结构102b也可包括其他类型的互连结构。同样，绝缘材料层178b可包含与所述第一互连结构102a的绝缘材料层178a相似的材料和形成方法。

第二互连结构102b可包括凸块下金属化(UBM)结构180b，其在靠近第二互连结构102b的顶面的上绝缘材料层178b内或上方形成。UBM结构180b包括导电材料层，其可在导电线174b的部分上方的绝缘材料层178b 中形成的开口内延伸。在一些实施例中，UBM结构180b包含与所述第一互连结构102a的导电线174a和导电通孔176a相似的材料和形成方法。例如，UBM结构180b包括用于连接件130(参见图22)的安装区。请注意，第一互连结构102a也可包括靠近其底面的UBM结构180b(未在附图中标出)。

在一些实施例中，封装工艺在截面图20中所示的封装阶段完成。将载体170和膜172移除，通过分离第二互连结构102b、模塑材料120和第一互连结构102a将多个封装的半导体器件100彼此分开，形成多个封装的半导体器件100。封装的半导体器件100可通过与第二互连结构102b的UBM结构和/或第一互连结构102a的UBM结构进行电连接，与其他器件或其他封装的半导体器件100在终端应用中配合使用。例如，在一些实施例中，另一器件(未示出)或另一封装的半导体器件上的连接件可用于连接到第二互连结构102b或第一互连结构102a。

在一些实施例中，在图20所示的封装步骤后，将第三集成电路管芯或无源器件124连接至第二互连结构102b，如图21所示。然后，可将多个封装的半导体器件100分离，如图20所示。

在一些实施例中，多个连接件130连接至UBM结构180b，如图22中所示。连接件130可包括焊料凸块、焊球或其他类型的连接件130。例如，可使用植球工艺或其他工艺形成连接件130。例如，连接件130可包含共晶材料。例如，该共晶材料可包含诸如焊料的可回流的导电材料。文中所用的“焊料”一词包括铅基焊料和无铅焊料，诸如Pb-Sn组合物的铅基焊料；包含InSb的无铅焊料；锡、银和铜(“SAC”)组合物；以及具有共熔点的其他共晶材料，以及在电气应用中形成导电焊料连接件。例如，对于无铅焊料，可使用诸如SAC 105(Sn98.5％、Ag 1.0％、Cu 0.5％)、SAC 305和SAC 405的不同成分的SAC焊料。也可由SnCu化合物形成诸如焊球的无铅导电材料，无需使用银(Ag)。无铅焊料材料也可包含锡和银、Sn-Ag，无需使用铜。例如，连接件130也可包括导电柱或凸块。

多个连接件130可在封装的半导体器件100上成行或成列排布，或者位于封装的半导体器件100上的预定位置上，诸如沿边缘或周边设置。在一些实施例中，不包括连接件130。如图22所示将连接件130附接到第二RDL102b后，如图1所示，将载体170和膜172移除，并且如图20所示，将多 个封装的半导体器件100分离。

图23是根据本发明一些实施例的叠层封装(PoP)器件100”的截面图。文中所述及图1中所示的封装的半导体器件100已在图中倒转。例如，在一些实施例中，封装的半导体器件100包括第一封装的半导体器件100。PoP器件100”包括第二封装的半导体器件100’，其通过多个连接件130’连接至第一互连结构102a。例如，连接件130’可包含与连接件130相似的材料。

例如，第二封装的半导体器件100’可包括一个或多个封装的集成电路管芯184a和/或184b。在图23中所示的一些实施例中，第二封装的半导体器件100’包括两个垂直堆叠的集成电路管芯184a和184b。例如，集成电路管芯184a连接至互连结构102c，其可包含与所述第一和第二互连结构102a和102b相似的材料。使用粘合剂106将集成电路管芯184a附接至互连结构102c，使用粘合剂106将集成电路管芯184b附接至集成电路管芯184a。接合引线186连接在集成电路管芯184a和184b的接触焊盘及互连结构102c的接触焊盘之间。可包含与所述模塑材料120相似的材料和形成方法的模塑材料120’可设置在集成电路管芯184a和184b、接合引线186和互连结构102c上方。其中所述的封装的半导体器件100也可连接至其他类型的封装的半导体器件，以形成PoP器件100”。

图24至图26是示出根据一些实施例的封装半导体器件的方法的不同阶段的截面图。在图16所示的封装工艺步骤之后，多个第一集成电路管芯104a和104b通过使用粘合剂106连接到第一互连结构102a。多个第一集成电路管芯104a和104b不包括在其上形成的第二通孔。然后，使用镀覆工艺在多个第一集成电路管芯104a和104b上形成多个第二通孔110b，如图25和图26所示。在图25中，光刻胶层188在多个第一集成电路管芯104a和104b、多个第一通孔110a和第一互连结构102a上方沉积或形成。使用光刻工艺对光刻胶层188进行图案化，例如，通过将光刻胶层188暴露于由其上具有期望的图案的光刻掩模反射的光或能量或者暴露于穿过其上具有期望的图案的光刻掩模传输的光或能量。然后，显影光刻胶层188，根据光刻胶层188是否包含正性或负性光刻胶，将光刻胶层188的曝光或未曝光部分去除。然后，使用镀覆工艺将多个第二通孔110b的导电材料镀覆在多个第一集成电路管芯104a和104b的接触焊盘108上，如图26所示。该镀覆工艺可包括 使用电化学镀(ECP)或其他镀覆技术。将光刻胶层188去除，然后参考图17到20所示及所述，继续进行封装工艺。也可参考图21、22和/或图23所示及所述，继续进行封装工艺。

图27至图32是根据一些实施例的示出封装半导体器件的方法的不同阶段的截面图。第一通孔110a在两步工艺中形成，模塑材料120包括两层120a和120b。如图15所示，在载体170上方形成第一互连结构102a后，形成第一通孔110a的第一部分110a’，如图27所示。例如，可使用镀覆工艺、镶嵌工艺或缩减蚀刻工艺形成第一通孔110a的第一部分110a’。使用粘合剂106将多个第一集成电路管芯104a和104b连接到第一互连结构102a，如图28所示。模塑材料120的第一层120a在第一通孔110的第一部分110a’及多个第一集成电路管芯104a和104b之间形成，如图29所示。可使用平坦化工艺将模塑材料120的第一层120a的多余部分去除。

如图30所示，形成第一通孔110a的第二部分110a”和第二通孔110b。例如，在一些实施例中，可使用单个镀覆工艺、镶嵌工艺、缩减蚀刻工艺或其他方法同时形成第一通孔110a的第二部分110a”和第二通孔110b。例如，多个第一通孔110a各自包括图30中所示的第一下部110a’和第二上部110a”。然后，使用粘合剂106将第二集成电路管芯114连接至多个第一集成电路管芯104a和104b，以及连接至模塑材料120的第一层120a，如图31所示。模塑材料120的第二层120b在模塑材料120的第一层120a、多个第一通孔110a、多个第二通孔110b和第二集成电路管芯114的上方形成。模塑材料120的第二层120b可按照图19中所示的用于模塑材料120的方法进行平坦化。然后，参考图20所示及所述，继续进行封装工艺。也可参考图21、22和/或图23所示及所述，继续进行封装工艺。

图33至图38是一些实施例的示出封装半导体器件的方法的不同阶段的截面图。图8A、8B、9A和9B中所示的封装三个集成电路管芯层的方法描述了其不同的阶段。如图15所示，在载体170上方形成第一互连结构102a后，在第一互连结构102a的上方形成多个第一通孔110a，如图33所示。例如，在一些实施例中，多个第一通孔110a比图16、24和30中所示更长(如，更高)，以便容纳三层集成电路管芯的厚度。

在图34中，多个第一集成电路管芯104a和104b连接到第一互连结构102a。多个第一集成电路管芯104a和104b具有在其上形成的多个第二通孔110b，或者在连接至接触焊盘108的多个第一集成电路管芯104a和104b的上方形成多个第二通孔110b。

在图35中，多个第三集成电路管芯154a和154b(图35中未示出第三集成电路管芯154b，参见图8B)连接至多个第一集成电路管芯104a和104b。多个第三集成电路管芯154a和154b具有在其上形成的多个第三通孔110c，或者然后在连接至接触焊盘156的多个第三集成电路管芯154a和154b的上方形成多个第三通孔110c。

在图36中，第二集成电路管芯114连接至多个第三集成电路管芯154a和154b，在图37中，施加并平坦化了模塑材料120。在图38中，第二互连结构102b在模塑材料120、第二集成电路管芯114、多个第一通孔110a、多个第二通孔110b和多个第三通孔110c上方形成。在一些实施例中，可移除载体170和膜172，且可将封装的半导体器件100分离。也可参考图21、22和/或图23所示及所述，继续进行封装工艺。

图39和图40是根据一些实施例的示出封装半导体器件的方法的不同阶段的截面图。在形成第一互连结构102a的图15中以及形成多个第一通孔110a的图16中所示的封装工艺步骤后，第一集成电路管芯104通过粘合剂106连接至第一互连结构102a，如图39所示。多个第一集成电路管芯104具有在其上形成的多个第二通孔110b，或者在连接至接触焊盘108的第一集成电路管芯104的上方然后形成多个第二通孔110b。通过粘合剂106将多个第二集成电路管芯114a和114b连接到第一集成电路管芯104，如图40所示。然后，参考图19和图20所述，继续进行封装工艺。也可参考图21、22和/或图23所示及所述，继续进行封装工艺。

图41和图42是一些实施例的示出封装半导体器件的方法的不同阶段的截面图。在图20中所示的(其中，形成了第二互连结构102b)封装工艺后，第三集成电路管芯或无源器件124可连接至第二互连结构102b。第三集成电路管芯或无源器件124不包括在其中形成的通孔。将载体170和膜172移除，如图42所示。封装的半导体器件100可在终端应用中分割和实施。在一些实施例中，在对封装的半导体器件100进行分割之前，连接件130可附接至第一互连结构102a，如图2所示。

图41和图42中所示的封装工艺步骤也可为文中所示及所述的其他实施例实施。

请注意，在图41中所示的一些实施例中，第二集成电路管芯114的接触焊盘116直接连接至第二互连结构102b的导电部件。同样，在文中所示和所述的其他实施例中，最上方的集成电路管芯的接触焊盘116也可直接连接至第二互连结构102b的导电部件。

图43是根据一些实施例的描述半导体器件封装方法的流程图190。在步骤191中，形成了第一互连结构102a(另请参见图15)。在步骤192中，第一通孔110a连接至第一互连结构102a(另请参见图16)。在步骤193中，第一集成电路管芯104连接至第一互连结构102a(另请参见图24中的104a或104b，或者图39)。在步骤194中，第二通孔110b连接至第一集成电路管芯104(另请参见25和26，或图39)。在步骤195中，第二集成电路管芯114连接至第一集成电路管芯104(图18)。在步骤196中，模塑材料120在第一互连结构102a的上方及第一通孔110a、第一集成电路管芯104、第二通孔110b和第二集成电路管芯114周围形成(图19)。在步骤197中，第二互连结构102b在模塑材料120、第一通孔110a、第二通孔110b和第二集成电路管芯114上方形成(图20)。

例如，在一些实施例中，所述的第一集成电路管芯104、104a和104b可包括存储器件，第二集成电路管芯114、114a、114b、114c和114d可包括片上系统(SOC)器件，并且第三集成电路管芯或无源器件124可包括电容器。例如，第三集成电路管芯或无源器件124也可包括其他类型的集成无源器件(IPD)、存储器件、专用集成电路(ASIC)器件、倒装芯片(FC)器件、混合接合器件或表面安装器件(SMD)。文中所述的各种集成电路管芯也包括适用于执行其他功能的其他类型的器件。

根据本发明的一些优点包括提供具有集成了逻辑、存储、IPD和其他器件的极薄轮廓的封装结构和封装工艺流程。例如，封装的半导体器件无衬底，提供了较薄的轮廓。例如，封装的半导体器件可包括具有快速存储访问、高存储容量和带宽的SiP器件。该SiP器件也可在PoP器件中实施。

例如，在一些实施例中，所公开的封装的半导体器件包括SiP器件，其包括集成的扇出和/或堆叠的SiP器件，提供可将诸如片上系统(SoC)器件、 存储器件、逻辑器件和IPD的不同类型的器件在三维(3D)薄扇出封装中结合的集成方案，可用于诸如下一代智能手机应用的应用中。该SiP器件也可在其他装置中实施。

高带宽、高容量集成扇出PoP器件可通过本发明的一些实施例实现。诸如低功耗双倍数据速率(LPDDR)存储器件和NAND存储器件的各种类型的存储器件可与SoC、IPD和/或其他类型的器件集成。通孔连接至各器件上的接触焊盘，以便在SiP封装中进行垂直连接。在一些实施例中，使用诸如DAF的粘合剂在各种堆叠结构中附接各种器件或芯片。在一些实施例中，多个IPD可与SoC进行面对面(F2F)集成，和/或与SoC进行并排(SBS)集成。在一些实施例中，一次性模塑工艺可用于包含两层、三层或更多堆叠芯片结构的多个堆叠芯片。也可使用两个或多个模塑工艺形成模塑材料。结构化的分层的层可多于或等于两个，例如，在一些实施例中，各个分层中的芯片数量可多于或等于一个。

在一些实施例中，器件包括第一互连结构、连接至第一互连结构的第一集成电路管芯，以及设置在第一集成电路管芯上方，并与其连接的第二集成电路管芯。第二互连结构设置在第二集成电路管芯上方。多个第一通孔连接在第一互连结构和第二互连结构之间，多个第二通孔连接在第一集成电路管芯和第二互连结构之间。模塑材料设置在第一集成电路管芯、第二集成电路管芯、多个第一通孔和多个第二通孔周围。

在一些实施例中，封装的半导体器件包括具有设置在其上的第一导电部件的第一互连结构。第一集成电路管芯连接至第一互连结构、第一集成电路管芯具有设在其上的第一接触焊盘。第二集成电路管芯设置在第一集成电路管芯上方并与其连接，第二集成电路管芯具有设置在其上的第二接触焊盘。第二互连结构设置在第二集成电路管芯上方，第二互连结构具有设置在其上的第二导电部件、第三导电部件和第四导电部件，第二互连结构的第二导电部件连接至第二集成电路管芯的第二接触焊盘。多个第一通孔连接在第一互连结构的第一导电部件和第二互连结构的第三导电部件之间。多个第二通孔连接在第一集成电路管芯的第一接触焊盘和第二互连结构的第四导电部件之间。模塑材料设置在第一集成电路管芯、第二集成电路管芯、多个第一通孔和多个第二通孔周围。

在一些实施例中，封装半导体器件的方法包括形成第一互连结构，将多个第一通孔连接至第一互连结构，以及将第一集成电路管芯连接至第一互连结构。多个第二通孔连接至第一集成电路管芯，第二集成电路管芯连接至第一集成电路管芯。模塑材料在第一互连结构上方及多个第一通孔、第一集成电路管芯、多个第二通孔和第二集成电路管芯的周围形成。第二互连结构在模塑材料、多个第一通孔、多个第二通孔和第二集成电路管芯的上方形成。

根据本发明的一些实施例，提供了一种半导体器件，包括：第一互连结构；第一集成电路管芯，连接至所述第一互连结构；第二集成电路管芯，设置在所述第一集成电路管芯上方并与所述第一集成电路管芯连接；第二互连结构，设置在所述第二集成电路管芯上方；多个第一通孔，连接在所述第一互连结构和所述第二互连结构之间；多个第二通孔，连接在所述第一集成电路管芯和所述第二互连结构之间；以及模塑材料，设置在所述第一集成电路管芯、所述第二集成电路管芯、所述多个第一通孔和所述多个第二通孔周围。

在上述半导体器件中，进一步包括多个所述第一集成电路管芯，其中，多个所述第一集成电路管芯中的每个连接至所述第一互连结构。

在上述半导体器件中，所述第二集成电路管芯设置在多个所述第一集成电路管芯上方，并与多个所述第一集成电路管芯连接。

在上述半导体器件中，进一步包括第三集成电路管芯，连接在多个所述第一集成电路管芯和所述第二集成电路管芯之间，并且进一步包括多个第三通孔，所述第三通孔连接在所述第三集成电路管芯和所述第二互连结构之间，所述多个第三通孔设置在所述模塑材料内。

在上述半导体器件中，进一步包括多个所述第三集成电路管芯，连接在多个所述第一集成电路管芯和所述第二集成电路管芯之间，其中，多个所述第三集成电路管芯中的每个包括连接在所述第三集成电路管芯和所述第二互连结构之间的多个第三通孔。

在上述半导体器件中，进一步包括多个所述第二集成电路管芯，其中，多个所述第二集成电路管芯中的每个连接至所述第一集成电路管芯。

根据本发明的另一些实施例，还提供了一种封装的半导体器件，包括：第一互连结构，具有设置在所述第一互连结构上的第一导电部件；第一集成电路管芯，连接至所述第一互连结构，所述第一集成电路管芯具有设置在所 述第一集成电路管芯上的第一接触焊盘；第二集成电路管芯，设置在所述第一集成电路管芯上方并与所述第一集成电路管芯连接，所述第二集成电路管芯具有设置在所述第二集成电路管芯上的第二接触焊盘；第二互连结构，设置在所述第二集成电路管芯上方，所述第二互连结构具有设置在所述第二互连结构上的第二导电部件、第三导电部件和第四导电部件，所述第二互连结构的所述第二导电部件连接至所述第二集成电路管芯的所述第二接触焊盘；多个第一通孔，连接在所述第一互连结构的所述第一导电部件和所述第二互连结构的所述第三导电部件之间；多个第二通孔，连接在所述第一集成电路管芯的所述第一接触焊盘和所述第二互连结构的所述第四导电部件之间；以及模塑材料，设置在所述第一集成电路管芯、所述第二集成电路管芯、所述多个第一通孔和所述多个第二通孔周围。

在上述封装的半导体器件中，所述第二互连结构的所述第二导电部件通过导电柱连接至所述第二集成电路管芯的所述第二接触焊盘。

在上述封装的半导体器件中，所述第二互连结构的所述第二导电部件、所述第三导电部件和所述第四导电部件设置在所述第二互连结构的第一侧上，且进一步包括第三集成电路管芯或无源组件，所述无源组件连接至所述第二互连结构的第二侧，所述第二互连结构的所述第二侧与所述第二互连结构的所述第一侧相对。

在上述封装的半导体器件中，所述第二互连结构的所述第二导电部件、所述第三导电部件和所述第四导电部件设置在所述第二互连结构的第一侧上，且进一步包括连接至所述第二互连结构的第二侧多个连接件，所述第二互连结构的所述第二侧与所述第二互连结构的所述第一侧相对。

在上述封装的半导体器件中，所述封装的半导体器件包括第一封装的半导体器件，进一步包括连接至所述多个连接件的第二封装的半导体器件。

在上述封装的半导体器件中，所述第一互连结构的所述第一导电部件设置在所述第一互连结构的第一侧上，且进一步包括连接至所述第一互连结构的第二侧的多个连接件，所述第一互连结构的所述第二侧与所述第一互连结构的所述第一侧相对。

根据本发明的又一些实施例，还提供了一种封装半导体器件的方法，所述方法包括：形成第一互连结构；将多个第一通孔连接至所述第一互连结构； 将第一集成电路管芯连接至所述第一互连结构；将多个第二通孔连接至所述第一集成电路管芯；将第二集成电路管芯连接至所述第一集成电路管芯；在所述第一互连结构上方，以及所述多个第一通孔、所述第一集成电路管芯、所述多个第二通孔和所述第二集成电路管芯周围形成模塑材料；以及在所述模塑材料、所述多个第一通孔、所述多个第二通孔和所述第二集成电路管芯上方形成第二互连结构。

在上述方法中，形成所述第一互连结构或形成所述第二互连结构包括形成包括扇出引线的重分布层(RDL)。

在上述方法中，形成所述第一互连结构包括在载体上方形成所述第一互连结构，并且其中，所述方法进一步包括在形成所述第二互连结构后，移除所述载体。

在上述方法中，所述方法进一步包括分割所述第二互连结构、所述模塑材料和所述第一互连结构，以形成多个封装的半导体器件。

在上述方法中，将第二集成电路管芯连接至所述第一集成电路管芯包括将多个所述第二集成电路管芯连接至所述第一集成电路管芯，并且其中，连接多个所述第二集成电路管芯包括连接所述多个第二集成电路管芯的垂直堆叠件。

在上述方法中，将所述第二集成电路管芯连接至所述第一集成电路管芯包括：使所述第二集成电路管芯的一部分在所述第一集成电路管芯的边缘的上方延伸。

在上述方法中，进一步包括：在形成所述模塑材料后，平坦化所述模塑材料，其中，平坦化所述模塑材料露出所述多个第一通孔的顶面、所述多个第二通孔的顶面以及所述第二集成电路管芯的接触焊盘的顶面，并且其中，形成所述第二互连结构包括将所述第二互连结构的导电部件连接至所述多个第一通孔的顶面、所述多个第二通孔的顶面和所述第二集成电路管芯的接触焊盘的顶面。

在上述方法中，形成所述多个第一通孔包括：在将所述第一集成电路管芯连接至所述第一互连结构之前，形成至所述第一互连结构的所述多个第一通孔的第一部分，以及在所述多个第一通孔的所述第一部分上方形成所述第一通孔的第二部分，同时所述多个第二通孔连接至所述第一集成电路管芯； 并且其中，形成所述模塑材料包括在所述第一集成电路管芯和所述多个第一通孔的所述第一部分周围形成第一层模塑材料，并且在所述第二集成电路管芯、所述多个第一通孔的所述第二部分和所述多个第二通孔周围形成第二层模塑材料。

上述内容概述了多个实施例的特征，从而使得本领域技术人员可更好地了解根据本发明的各方面。本领域的技术人员应理解，其可以轻松地将根据本发明作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离根据本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离根据本发明的精神和范围。

Claims (1)

1.一种半导体器件，包括：

第一互连结构；

第一集成电路管芯，连接至所述第一互连结构；

第二集成电路管芯，设置在所述第一集成电路管芯上方并与所述第一集成电路管芯连接；

第二互连结构，设置在所述第二集成电路管芯上方；

多个第一通孔，连接在所述第一互连结构和所述第二互连结构之间；

多个第二通孔，连接在所述第一集成电路管芯和所述第二互连结构之间；以及

模塑材料，设置在所述第一集成电路管芯、所述第二集成电路管芯、所述多个第一通孔和所述多个第二通孔周围。