CN106971988B - 晶圆级封装件及其制造方法 - Google Patents

Abstract

晶圆级封装件及其制造方法。根据各种实施方式，可以提供封装件、半导体和晶圆级封装件，并且可以提供制造封装件、半导体和晶圆级封装件的方法。一种制造晶圆级封装件的方法可以包括以下步骤：在保护晶圆的表面处形成对准标记；利用所述对准标记来将半导体管芯安装在所述保护晶圆上；形成覆盖所述半导体管芯的第一感光介电层；将所述第一感光介电层的顶表面平坦化；将经平坦化的第一感光介电层的部分曝光并且对其进行显影，以形成使所述半导体管芯的一部分暴露的开口部；以及在所述第一感光介电层上形成再分配线。可以形成第二感光介电层以覆盖所述再分配线。还可以提供相关的晶圆级封装件。

Description

晶圆级封装件及其制造方法

技术领域

本公开的实施方式可以总体上涉及半导体封装件(package)，并且更具体地涉及晶圆级封装件及其制造方法。

背景技术

电子系统中所采用的半导体装置可以包括各种电子电路元件。所述电子电路元件可以被集成在半导体基板中和/或半导体基板上，以构成半导体芯片或者半导体管芯(die)。半导体芯片或者半导体管芯可以被包封以提供半导体封装件。半导体封装件可以被提供以保护该半导体封装件中的半导体芯片或者半导体管芯免受外力影响。半导体封装件被广泛地用在诸如计算机、移动系统或者数据存储介质这样的电子系统中的每一个中。近来，随着诸如智能电话这样的更轻且更小的电子系统的开发，对薄的半导体封装件的需求不断增加。

由于对薄的半导体封装件的需求不断增加，因此半导体封装件中构成半导体芯片的半导体基板的厚度已经减小。因此，已经集中大量的精力以防止半导体封装件或者半导体基板在封装处理期间翘曲。此外，由于半导体封装件按比例缩小并且半导体封装件的连接件(例如，连接焊盘)的数目增加，因此已经提出很多技术来实现具有精细节距的焊盘的高性能半导体封装件。

发明内容

根据各种实施方式，可以提供封装件、半导体和晶圆级封装件。根据各种实施方式，可以提供制造封装件、半导体和晶圆级封装件的方法。一种制造晶圆级封装件的方法可以包括形成对准标记。所述方法可以包括将半导体管芯安装在第一表面上。所述方法可以包括将第一感光介电膜附接到保护晶圆。所述方法可以包括将第一感光介电层的与保护晶圆相反的顶表面平坦化。所述方法可以包括将经平坦化的第一感光介电层的部分曝光。所述方法可以包括对经曝光的第一感光介电层进行显影。所述方法可以包括在第一感光介电层上形成再分配线(redistribution line)。所述再分配线可以被形成为穿过开口部电连接到半导体管芯。可以形成第二感光介电层以覆盖所述再分配线。

附图说明

图1、图2和图3是例示了在制造晶圆级封装件中根据管芯移位的故障的示例的表示的截面图。

图4和图5例示了在制造晶圆级封装中根据管芯与环氧树脂模制化合物之间的非平面化(non-planarity)的故障的示例的表示。

图6是例示了在制造晶圆级封装中根据再分配线的图案密度的图案失真的示例的表示的截面图。

图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18和图19例示了根据实施方式的制造晶圆级封装件的方法的示例的表示。

图20是例示了根据实施方式的晶圆级封装件的示例的表示的截面图。

图21、图22、图23、图24、图25、图26、图27、图28、图29和图30是例示了根据实施方式的制造晶圆级封装件的方法的示例的表示的截面图。

图31是例示了根据实施方式的晶圆级封装件的示例的表示的截面图。

图32是例示了采用包括根据实施方式的封装件在内的存储卡的电子系统的示例的表示的框图。

图33是例示了包括根据实施方式的封装件在内的电子系统的示例的表示的框图。

具体实施方式

本文中使用的术语可以对应于在实施方式中考虑其功能而选择的词，并且术语的含义可以根据实施方式所属的领域中的普通技术人员而被解释为不同。如果详细地限定，则术语可以根据所述限定来解释。除非另外限定，否则本文中使用的术语(包括技术术语和科学术语)具有与实施方式所属的技术领域中的普通技术人员通常理解的含义相同的含义。

将要理解的是，虽然可以在本文中使用术语第一、第二、第三等来描述各个元件，但是这些元件不应该受这些术语限制。这些术语仅被用来将一个元件与另一个元件区分开。因此，在不脱离教导的情况下，一些实施方式中的第一元件能够在其它实施方式中被称为第二元件。

还将理解的是，当一个元件被称作“在”另一元件“上”、“在”另一元件“上方”、“在”另一元件“下方”或者“在”另一元件“下面”时，该元件能够直接“在”另一元件“上”、直接“在”另一元件“上方”、直接“在”另一元件“下方”或者直接“在”另一元件“下面”，或者也可以存在中间元件。因此，本文中使用的诸如“在…上”、“在…上方”、“在…下方”或者“在…下面”这样的术语仅是为了描述特定实施方式的目的，而不是旨在限制本公开。

根据以下实施方式的半导体封装件可以包括诸如半导体管芯或者半导体芯片这样的电子装置，并且半导体管芯或者半导体芯片可以通过使用管芯锯切工序将诸如晶圆这样的半导体基板分离成多个块来获得。半导体芯片可以与存储器芯片、逻辑芯片或者专用集成电路(ASIC)芯片对应。存储器芯片可以包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪速存储器电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。半导体封装件中的每一个可以包括封装基板和安装在封装基板上的半导体芯片，并且封装基板可以被用于将半导体芯片电连接到外部装置。因此，与半导体基板不同，封装基板可以包括设置在由介电材料组成的基板主体上和/或该基板主体中的电路迹线(trace)。半导体基板可以是印刷电路板(PCB)。半导体封装件可以被用在诸如例如但不限于移动电话这样的通信系统、与生物技术或健康保健关联的电子系统、或者穿戴式电子系统中。

在整个说明书中，相同的附图标记指代相同的元件。因此，即使没有参照一幅图提及或描述一个附图标记，也会参照另一幅图来提及或描述该附图标记。此外，即使在一幅图中未示出一个附图标记，也会在另一幅图中提及或描述该附图标记。

本公开可以提供制造晶圆级封装件的方法以及由此制造的晶圆级封装件。可以使用具有诸如硅晶圆这样的晶圆的形状的保护基板来制造晶圆级封装件。根据以下实施方式的晶圆级封装件可以被制造为具有扇出半导体封装件形式。扇出半导体封装件中的每一个可以具有如下的结构：即使半导体芯片小于扇出半导体封装件，半导体芯片也通过设置在模制构件上的再分配线电连接到诸如焊球这样的外部连接件。

扇出半导体封装件(即，扇出晶圆级封装件)可以通过以下方式来实现：执行用于在使用临时晶圆作为载体的晶圆上形成诸如环氧树脂模制化合物(EMC)材料的模制构件的晶圆模制工序，并且通过在模制构件上形成再分配线。然而，在这种情况下，扇出晶圆级封装件可以呈现诸如差的封装地形(topography)、易于翘曲、由于管芯移位而导致的故障、芯片到模具的非平面化等这样的一些问题。这些问题会在实现包括具有精细节距的互连件的高性能封装件时成为障碍。也就是说，可能在减小晶圆级封装件的诸如焊盘这样的连接件的节距和尺寸以及在减小晶圆级封装件的互连线的节距和尺寸时存在一些困难。

管芯移位现象可能由于临时晶圆与半导体芯片(或者半导体管芯)之间的临时接合而发生。临时晶圆可以通过临时粘合剂接合到半导体芯片。然而，由于临时晶圆最终必须被去除，因此临时粘合剂可以具有相对弱的粘合强度。因此，在晶圆模制工序期间，临时粘合剂可能由于EMC材料的压力而变形，以导致半导体芯片的位置移位。在晶圆模制工序之后，EMC材料可以被冷却以导致EMC材料的收缩。在这种情况下，半导体芯片可以朝向晶圆的中心部移动。因此，半导体芯片的连接焊盘的位置可以改变，以在形成用于限定焊盘开口的绝缘层时导致连接焊盘与用于使连接焊盘暴露的焊盘开口之间的未对准。结构，虽然焊球附接到连接焊盘，但是焊球会与连接焊盘未对准。

可以在半导体芯片与模制构件之间的边界处发生芯片到模具的非平面化问题。在临时粘合剂被提供到临时晶圆上并且包括半导体芯片的晶圆被定位在临时粘合剂上之后，可以在用于形成模制构件的模制工序期间对半导体芯片和临时粘合剂施加高压力。施加到半导体芯片和临时粘合剂的高压力可以导致具有相对低的模量的临时粘合剂的变形，而具有相对高的模量的半导体芯片几乎不变形。结果，可以在半导体芯片与模制构件之间的边界处形成临时粘合剂的表面水平差。因此，当在后续工序中在半导体芯片和模制构件上面形成再分配线时，临时粘合剂的表面水平差会导致再分配线的图案失真。

当再分配线被形成为具有多层结构并且覆盖再分配线的绝缘层使用旋转涂覆工序来形成时，根据再分配线的图案密度，不可能在绝缘层的表面上均匀地执行光刻工序。该非均匀的光刻工序会导致图案失真。

如果封装件中的具有相对高的热膨胀系数(CTE)的模制构件(例如，EMC材料)的体积大于具有相对低的热膨胀系数(CTE)的硅材料的体积，则晶圆可以在用于形成模制构件的晶圆模制工序期间或者该晶圆模制工序之后容易翘曲。在模制构件被形成并且再分配线被形成的同时，可以重复执行加热步骤和冷却步骤以导致由于模制构件与硅材料之间的CTE差而导致的应力的集中。因此，晶圆可能容易翘曲。晶圆的翘曲会导致工序设备的故障或工序故障。

图1、图2和图3是例示了在制造晶圆级封装件中根据管芯移位的故障的示例的表示的截面图。

参照图1，管芯20可以使用临时粘合剂30附接到载体10的表面。管芯20可以附接到载体10，以使得管芯20的连接焊盘21面对载体10。参照图2，在EMC层40被形成为覆盖管芯20的同时，管芯20中的至少一个可以横向移位。结果，与其初始位置相比较，所述管芯20中的至少一个的位置可以改变。如果管芯20横向移位，则管芯20的连接焊盘21的位置也可以改变。在形成EMC层40之后，可以从管芯20和EMC层40去除载体10。可以通过减小临时粘合剂30的粘合强度来去除载体10。临时粘合剂30的粘合强度可以通过向临时粘合剂30照射紫外(UV)线或者通过对临时粘合剂30加热来减小。参照图3，绝缘层50可以被形成在EMC层40的表面上以覆盖管芯20和管芯20的连接焊盘21，并且可以形成贯穿绝缘层50的开口部51以使连接焊盘21暴露。然后，可以在绝缘层50上和开口部51中形成再分配线60。如果管芯20如上所述在形成EMC层40期间横向移位，则开口部51可以被形成为与连接焊盘21未对准。结果，如图3所例示，再分配线60可以与连接焊盘21电断开，从而导致连接故障。

图4和图5例示了在制造晶圆级封装中根据管芯与环氧树脂模制化合物之间的非平面化的故障的示例的表示。图4是沿着再分配线60中的任意一条的长度方向截取的垂直截面图，并且图5是再分配线60的平面图。

参照图4，绝缘层50的非平面化可以被例示在EMC层40与管芯20的侧壁之间的边界面上。这是因为在形成EMC层40的同时，与管芯20接触的临时粘合剂(图2的30)被向下按压得比与EMC层40接触的临时粘合剂(图2的30)多。因此，可以在管芯20与EMC层40之间提供水平差。也就是说，水平差D1可以存在于管芯20的表面23与EMC层40的表面41之间。覆盖管芯20和EMC层40的绝缘层50可以由于管芯20与EMC层40之间的水平差D1而被形成为具有不平坦的表面，并且形成在绝缘层50上的再分配层也可以具有呈现水平差D2的不平坦的表面。再分配线60可以通过对具有水平差D2的再分配层进行构图来形成。因此，水平差D2可以影响用于对再分配层进行构图以形成再分配线60的光刻工序，并且再分配线60中的每一条可以被形成为具有不均匀的宽度。例如，如果再分配层使用光刻工序和蚀刻工序来构图，则可能由于涂覆在再分配层上的光刻胶层的不均匀的厚度而在光刻工序期间难以调整并最佳化焦点的深度。因此，再分配线60可以被形成为包括与管芯20交叠并且具有宽度X1的第一部分60A以及与EMC层40交叠并且具有与宽度X1不同的宽度X2的第二部分60B(见图5)。另外，再分配线60可以被形成为包括第一部分60A与第二部分60B之间的第三部分60C。在这种情况下，参照图5，如果宽度X1大于宽度X2，则再分配线60的第三部分60C可以从第一部分60A开始朝向第二部分60B逐渐减小。再分配线60的不均匀的宽度会导致再分配线60的电特性和可靠性的劣化。

图6是例示了在制造晶圆级封装中根据再分配线60的图案密度的图案失真的示例的表示的截面图。

参照图6，再分配线60可以形成在覆盖管芯20的第一绝缘层50上，并且第二绝缘层70可以形成在第一绝缘层50上以覆盖再分配线60。第二绝缘层70的表面可以具有在设置有再分配线60的区域61与没有设置再分配线60的区域63之间的水平差D3。水平差D3可以与区域61中的第二绝缘层70的顶表面的表面水平L1和区域63中的第二绝缘层70的顶表面的表面水平L2之间的差对应。如果第二绝缘层70具有呈现水平差D3的顶表面，则形成在第二绝缘层70上的抗蚀剂图案80的开口部81和81E中的一些可以具有图案失真。如果使用区域61作为目标区域来确定用于形成抗蚀剂图案80的光刻工序的曝光条件，则抗蚀剂图案80的位于区域61中的开口部81可以被正常地形成为全开，而抗蚀剂图案80的位于区域63中的开口部81E被异常地形成为没有全开。这种图案失真可能是由于第二绝缘层70的顶表面的水平差D3而导致的。

根据本公开，保护基板(或者保护晶圆)可以被用作支承晶圆以支承半导体管芯(或者半导体芯片)，半导体管芯可以使用具有永久粘合强度的粘合剂附接到保护基板。因此，在半导体管芯附接到保护基板之后，可以将半导体管芯牢固地固定到保护基板以防止半导体管芯在后续工序期间移位。半导体管芯可以使用层压工序而覆盖有感光介电膜，该感光介电膜可以被平坦化以提供感光介电膜的平坦的顶表面。随后，可以在感光介电膜的平坦的顶表面上形成再分配线。因此，在形成再分配线之前，能够防止下面的介电层具有不平坦的地形。用作保护基板的硅基板可以用作封装主体的一部分。因此，可以缓解由于封装主体与保护基板之间的CTE差而导致的未对准问题，以抑制晶圆级封装件的翘曲。因此，本公开可以提供包括具有精细节距的互连线在内的高性能半导体封装件。

图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18和图19例示了根据实施方式的制造晶圆级封装件的方法的示例的表示。图7是保护晶圆1100W的平面图，并且图8至图19中的每一个包括保护晶圆1100W的一部分的截面图。

参照图7，可以提供保护晶圆1100W以使用晶圆级封装件的制造技术来制造扇出半导体封装件。保护晶圆1100W可以是例如硅晶圆的半导体晶圆或者半导体基板。在一些实施方式中，保护晶圆1100W可以是由与硅材料不同的材料组成的晶圆。在一些其它实施方式中，保护晶圆1100W可以由CTE与附接到保护晶圆1100W的半导体管芯(图8的1200)的主体的CTE基本上相等的材料组成。在这种情况下，可以抑制由于半导体管芯与保护基板之间的CTE差而导致的一些故障(例如，翘曲)。例如，如果半导体管芯(图8的1200)中的每一个具有硅主体，则保护晶圆1100W可以由硅材料组成。

保护晶圆1100W可以是厚度为半导体管芯(图8的1200)的厚度的约十倍至约三十倍的硅晶圆。例如，如果半导体管芯(图8的1200)具有约30微米至约50微米的厚度，则保护晶圆1100W可以具有约750微米至约770微米的厚度。由于保护晶圆1100W比半导体管芯(图8的1200)厚得多，因此保护晶圆1100W与封装件的体积比可以大于半导体管芯(图8的1200)与封装件的体积比。这可以抑制由于半导体管芯(图8的1200)与其它元件之间的CTE差而导致的影响。因此，可以抑制封装件的翘曲。

保护晶圆1100W可以具有彼此相对的第一表面1101和第二表面1103，并且第一表面1101与第二表面1103之间的距离可以与保护晶圆1100W的厚度对应。对准标记1110可以形成在保护晶圆1100W的第一表面1101处。当在后续工序中重新构成半导体管芯(图8的1200)时，对准标记1110可以被用作用于指派半导体管芯(图8的1200)的位置的参考标记。对准标记1110可以形成在保护晶圆1100W的单位区域1100U中的每一个的边界区域1106中。保护晶圆1100W可以包括多个单位区域1100U。每个单位区域1100U可以被指派给单个封装件。单位区域1100U可以被排列成具有矩阵形式。每个单位区域1100U可以包括安装有半导体管芯1200的芯片安装区域1105和包围芯片安装区域1105以用作划道(scribe lane)的边界区域1106。保护晶圆1100W可以包括以二维方式排列的多个单位区域1100U。对准标记1110可以被设置在彼此相邻的芯片安装区域1105之间的边界区域1106中。另选地，对准标记1110可以被设置在芯片安装区域1105中以与边界区域1106相邻。对准标记1110可以被形成为具有比保护晶圆1100W的第一表面1101低或者高的表面。例如，对准标记1110可以通过对保护晶圆1100W的第一表面1101的一部分进行选择性蚀刻而被形成为具有凹槽形状或者凹面形状。因此，可以在后续工序中使用对准标记1110来实现精确的对准。也就是说，保护晶圆1100W的第一表面1101与对准标记1110的底表面之间的水平差可以产生具有高分辨率的图像，并且可以使用具有高分辨率的对准标记图像来精确地设置或者识别保护晶圆1100W的特定位置。对准标记1110可以位于每个单位区域1100U中以提供参考位置。因此，半导体管芯(图8的1200)可以在后续工序中使用对准标记1110来与保护晶圆1100W精确地对准。

参照图8，半导体管芯1200可以被设置在保护晶圆1100W的第一表面1101上以使用对准标记1110分别与芯片安装区域1105对准，并且半导体管芯1200可以被分别安装在芯片安装区域1105上。每个半导体管芯1200具有面对保护晶圆1100W的第一表面1101的第三表面1206，并且可以在半导体管芯1200的第三表面1206上设置粘合层1300。例如连接焊盘的内部连接件1201可以被设置在半导体管芯1200的与保护晶圆1100W相反的第四表面1207上。因此，半导体管芯1200可以被安装在保护晶圆1100W上，以使得连接焊盘1201被设置在半导体管芯1200的与保护晶圆1100W相反的表面上。半导体管芯1200可以被分别设置在通过边界区域1106彼此分隔开的芯片安装区域1105上。因此，半导体管芯1200可以并排地排列在保护晶圆1100W上。

粘合层1300可以提供保护晶圆1100W与半导体管芯1200之间的永久接合，以将半导体管芯1200固定到保护晶圆1100W。与用于在用于制造晶圆级封装件的一般技术中将临时载体(或者处理支承件)临时附接到半导体管芯的临时粘合层不同，粘合层1300可以提供保护晶圆1100W与半导体管芯1200之间的不可逆的接合。如果UV射线照射到临时粘合层上，则临时粘合层会失去其粘合强度。因此，可以使用UV射线来将临时载体(或者处理支承件)与半导体管芯分离。在实施方式中，粘合层1300可以在半导体管芯1200被安装在保护晶圆1100W上之后固化。在这种情况下，即使UV射线照射到经固化的粘合层1300上，经固化的粘合层1300也不会失去其粘合强度。因此，即使在半导体管芯1200被安装在保护晶圆1100W上并且与其接合之后，也能够利用加热或者UV射线来附加地执行固化处理。粘合层1300可以包含硬化性粘合剂成分，并且半导体管芯1200可以通过硬化性粘合剂成分的化学反应不可逆地固定到保护晶圆1100W。粘合层1300可以包含用作硬化性粘合剂成分的环氧树脂成分，并且粘合层1300可以在固化处理期间通过环氧树脂反应来硬化，以提供保护晶圆1100W与半导体管芯1200之间的永久且不可逆的接合。由于粘合层1300将半导体管芯1200牢固地接合并固定到保护晶圆1100W，因此粘合层1300可以在后续工序期间抑制半导体管芯1200的位置移位。在本公开中，保护晶圆1100W不与半导体管芯1200分离，并且保护晶圆1100W的一部分可以构成每个封装件的一部分。因此，可以使用能够将半导体管芯1200永久地固定到保护晶圆1100W的不可逆粘合材料作为粘合层1300。

在一些实施方式中，粘合层1300可以包含热界面材料成分或者导热成分，以提供辐射或者散发由半导体管芯1200的操作产生的热的路径。如果粘合层1300中包含诸如金属颗粒这样的导热成分或者热界面材料成分，则半导体管芯1200中产生的热可以被更容易地散发到保护晶圆1100W中。保护晶圆1100W的热导率可以高于在后续工序中被形成为包围半导体管芯1200的感光材料层的热导率。因此，如果粘合层1300包含热界面材料成分或者导热成分，则可以更有效地散发半导体管芯1200中产生的热。

参照图9，第一感光介电膜1410F可以被设置在半导体管芯1200上。参照图10，第一感光介电膜1410F可以附接到保护晶圆1100W以形成第一感光介电层1410A。因此，半导体管芯1200可以被掩埋在第一感光介电层1410A中。第一感光介电膜(图9中的1410F)可以包括诸如感光聚酰亚胺膜或者感光聚苯并恶唑膜这样的感光聚合物膜。在一些实施方式中，包含环氧树脂成分的感光膜可以被用作第一感光介电膜1410F。由于第一感光介电膜1410F或者第一感光介电层1410A包含光敏剂，因此第一感光介电层1410A的暴露于光(诸如UV射线)的一部分可以具有与第一感光介电层1410A的没有暴露于光(诸如UV射线)的另一部分的溶解度不同的溶解度。

附接到保护晶圆1100W的第一感光介电层1410A可以具有不平坦表面1410U。由于具有平坦表面的第一感光介电膜1410F被层压到保护晶圆1100W和半导体管芯1200上以提供第一感光介电层1410A，因此第一感光介电层1410A的不平坦表面1410U可以是由于对准标记1110和半导体管芯1200的表面形态而导致的。也就是说，第一感光介电层1410A与每个半导体管芯1200交叠的第一部分1410H可以具有比第一感光介电层1410A的设置在半导体管芯1200之间的第二部分1410L的顶表面高的顶表面。

参照图11，可以对第一感光介电层1410A应用平整步骤。例如，具有平坦表面1490P的平坦化构件1490可以位于第一感光介电层1410A上，并且平坦化构件1490可以在加热的情况下被向下按压以将第一感光介电层1410A的不平坦表面1410U改变为通过平坦化构件1490的平坦表面1490P平整的平坦表面1410P。结果，可以提供具有平坦表面1410P的第一感光介电层1410。平坦化构件1490可以是具有平坦表面1490P的模具框架。平坦化构件1490可以是压辊。即使第一感光介电层1410A由于半导体管芯1200的存在而具有不平坦表面1410U，第一感光介电层1410A也可以通过平整步骤被改变为具有平坦表面1410P的第一感光介电层1410。因此，能够在第一感光介电层1410的平坦表面1410P上形成具有精细节距的互连线。

参照图12，可以在第一感光介电层1410中形成第一开口部1411，以使半导体管芯1200的一部分(例如，内部连接件1201)暴露。第一开口部1411可以被形成为贯穿第一感光介电层1410。第一开口部1411可以通过选择性地使第一感光介电层1410的一部分暴露于诸如UV射线的光并且通过对所暴露的第一感光介电层1410进行显影而形成。在这种情况下，由于第一感光介电层1410具有平坦表面1410P，因此可以在没有由于散焦曝光等而导致的任何图案失真的情况下均匀且精确地形成第一开口部1411。

参照图13，可以在具有第一开口部1411的第一感光介电层1410上形成抗蚀剂图案1700。抗蚀剂图案1700可以被用作掩模，例如，用于形成再分配线的镀制掩模。抗蚀剂图案1700可以通过将抗蚀剂材料涂覆在第一感光介电层1410上并且使用曝光工序和显影工序对抗蚀剂材料进行构图来形成。抗蚀剂图案1700可以被形成为使第一开口部1411暴露并且使第一感光介电层1410的与第一开口部1411相邻的平坦表面1410P的一部分暴露。由于第一感光介电层1410具有平坦表面1410P，因此抗蚀剂图案1700可以在没有由于下面的层的不平坦表面而导致的一些工序问题的情况下被形成为具有精确的尺寸。抗蚀剂图案1700可以被形成为限定设置有再分配线的区域。

参照图14，可以在第一感光介电层1410的通过抗蚀剂图案(图13中的1700)暴露的平坦表面1410P上以及通过抗蚀剂图案1700暴露的第一开口部1411中形成再分配线1500。然后可以去除抗蚀剂图案1700。抗蚀剂图案1700可以用作限定再分配线1500的形状的构图掩模。再分配线1500可以通过将包含铜的镀制层沉积在通过抗蚀剂图案1700暴露的第一感光介电层1410上而形成，并且可以去除抗蚀剂图案1700。另选地，再分配线1500可以通过将包含铜的镀制层沉积在第一感光介电层1410和抗蚀剂图案1700二者上并且将抗蚀剂图案1700剥离而形成。

每个再分配线1500可以被形成为包括位于第一感光介电层1410的平坦表面1410P上以用作互连线的迹线图案1550以及位于第一开口部1411中的一个中以将迹线图案1550电连接到内部连接件1201中的一个的通孔1530。通孔1530可以被形成为垂直地贯穿覆盖半导体管芯1200的第四表面1207的第一感光介电层1410，并且与内部连接件1201接触。通孔1530可以被形成为填充第一开口部1411中的一个。迹线图案1550可以延伸以与设置在半导体管芯1200之间的第一感光介电层1410的一部分交叠。

由于第一感光介电层1410具有平坦表面1410P，因此抗蚀剂图案(图13中的1700)可以被形成为在没有图案失真的情况下具有精细的节距。因此，其形状由抗蚀剂图案(图13中的1700)限定的再分配线1500也可以被形成为在没有图案失真的情况下具有精细的节距。因此，能够增加有限区域中所形成的再分配线1500的数目。

参照图15，第二感光介电层1450可以形成在第一感光介电层1410的平坦表面1410P上以覆盖再分配线1500。可以使用与在形成第一感光介电层1410时使用的相同的技术来形成第二感光介电层1450。也就是说，第二感光介电层1450可以通过将第二感光介电膜(未例示)设置在第一感光介电层1410和再分配线1500上并且使用层压工序将第二感光介电膜附接到第一感光介电层1410而形成。在这种情况下，第二感光介电膜可以因为再分配线1500的存在而具有不平坦的顶表面。因此，可以利用与在使第一感光介电层1410A平坦化时使用的相同的平整步骤来使附接到第一感光介电层1410的第二感光介电膜平坦化。结果，如图15所例示，第二感光介电层1450可以被形成为具有平坦表面1450P。由于第二感光介电层1450具有平坦表面1450P，因此可以在第二感光介电层1450上更容易地形成精细的图案。在一些实施方式中，第二感光介电层1450可以由基本上与第一感光介电层1410相同的材料形成。

如果必须形成具有多层结构的再分配线，则可以重复地执行形成再分配线1500的步骤和形成第二感光介电层1450的步骤。即使再分配线被形成为具有多层结构，每个感光介电层也可以被形成为具有平坦的顶表面。因此，具有多层结构的所有再分配线可以被形成为具有精细的节距。

参照图16，可以对第二感光介电层1450构图，以形成贯穿第二感光介电层1450的一部分的第二开口部1451。第二开口部1451可以通过选择性地使第二感光介电层1450的一部分暴露于诸如UV射线的光并且对所暴露的第二感光介电层1450进行显影而形成。在这种情况下，由于第二感光介电层1450具有平坦表面1450P，因此可以在没有由于散焦曝光等而导致的图案失真的情况下均匀且精确地形成第二开口部1451。

每个第二开口部1451可以被形成为使再分配线1500中的任意一条的一部分暴露。例如，每个第二开口部1451可以被形成为使再分配线1500中的任意一条的迹线图案1550的一部分暴露。第二开口部1451中的一些可以被形成为不与半导体管芯1200交叠。参照图17，外部连接件1600可以分别附接到通过第二开口部1451暴露的迹线图案1550。因此，外部连接件1600可以电连接到迹线图案1550。外部连接件1600可以具有焊球的形状。另选地，外部连接件1600可以具有凸块的形状。外部连接件1600中的一些可以被定位为不与半导体管芯1200交叠。迹线图案1550可以延伸到芯片安装区域1105之间的边界区域1106上，以实现扇出半导体封装件。

参照图18，可以执行减薄步骤以减小保护晶圆1100W的厚度。也就是说，可以使保护晶圆1100W的第二表面1103凹进以提供凹进的第二表面1103B。可以通过对保护晶圆1100W的第二表面1103应用研磨工序来执行减薄步骤。另选地，可以通过对保护晶圆1100W的第二表面1103应用化学机械抛光(CMP)工序或者回蚀(etch-back)工序来执行减薄步骤。

初始保护晶圆1100W可以是具有约750微米至约770微米的厚度的硅晶圆。在执行减薄步骤之后，保护晶圆1100W可以具有约150微米至约400微米的厚度。尽管半导体管芯1200具有约30微米至约50微米的厚度，然而经减薄的保护晶圆1100W仍然可以比半导体管芯1200厚。考虑到保护半导体管芯1200所需要的最小厚度，经减薄的保护晶圆1100W可以具有至少150微米的厚度。由于经减薄的保护晶圆1100W的厚度是半导体管芯1200的厚度的约3倍至约15倍，因此经减薄的保护晶圆1100W与封装件的体积比可以大于半导体管芯1200与封装件的体积比。这可以抑制由于半导体管芯1200与感光介电层1410和1450之间的CTE差而造成的影响。因此，可以抑制封装件的翘曲。

参照图19，可以使用分离工序沿着芯片安装区域1105之间的边界区域1106对第二感光介电层1450、第一感光介电层1410和经减薄的保护晶圆1100W进行切割，因此提供彼此分离的晶圆级封装件100和101。例如，锯片1800可以被设置在用作划道的边界区域1106上，并且可以使用锯片1800沿着边界区域1106对感光介电层1450和1410与经减薄的保护晶圆1100W进行切割以产生彼此分离的晶圆级封装件100和101。即使在感光介电层1450和1410与经减薄的保护晶圆1100W被切割以产生晶圆级封装件100和101之后，晶圆级封装件100和101中的每一个仍然可以包括经减薄的保护晶圆1100W的一部分，即，单位保护晶圆1100U。因此，单位保护晶圆1100U仍然可以覆盖半导体管芯1200的第三表面1206以保护半导体管芯1200。

图20是例示了根据实施方式的晶圆级封装件100的示例的表示的截面图。

参照图20，晶圆级封装件100可以与扇出半导体封装件对应。晶圆级封装件100可以包括使用粘合层1300附接到单位保护晶圆1100U的第一表面1101的半导体管芯1200。晶圆级封装件100还可以包括覆盖半导体管芯1200并且具有侧壁1410S和平坦顶表面1410P的第一感光介电层1410。晶圆级封装件100可以包括堆叠在第一感光介电层1410上的第二感光介电层1450。第二感光介电层1450可以具有平坦顶表面1450P以及与第一感光介电层1410的侧壁1410S对准的侧壁1450S。侧壁1410S和侧壁1450S可以与单位保护晶圆1100U的侧壁1100S对准。对准标记1110可以被设置在单位保护晶圆1100U的第一表面1101处，并且可以被设置为与半导体管芯1200相邻。单位保护晶圆1100U的厚度T1可以大于半导体管芯1200的厚度T2。

晶圆级封装件100也可以包括设置在第一感光介电层1410与第二感光介电层1450之间的再分配线1500。再分配线1500可以延伸到第一感光介电层1410中，并且可以电连接到半导体管芯1200的内部连接件1201。半导体管芯1200可以具有彼此相对的第三表面1206和第四表面1207，并且内部连接件1201可以被设置在半导体管芯1200的第四表面1207上。晶圆级封装件100还可以包括设置在第二感光介电层1450的平坦顶表面1450P上的外部连接件1600。外部连接件160可以延伸到第二感光介电层1450中，并且可以电连接到再分配线1500的迹线图案1550。外部连接件1600可以具有焊球的形状。

图21、图22、图23、图24、图25、图26、图27、图28、图29和图30是例示了根据实施方式的制造晶圆级封装件的方法的示例的表示的截面图。

参照图21，可以提供保护晶圆4100W以使用晶圆级封装件的制造技术来制造扇出半导体封装件。保护晶圆4100W可以是半导体晶圆或者半导体基板，例如，硅晶圆。在一些实施方式中，保护晶圆4100W可以是由与硅晶圆不同的材料组成的晶圆。在一些其它实施方式中，保护晶圆4100W可以由CTE基本上与附接到保护晶圆4100W的半导体管芯4200的主体的CTE相等的材料组成。在这种情况下，可以抑制由于半导体管芯与保护基板之间的CTE差而导致的一些故障(例如，翘曲)。例如，如果半导体管芯4200中的每一个具有硅主体，则保护晶圆4100W可以由硅材料组成。

保护晶圆4100W可以具有彼此相对的第一表面4101和第二表面4103，并且可以在保护晶圆4100W的第一表面4101处形成对准标记4110。当在后续工序中重新构成半导体管芯4200时，对准标记4110可以被用作用于指派半导体管芯4200的位置的参考标记。保护晶圆4100W可以包括多个芯片安装区域4105以及所述多个芯片安装区域4105之间的边界区域4106。半导体管芯4200可以被分别安装在芯片安装区域4105上，并且边界区域4106可以用作划道。因此，边界区域4106可以包围芯片安装区域4105。对准标记4110可以被设置在边界区域4106中以与芯片安装区域4105相邻。对准标记4110可以被形成为具有比保护晶圆4100W的第一表面4101低或者高的表面。例如，对准标记4110可以通过对保护晶圆4100W的第一表面4101的一部分进行选择性蚀刻而被形成为具有凹槽形状或者凹面形状。因此，可以在后续工序中使用对准标记4110来实现精确的对准。也就是说，保护晶圆4100W的第一表面4101与对准标记4110的底表面之间的水平差可以产生具有高分辨率的图像，并且可以使用具有高分辨率的对准标记图像来精确地设置或者识别保护晶圆4100W的特定位置。

可以在包括对准标记4110的第一表面4101上形成导电层，以提供用于保护半导体管芯4200免受电磁干扰(在下文中，称作“EMI”)的第一屏蔽层4150。可以通过使用化学气相沉积(CVD)工序或者镀制工序沉积诸如铜层这样的金属层来形成第一屏蔽层4150。如果保护晶圆4100W是硅晶圆，则可以利用在半导体制造中使用的设备来执行用于制造晶圆级封装件的全部工序。

半导体管芯4200可以被设置在保护晶圆4100W的第一表面4101上以使用对准标记4110分别与芯片安装区域4105对准，并且半导体管芯4200可以被分别安装在芯片安装区域4105上。每个半导体管芯4200具有面对保护晶圆4100W的第一表面4101的第三表面4206，并且可以在半导体管芯4200的第三表面4206上设置粘合层4300。例如连接焊盘的内部连接件4201可以被设置在半导体管芯4200的与保护晶圆4100W相反的第四表面4207上。因此，半导体管芯4200可以使用粘合层4300被安装在保护晶圆4100W上。粘合层4300可以提供保护晶圆4100W与半导体管芯4200之间的永久接合，以将半导体管芯4200固定到保护晶圆4100W。与用于在用于制造晶圆级封装件的一般技术中将临时载体(或者处理支承件)临时附接到半导体管芯的临时粘合层不同，粘合层4300可以提供保护晶圆4100W与半导体管芯4200之间的不可逆接合。如果UV射线照射到临时粘合层上，则临时粘合层会失去其粘合强度。因此，可以使用UV射线来将临时载体(或者处理支承件)与半导体管芯分离。在实施方式中，粘合层4300可以在半导体管芯4200被安装在保护晶圆4100W上之后固化。在这种情况下，即使UV射线照射到经固化的粘合层4300上，经固化的粘合层4300也不会失去其粘合强度。粘合层4300可以包含用作硬化性粘合剂成分的环氧树脂成分。由于粘合层4300将半导体管芯4200牢固地接合并固定到保护晶圆4100W，因此粘合层4300可以在后续工序期间抑制半导体管芯4200的位置移位。在本公开中，保护晶圆4100W不与半导体管芯4200分离，并且保护晶圆4100W的一部分可以构成每个封装件的一部分。因此，可以使用能够将半导体管芯4200永久地固定到保护晶圆4100W的不可逆粘合材料作为粘合层4300。

在一些实施方式中，粘合层4300可以包含热界面材料成分或者导热成分，以提供辐射或者散发由半导体管芯4200的操作产生的热的路径。如果粘合层4300中包含诸如金属颗粒这样的导热成分或者热界面材料成分，则半导体管芯4200中产生的热可以被更容易地散发到第一屏蔽层4150和保护晶圆4100W中。保护晶圆4100W的热导率可以高于在后续工序中被形成为包围半导体管芯4200的感光材料层(图26的4410和4450)的热导率。因此，可以更有效地散发半导体管芯4200中产生的热。

例如连接焊盘的内部连接件4201可以被设置在半导体管芯4200的与保护晶圆4100W相反的第四表面4207上。因此，半导体管芯4200可以被安装在保护晶圆4100W上，以使得内部连接件4201被设置在半导体管芯4200的与保护晶圆4100W相反的表面(即，第四表面4207)上。半导体管芯4200可以被分别设置在通过边界区域4106彼此分隔开的芯片安装区域4105上。因此，半导体管芯4200可以被并排地排列在第一屏蔽层4150上。

参照图22，可以在第一屏蔽层4150上形成第一感光介电层4410以覆盖半导体管芯4200。如参照图9、图10和图11所述的，可以通过使用层压工序将第一感光介电膜附接到第一屏蔽层4150和半导体管芯4200并且使附接到第一屏蔽层4150和半导体管芯4200的第一感光介电膜平坦化来形成第一感光介电层4410。结果，第一感光介电层4410可以具有平坦顶表面4410P。第一感光介电层4410可以包括诸如感光聚酰亚胺膜或者感光聚苯并恶唑膜这样的感光聚合物膜。在一些实施方式中，第一感光介电层4410可以由包含环氧树脂成分的感光膜来形成。由于第一感光介电层包含光敏剂，因此第一感光介电层1410的暴露于光(诸如UV射线)的一部分可以具有与第一感光介电层4410的没有暴露于光(诸如UV射线)的另一部分的溶解度不同的溶解度。

即使第一表面4101由于对准标记4110和半导体管芯4200被设置在第一表面4101上而具有不平坦表面，第一感光介电层4410也可以具有平坦顶表面4410P。由于第一感光介电层4410具有平坦顶表面4410P，因此能够在没有图案失真的情况下在第一感光介电层4410的平坦顶表面4410P上形成精细的图案。也就是说，能够在没有图案失真的情况下在第一感光介电层4410的平坦顶表面4410P上形成具有精细节距的互连线。

参照图23，可以在第一感光介电层4410中形成第一开口部4411，以使半导体管芯4200的一部分(例如，内部连接件4201)暴露。第一开口部4411可以被形成为贯穿第一感光介电层4410。在形成第一开口部4411的同时，还可以在第一感光介电层4410中形成沟槽4413，以使第一屏蔽层4150的一部分暴露。沟槽4413可以被形成为使第一屏蔽层4150的与用作划道的边界区域4106交叠的一部分暴露。由于沟槽4413沿着边界区域4106形成，因此沟槽4413可以包围半导体管芯4200。第一感光介电层4410可以通过沟槽4413被分离为多个图案，并且第一感光介电层4410的侧壁4410S可以通过沟槽4413暴露。

第一开口部4411和沟槽4413可以通过选择性地使第一感光介电层4410的一部分暴露于诸如UV射线的光并且对所暴露的第一感光介电层4410进行显影而被形成为贯穿第一感光介电层4410。在这种情况下，由于第一感光介电层4410由感光介电膜形成，因此可以对第一感光介电层4410直接应用光刻工序以形成第一开口部4411和沟槽4413。因此，即时在没有使用任何附加光刻胶材料的情况下，也可以形成第一开口部4411和沟槽4413。

参照图24，可以在具有第一开口部4411和沟槽4413的第一感光介电层4410上形成抗蚀剂图案4700。抗蚀剂图案4700可以被用作掩模，例如，用于形成再分配线的镀制掩模。抗蚀剂图案4700可以通过将抗蚀剂材料涂覆在第一感光介电层4410上并且使用曝光工序和显影工序对抗蚀剂材料进行构图而形成。抗蚀剂图案4700可以被形成为使第一开口部4411和沟槽4413暴露以及使第一感光介电层4410的平坦顶表面4410P的与第一开口部4411相邻的部分暴露。抗蚀剂图案4700可以被形成为限定设置有再分配线的区域。

参照图25，可以在第一感光介电层4410的通过抗蚀剂图案(图24的4700)暴露的平坦顶表面4410P上以及在通过抗蚀剂图案4700暴露的第一开口部4411和沟槽4413中形成再分配线4500。然后，可以去除抗蚀剂图案4700。抗蚀剂图案4700可以用作限定再分配线4500的形状的构图掩模。再分配线4500可以通过将包含铜的镀制层选择性地沉积在通过抗蚀剂图案4700暴露的第一感光介电层4410上而形成，并且可以去除抗蚀剂图案4700。可选地，再分配线4500可以通过将包含铜的导电层沉积在第一感光介电层4410和抗蚀剂图案4700二者上并且将抗蚀剂图案4700剥离而形成。

在将抗蚀剂图案4700剥离以对导电层进行构图之后，在第一感光介电层4410的平坦顶表面4410P上以及在第一开口部4411中剩余的导电图案可以对应于再分配线4500，并且在沟槽4413中剩余的导电图案可以对应于第二屏蔽层4510。第二屏蔽层4510可以被形成为与通过沟槽4413暴露的第一屏蔽层4150接触。因此，第二屏蔽层4510可以电连接到第一屏蔽层4150。因此，第一屏蔽层4150和第二屏蔽层4510可以包围半导体管芯4200的底表面(即，第三表面4206)和侧壁，以构成用于保护半导体管芯4200免受EMI的EMI屏蔽笼。在一些实施方式中，可以通过以下方式来形成第二屏蔽层4510和再分配线4500：在具有第一开口部4411和沟槽4413的第一感光介电层4410的整个表面上沉积导电层，在导电层上形成抗蚀剂图案(未例示)，并且通过使用抗蚀剂图案作为蚀刻掩模对导电层进行蚀刻。

每个再分配线4500可以被形成为包括位于第一感光介电层4410的平坦顶表面4410P上以用作互连线的迹线图案4550、以及位于第一开口部4411中的一个中以将迹线图案4550电连接到内部连接件4201中的一个的通孔4530。通孔4530可以被形成为垂直地贯穿覆盖半导体管芯4200的第四表面4207的第一感光介电层4410，并且与内部连接件4201接触。通孔4530可以被形成为填充第一开口部4411中的一个。迹线图案4550可以延伸以与设置在半导体管芯4200之间的第一感光介电层4410的一部分交叠。

由于第一感光介电层4410具有平坦顶表面4410P，因此抗蚀剂图案(图24中的4700)可以被形成为在没有图案失真的情况下具有精细的节距。因此，其形状通过抗蚀剂图案(图24中的4700)限定的再分配线4500也可以被形成为在没有图案失真的情况下具有精细的节距。因此，能够增加有限区域中所形成的再分配线4500的数目。

参照图26，可以在第一感光介电层4410的平坦顶表面4410P上形成第二感光介电层4450，以覆盖再分配线4500和第二屏蔽层4510。第二感光介电层4450可以通过将第二感光介电膜(未例示)设置在第一感光介电层4410和再分配线4500上并且使用层压工序将第二感光介电膜附接到第一感光介电层4410而形成。附接到第一感光介电层4410的第二感光介电膜可以被平坦化以提供具有平坦顶表面4450P的第二感光介电层4450。由于第二感光介电层4450具有平坦顶表面4450P，因此可以在第二感光介电层4450上更容易地形成精细的图案。在一些实施方式中，第二感光介电层4450可以由基本上与第一感光介电层4410相同的材料形成。

参照图27，可以对第二感光介电层4450进行构图以形成贯穿第二感光介电层4450的一部分的第二开口部4451。第二开口部4451中的每一个可以被形成为使再分配线4500的迹线图案4550的任意一个的一部分暴露。第二开口部4451中的一些可以被形成为不与半导体管芯4200交叠。也就是说，第二开口部4451中的一些可以被形成在边界区域4106上。

参照图28，外部连接件4600可以分别附接到通过第二开口部4451暴露的迹线图案4550。因此，外部连接件4600可以电连接到迹线图案4550。外部连接件4600可以具有焊球的形状。另选地，外部连接件4600可以具有凸块的形状。外部连接件4600中的一些可以被定位为不与半导体管芯4200交叠。迹线图案4550可以延伸到芯片安装区域4105之间的边界区域4106上以实现扇出半导体封装件。

参照图29，可以执行减薄步骤以减小保护晶圆4100W的厚度。也就是说，可以使保护晶圆4100W的第二表面4103凹进以提供凹进的第二表面4103B。可以通过对保护晶圆4100W的第二表面4103应用研磨工序来执行减薄步骤。另选地，可以通过对保护晶圆4100W的第二表面4103应用化学机械抛光(CMP)工序或回蚀工序来执行减薄步骤。

参照图30，可以使用分离工序沿着芯片安装区域4105之间的边界区域4106对第二感光介电层4450、第一感光介电层4410和经减薄的保护晶圆4100W进行切割，因此提供彼此分离的晶圆级封装件400和401。例如，锯片4800可以被设置在用作划道的边界区域4106上，并且可以使用锯片4800沿着边界区域4106对感光介电层4450和4410与经减薄的保护晶圆4100W进行切割以产生彼此分离的晶圆级封装件400和401。晶圆级封装件400和401中的每一个仍然可以包括经减薄的保护晶圆4100W的一部分，即，单位保护晶圆4100U。因此，单位保护晶圆4100U仍然可以覆盖半导体管芯4200的第三表面4206以保护半导体管芯4200。

图31是例示了根据实施方式的晶圆级封装件400的示例的表示的截面图。

参照图31，晶圆级封装件400可以与扇出半导体封装件对应。晶圆级封装件400可以包括具有彼此相对的第一表面4101和第二表面4103B的单位保护晶圆4100U。晶圆级封装件400还可以包括覆盖单位保护晶圆4100U的第一表面4101的第一屏蔽层4150。晶圆级封装件400可以包括使用粘合层4300附接到第一屏蔽层4150的半导体管芯4200。晶圆级封装件400可以包括覆盖半导体管芯4200并且具有侧壁4410S和平坦顶表面4410P的第一感光介电层4410。晶圆级封装件400可以附加地包括覆盖第一感光介电层4410的侧壁4410S和平坦顶表面4410P的第二感光介电层4450。第二感光介电层4450可以具有侧壁4450S和平坦顶表面4450P。第二屏蔽层4510可以被设置在第二感光介电层4450与第一感光介电层4410的侧壁4410S之间。也就是说，第二屏蔽层4510可以被设置为覆盖第一感光介电层4410的侧壁4410S。第二屏蔽层4510可以与覆盖单位保护晶圆4100U的第一表面4101的第一屏蔽层4150电连接。

晶圆级封装件400还可以包括设置在第一感光介电层4410的顶表面4410P与第二感光介电层4450的底表面之间的再分配线4500。再分配线4500可以延伸到第一感光介电层4410中，并且可以电连接到半导体管芯4200的内部连接件4201。再分配线4500和第二屏蔽层4510可以通过对单个导电层进行构图来提供。第二屏蔽层4510可以延伸以与第一屏蔽层4150的一部分交叠。

半导体管芯4200可以具有彼此相对的第三表面4206和第四表面4207，并且内部连接件4201可以被设置在半导体管芯4200的第四表面4207上。再分配线4500中的每一个可以包括贯穿第一感光介电层4410的一部分的通孔4530以及设置在第一感光介电层4410的顶表面4410P上的迹线图案4550。晶圆级封装件400还可以包括电连接到再分配线4500的外部连接件4600。

图32是例示了包括具有根据实施方式的至少一个半导体封装件的存储卡7800在内的电子系统的示例的表示的框图。存储卡7800包括诸如非易失性存储器件这样的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可以存储数据或者读取存储的数据。存储器7810和/或存储控制器7820包括设置在根据实施方式的封装件中的一个或更多个半导体芯片。

存储器7810可以包括应用了实施方式的技术的非易失性存储器件。存储控制器7820可以控制存储器7810，以使得响应于来自主机7830的读/写请求来读出所存储的数据或者将数据进行存储。

图33是例示了包括根据实施方式的至少一个封装件的电子系统8710的示例的表示的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过提供数据移动所经过的路径的总线8715而彼此接合。

在一个实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开的实施方式的一个或更多个半导体封装件。输入/输出装置8712可以包括在小键盘、键盘、显示装置、触摸屏等当中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储要由控制器8711执行的数据和/或命令等。

存储器8713可以包括诸如DRAM这样的易失性存储器件和/或诸如闪速存储器这样的非易失性存储器件。例如，闪速存储器可以被安装到诸如移动终端或台式计算机这样的信息处理系统。闪速存储器可以构成固态硬盘(SSD)。在这种情况下，电子系统8710可以将大量数据稳定地存储在闪速存储器系统中。

电子系统8710还可以包括接口8714，该接口8714被配置为向通信网络发送数据以及从通信网络接收数据。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线或者有线收发器或无线收发器。

电子系统8710可以被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统以及信息发送/接收系统中的任一个。

如果电子系统8710是能够执行无线通信的设备，则电子系统8710可以被用在诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带互联网)的通信系统中。

出于例示的目的，已公开了本公开的实施方式。本领域技术人员将要领会的是，能够在不脱离本公开以及所附的权利要求的范围和精神的情况下进行各种修改、添加和替换。

相关申请的交叉引用

本申请要求于2015年12月11日提交的韩国专利申请No.10-2015-0177492以及于2016年3月22日提交的韩国专利申请No.10-2016-0034059的优先权，这些韩国专利申请通过引用方式被完整地并入到本文中。

Claims (10)

1.一种晶圆级封装件，该晶圆级封装件包括：

第一屏蔽层，所述第一屏蔽层覆盖保护晶圆的第一表面；

半导体管芯，所述半导体管芯被安装在所述第一屏蔽层上；

第一介电层，所述第一介电层覆盖所述半导体管芯并且具有顶表面和侧壁；

第二介电层，所述第二介电层覆盖所述第一介电层的所述顶表面和所述侧壁；

第二屏蔽层，所述第二屏蔽层被设置在所述第一介电层的所述侧壁与所述第二介电层之间，以覆盖所述第一介电层的所述侧壁；

再分配线，所述再分配线被设置在所述第一介电层的所述顶表面与所述第二介电层之间，并且穿过贯穿所述第一介电层的第一开口部电连接到所述半导体管芯；以及

外部连接件，所述外部连接件被设置在所述第二介电层上，并且穿过贯穿所述第二介电层的第二开口部电连接到所述再分配线。

2.根据权利要求1所述的晶圆级封装件，该晶圆级封装件还包括对准标记，所述对准标记被设置在所述保护晶圆的所述第一表面处。

3.根据权利要求1所述的晶圆级封装件，其中，所述第一介电层的所述顶表面是平坦表面。

4.根据权利要求3所述的晶圆级封装件，其中，所述第一介电层的平坦顶表面被配置为使得抗蚀剂图案能够形成有精细的节距并且基本上没有图案失真。

5.根据权利要求1所述的晶圆级封装件，其中，所述第二介电层的所述顶表面是平坦表面。

6.根据权利要求1所述的晶圆级封装件，其中，所述第一介电层和所述第二介电层是感光介电层。

7.根据权利要求1所述的晶圆级封装件，其中，所述第二屏蔽层延伸至与所述第一屏蔽层的一部分交叠。

8.根据权利要求1所述的晶圆级封装件，其中，所述第二屏蔽层与覆盖所述保护晶圆的所述第一表面的所述第一屏蔽层电连接。

9.根据权利要求1所述的晶圆级封装件，该晶圆级封装件还包括；

粘合层，所述粘合层位于所述半导体管芯与所述第一屏蔽层之间。

10.一种制造晶圆级封装件的方法，该方法包括以下步骤：

在保护晶圆的第一表面上形成第一屏蔽层；

在所述第一屏蔽层上并排地安装半导体管芯；

使用层压工序来将第一感光介电膜附接到所述第一屏蔽层和所述半导体管芯，以形成第一感光介电层；

对所述第一感光介电层进行构图，以形成使所述半导体管芯中的每一个的一部分暴露的开口部以及使所述第一屏蔽层的一部分暴露的沟槽；

形成覆盖所述沟槽的侧壁的第二屏蔽层以及再分配线，所述再分配线被设置在所述第一感光介电层的顶表面上并且穿过所述开口部电连接到所述半导体管芯；

形成覆盖所述再分配线和所述第二屏蔽层的第二感光介电层；以及

在所述第二感光介电层上形成外部连接件，

其中，所述外部连接件延伸到所述第二感光介电层中以电连接到所述再分配线。