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CN106935489A - 包含电和光学互连的半导体晶片接合 - Google Patents

包含电和光学互连的半导体晶片接合 Download PDF

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CN106935489A CN201710265039.XA CN201710265039A CN106935489A CN 106935489 A CN106935489 A CN 106935489A CN 201710265039 A CN201710265039 A CN 201710265039A CN 106935489 A CN106935489 A CN 106935489A
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Abstract

用于接合需要在接合的晶片之间并且跨越接合边界转移电和光学信号的半导体晶片的方法。用于半导体晶片的接合的方法包含在晶片接合边界内形成电和光学互连通孔以在接合的晶片之间转移电和光学信号。使用许多金属柱跨越接合表面形成电通孔，每个金属柱由跨越接合表面融合的多个金属层构成。使用许多光波导跨越接合表面形成光通孔，每个光波导由跨越接合边界融合的介电材料构成并且具有比接合的晶片之间的介电中间接合层的折射率高的折射率。电和光学通孔跨越接合的晶片之间的接合表面散步以实现电和光学信号两者在接合的晶片之间的一致转移。

Description

包含电和光学互连的半导体晶片接合
本申请是申请号为2012800342811、发明名称为“包含电和光学互连的半导体晶片接合”的专利申请的分案申请。
技术领域
本发明涉及为实现固态光器件的半导体III-V光子晶片和CMOS电子晶片的接合，在固态光器件中光和电信号在接合的晶片之间转移。
背景技术
3D-IC和固态光技术的出现正使集成光发射体或检测器阵列成为可能，光发射体或检测器阵列从III-V材料图案化并且接合到CMOS控制电路（参见美国专利No. 7,623,560、7,767,479 和7,829,902，以及G. Y. Fan等人的III-nitride micro-emitterarrays: development and applications，J. Phys D: Appl. Phys. 41 (2008)，Z. Gong等人的Efficient flip-chip InGaN micro-pixellated light-emitting diode arrays:promising candidates for micro-displays and colour conversion， J. Phys D:Appl. Phys. 41 (2008)，和 H. Schneider等人的Dual band QWIP focal plane arrayfor the second and third atmospheric windows, Infrared Physics & Technology,47 (2005) 53-58）。具体地说，三维集成电路（3D-IC）中最近的进步正在使集成包括较高分辨率阵列的光发射体（参见美国专利No. 7,623,560、7,767,479 和 7,829,902，以及G. Y.Fan等人的III-nitride micro-emitter arrays: development and applications， J.Phys D: Appl. Phys. 41 (2008) 和 Z. Gong等人的Efficient flip-chip InGaNmicro-pixellated light-emitting diode arrays: promising candidates for micro-displays and colour conversion， J. Phys D: Appl. Phys. 41 (2008)）或光检测器（参见H. Schneider等人的Dual band QWIP focal plane array for the second andthird atmospheric windows，Infrared Physics & Technology，47 (2005) 53-58）（共同称为“光子”阵列）的多层光电子器件成为可能。这样的趋势的证据是在G. Y. Fan等人的III-nitride micro-emitter arrays: development and applications, J. Phys D:Appl. Phys. 41 (2008)中描述的器件，该器件是包括单波长器件像素的微LED阵列器件，单波长器件像素在III-V化合物半导体层（诸如GaN）上图案化、无源驱动并且使用引线接合封装在PGA封装中。在G. Y. Fan等人中，使用了如下技术：使用倒装接合，混合集成了III-V发射体阵列与硅控制IC。单色8×8、16×16和64×64像素的类似的光发射体阵列器件被制造并且使用倒装接合与CMOS集成（参见G. Y. Fan等人的III-nitride micro-emitterarrays: development and applications，J. Phys D: Appl. Phys. 41 (2008)和Z.Gong等人的Efficient flip-chip InGaN micro-pixellated light-emitting diodearrays: promising candidates for micro-displays and colour conversion，J. PhysD: Appl. Phys. 41 (2008)）。这些类型的微发射体阵列器件可以使用倒装和引线接合技术，因为它们的光子元件（像素）尺寸较大（几百微米），这导致低电互连密度，其使得可以使用这样的技术来将III-V光发射阵列接合到控制CMOS。
尤其关注的是在美国专利No. 7,623,560、7,767,479和7,829,902中描述的超高像素密度发射性微显示器件。这些类型的器件通常是微尺度固态光发射元件的阵列，微尺度固态光发射元件由一种类型的光子材料（诸如III-V材料）形成并且使用3D-IC技术集成到用于耦合电信号进出光子阵列的微电子电路阵列（参见美国专利No. 7,623,560、7,767,479和7,829,902，以及G. Y. Fan等人的III-nitride micro-emitter arrays:development and applications, J. Phys D: Appl. Phys. 41 (2008)，Z. Gong等人的Efficient flip-chip InGaN micro-pixellated light-emitting diode arrays:promising candidates for micro-displays and colour conversion, J. Phys D:Appl. Phys. 41 (2008)，和H. Schneider等人的Dual band QWIP focal plane arrayfor the second and third atmospheric windows, Infrared Physics & Technology,47 (2005) 53-58)）。对于多数这些类型的器件，光子阵列元件由其形成的光子材料的晶片通常使用晶片接合技术诸如在以下各项中描述的那些技术中的一个或多个而被接合到微电路阵列晶片：M. Alexe 和U. Güsele的Wafer Bonding Applications and Technology,pp 327-415, Springer 2004 以及 Q. Y. Tong 和U. Güsele的Semiconductor WaferBonding Science and Technology，pp 203-261，Wiley 1999，其中使用电互连通孔阵列（诸如在M. Alexe和U. Güsele，pp. 177-184中描述的阵列）在接合的光子和电子晶片之间转移电信号。因此，在这些类型的器件的制造中需要的晶片接合边界表面将涉及在光子和电子晶片之间的接合边界表面内嵌入电通孔阵列。另外，当光子阵列的元件及其关联的电子电路元件在尺寸上是微尺度（即，几微米尺寸，诸如对于在美国专利No. 7,623,560、7,767,479和7,829,902中描述的器件的情况）时，跨越接合边界的互连通孔的密度可以达到多余每平方厘米一百万互连通孔。
针对这些类型的器件的晶片接合还将包括完成跨越晶片接合边界表面的粘附（接合）的装置，晶片接合边界表面还包括互连通孔的横截面。跨越晶片边界表面的主要部分的接合通常使用能够跨越边界表面熔接的中间层来完成。对于更早提到的器件类型，晶片接合通过跨越晶片的接合边界的高度抛光的中间层的熔接接合来完成，熔接接合能够在室温（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944）或在升高的温度和压力条件(参见M. Alexe和U. Güsele的Wafer Bonding Applications and Technology，pp327-415，Springer 2004以及Q. Y. Tong和U. Güsele的Semiconductor Wafer BondingScience and Technology，pp 203-261，Wiley 1999)下实现。对于金属互连，跨越接合表面的通孔到通孔固态扩散接合通常通过通孔横截面的融合来完成，通孔横截面的融合包括使用：已接合晶片的升高的温度退火，这影响由熔接的中间层完成的、跨越边界表面的接合的强度；和退火的升高的温度，用于创建跨越两个晶片的接合表面融合电互连通孔所需要的热压缩条件（参见美国专利No. 7,622,324 以及M. Alexe和U. Güsele的Wafer BondingApplications and Technology，pp 327-415，Springer 2004）。
美国专利No. 7,623,560、7,767,479和7,829,902描述了：发射性微显示器件，由图案化的固态光发射材料的多个层构成，该多个层被接合成堆叠并且共同被接合到CMOS微电子电路阵列。图案化的固态光发射材料的接合堆叠形成多色光发射像素阵列，该多色光发射像素阵列由图案化的并且接合的固态光发射材料的堆叠被接合到的CMOS微电子电路层控制。诸如在美国专利No. 7,623,560、7,767,479和7,829,902中描述的器件结构的实现需要光子到光子晶片的接合以及硅（Si）基CMOS到光子晶片的接合，硅（Si）基CMOS到光子晶片的接合包括电以及光信号两者跨越接合的半导体晶片的接合表面的转移。未发现描述用于包含电和光信号两者跨越接合晶片边界的转移的接合半导体晶片的方法的现有技术参考文献。
图1A到1D是典型现有技术半导体晶片接合技术的图示，包括直接熔接接合（图1A）、对齐熔接接合（图1B）、共熔接合（图1C）、苯并环丁烯（BCB）聚合物粘附接合（图1D）。尤其关注的是图1B，其图示了在现有技术（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944，以及M. Alexe与U. Güsele的Wafer Bonding Applications andTechnology，pp 327-415，Springer 2004和Q. Y. Tong 与U. Güsele的SemiconductorWafer Bonding Science and Technology， pp 203-261，Wiley 1999）中描述的晶片的对齐熔接接合，其包含跨越接合表面的电互连通孔。在这个晶片接合技术中，在接合通常是硅（Si）基的两个晶片之前，在每个晶片内包括对齐标记，其具有足够特征清晰度以使两个晶片的精确对齐能够达到小于互连通孔直径的10%。在接合之前，两个晶片中的每个使用化学机械接合（CMP）技术分别地被平面化。在两个晶片的平面化的表面上分别地沉积通常为介电材料（通常是氧化硅（SiO2））的中间接合层。然后，通常使用单个导电金属（诸如镍）在两个晶片中的每个的接合表面上形成互连金属通孔柱。然后使用CMP把形成的接合边界表面抛光到小于半纳米的粗糙度之内，表面被激活并且然后使用包含的对齐标记来对齐晶片，其中它们的接合边界表面彼此面对并且达到接触。施加合适等级的压力和升高的温度以提高跨越两个晶片的接合表面的接合强度。依赖于在接合边界表面上完成的表面粗糙度，在这个过程的末尾，沉积在两个晶片中的每个的表面上的介电中间层将跨越晶片接合边界表面熔接在一起。然而，晶片抛光和表面激活过程可能引起互连通孔边界表面被凹陷到介电表面之下，这将导致跨越晶片接合边界表面的相对的通孔之间出现间隙。互连通孔之间的这些间隙的出现可能在接合晶片的对应的电路之间引起过度的电阻水平。为了最小化跨越互连通孔的电阻，接合的晶片在升高的温度下经受进一步的退火以引起对齐的通孔膨胀并且跨越接合边界融合在一起。
现有技术的接合过程的几个方面（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944）使得其对于接合具有实质类似的热膨胀特性的晶片更有效，而对于接合具有不同热膨胀特性的晶片实质较少效果，诸如当由III-V材料制成并且可能在诸如蓝宝石的衬底上生长的晶片需要被接合到Si晶片时的情况。当要被接合的两个晶片的热膨胀特性实质不同时，在相应的晶片的接合中间层已如在美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944中描述的那样熔接在一起之后过度的长时间的升高温度退火将对已接合的晶片是致命的并且将可能引起完成的接合失效，从而引起中间层的脱离接合。这意味着现有技术接合方法（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944）在具有实质不类似的热膨胀特性的晶片的接合中（诸如当由III-V材料制成的晶片需要被接合到Si晶片时的情况，诸如美国专利No. 7,623,560、7,767,479 和7,829,902中描述的）可能不是有效的。
晶片的通常熔接接合（参见M. Alexe和U. Güsele的Wafer BondingApplications and Technology, pp 327-415, Springer 2004 以及Q. Y. Tong和U. Güsele的Semiconductor Wafer Bonding Science and Technology, pp 203-261, Wiley1999）和尤其低温熔接接合（参见Q. Y. Tong 和U. Güsele，pp. 49-101以及美国专利No.7,622,324、7,553,744、7,485,968和7,387,944）需要对要被接合的晶片预接合平面化到高严格等级，该高严格等级能够达到跨越晶片表面实质少于一纳米的均方根（RMS）。然而，由III-V材料制成的晶片在特性上具有一定量的弯曲，该一定量的弯曲可能跨越晶片表面实质上高于一微米。如果非实践上不可能，这样的晶片弯曲的过度等级将非常难以利用在美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944中描述的用于将由III-V材料制成的晶片接合到Si晶片（诸如在美国专利No. 7,623,560、7,767,479和7,829,902以及H.Schneider等人的Dual band QWIP focal plane array for the second and thirdatmospheric windows，Infrared Physics & Technology，47 (2005) 53-58中描述的那些）的现有技术的晶片接合方法。
在美国专利No. 7,623,560、7,767,479和7,829,902中描述的发射性微显示（成像器）器件代表发射性微显示器中的现有技术状态并且使用III-V化合物半导体材料作为发射性层，保证高亮度、功率效率、多色、长寿命和高可靠的具有色纯度的微显示器用在各种应用中，包括成像、投影和医疗等其它用途。美国专利No. 7,623,560、7,767,479和7,829,902中的发射性器件由使用3D-IC技术被集成到由数字控制逻辑电路的往复式阵列构成的硅基CMOS上的、大阵列的（多于每平方厘米一百万）固态光发射像素（激光二极管（LD）或发光二极管（LED），这依赖于电流注入条件）构成。在美国专利No. 7,623,560、7,767,479和7,829,902中描述的成像器器件的数字控制微电路阵列将通常使用标准硅基CMOS技术制造，由此许多数字控制微电路阵列形成为覆盖CMOS晶片表面的个体管芯。在美国专利No. 7,623,560、7,767,479和7,829,902中描述的成像器器件的发射性像素阵列通常将通过把与CMOS晶片管芯对应的许多像素阵列图案化到由III-V化合物材料（诸如InGaN/蓝宝石或AlGaInP/GaAs，例如这依赖于要被发射的光的所需波长）制成的晶片的表面上来制造。在美国专利No. 7,623,560、7,767,479和7,829,902中描述的成像器器件通常将通过对齐接合用作主晶片的CMOS晶片和图案化的III-V晶片以最终创建由覆盖接合晶片对的表面的许多器件管芯构成的晶片堆叠来制造。如在美国专利No. 7,623,560、7,767,479和7,829,902中描述的，在通过外延剥离（ELO）或激光剥离（LLO）技术去除III-V晶片的生长衬底之后，产生的III-V/CMOS晶片堆叠将变成主晶片，在其上第二和第三图案化的III-V晶片被顺序接合以最终创建在CMOS晶片的顶上接合的多个图案化的III-V层的堆叠。在美国专利No. 7,623,560、7,767,479和7,829,902中描述的最终的多色成像器器件将由堆叠在CMOS控制逻辑阵列的顶上的多个图案化的（像素化的）III-V层构成，使得该器件能够在其关联的CMOS逻辑电路的控制下从每个像素发射具有多个波长的光的任何组合。
在美国专利No. 7,623,560、7,767,479和7,829,902中描述的多色成像器器件的区别性方面是其操作需要把电信号从每个像素的CMOS逻辑电路耦合到多层堆叠的个体固态光发射层中的每个。另外，对于要从那个成像器器件的顶表面发射的多色光，将必须从光被生成的层通过在该层之上的层堆叠来耦合该光。如在美国专利No. 7,623,560、7,767,479和7,829,902中描述的，在堆叠的光生成层中的每个内，将通过跨越每个层分布的许多垂直波导来传播（耦合）光。意味着在美国专利No. 7,623,560、7,767,479和7,829,902中描述的多色成像器器件，除了需要通过多层堆叠的个体光发射层中的每个来耦合电信号之外，还将需要还通过多层堆叠的个体固态光发射层中的每个及其相应的接合层来耦合光。这个需要将意味着用于制造在美国专利No. 7,623,560、7,767,479和7,829,902中描述的多色成像器器件的光生成（光子）晶片的接合将必须包含用于在将形成最终的多层成像器器件的堆叠层之间转移电以及光信号两者的装置。没有发现描述包含接合多个晶片的装置的晶片接合的现有技术，该多个晶片包含用于在接合的晶片之间转移光信号的装置。
如更早解释的，在现有技术（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944）中描述的包含电互连通孔的晶片接合依赖于使用后熔接接合升高温度退火以便跨越接合的晶片的接合表面融合包含的金属互连通孔。为了闭合在每个晶片接合表面处的互连通孔的表面之间的、大部分由于通孔金属和中间介电层对于预接合晶片化学机械平面化（CMP）和接合表面激活步骤的不均匀响应形成的间隙，电互连通孔必须含有足够的金属体积尺寸以在退火步骤的升高的温度下允许金属膨胀来填充在跨越晶片的接合表面的面对的通孔之间形成的间隙中。依赖于形成的电通孔的几何形状，那个需要将规定互连通孔高度大于1.5微米并且直径大于3微米。当仅电信号需要被转移跨越晶片接合边界时，电互连通孔的这个高度将没有危险后果。然而当除了电信号，晶片接合表面还需要转移光时，状况变得非常不同，因为互连通孔的过度高度将因此引起两个晶片之间的中间接合层的过度厚度，这可能引起正在接合的晶片（层）之间转移的光的不希望的衰减（通过吸收），尤其因为两个晶片之间的接合的合成厚度是在两个晶片中的每个的接合侧形成的中间接合层的厚度的两倍。因此，包含电互连通孔的、其中作为设计参数的电通孔的高度以及因此的接合中间层的厚度的现有技术晶片接合（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944）没有考虑被转移跨越晶片接合表面的光信号由于中间接合层的合成厚度而衰减的不利效果。
美国专利No. 7,623,560、7,767,479和7,829,902中描述的多色成像器器件的最重要优点之一是它消除了大部分与在典型显示器中使用的现代空间光调制器关联的无效率性，因此使得可以从具有（10×10）微米的典型尺寸或更小的非常小的像素为显示器的观察者生成足够亮度的多色光。因此，美国专利No. 7,623,560、7,767,479和7,829,902中描述的多色成像器器件的制造的重要方面是完成足够小的像素尺寸（像素间距~10微米或更小），足够小的像素尺寸将使这样的器件能够成本有效地实现能够用于许多应用的多色发射。转换到晶片接合需要中，多色像素间距的这个等级将需要晶片接合互连通孔阵列具有在每平方厘米4百万个通孔或更高的范围中的密度；意味着~5微米电互连通孔间距或更小。不存在描述用于以这样的超高互连密度的、尤其包含用于在接合的晶片之间跨越接合层转移光和电信号转移两者的装置的晶片接合的方法的现有技术。
当电互连的密度远低于106/cm2，诸如在由被接合到另一电子CMOS晶片的电子CMOS晶片构成的许多3D-IC中的情况时，在现有技术晶片接合方法（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944）中的电互连通孔的过度直径将没有危险后果。然而，当晶片接合表面需要包含多个电通孔用于每个几微米的光学元件（像素），诸如美国专利No. 7,623,560、7,767,479和7,829,902中描述的成像器的情况时，过度的电通孔直径对于完成高密度光学元件（像素）间距变成决定性的。因此，其中电互连通孔的直径以及因此可完成的互连通孔的密度作为设计参数的现有技术的晶片接合方法（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944）没有考虑这样的参数对像素间距施加的限制，当这样的晶片接合方法用于超高光学元件（像素）密度光电子器件（诸如美国专利No.7,623,560、7,767,479和7,829,902中描述的那些）的半导体晶片的接合时可以完成该像素间距。
如更早叙述的，美国专利No. 7,623,560、7,767,479和7,829,902中描述的器件需要超过4×106/cm2的电互连通孔密度。存在的现有技术（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944以及 M. Alexe与U. Güsele的Wafer BondingApplications and Technology，pp 327-415，Springer 2004 和Q. Y. Tong 与U. Güsele的Semiconductor Wafer Bonding Science and Technology， pp 203-261， Wiley 1999）的限制是，以这样的细微通孔间距，在形成的细微间距互连通孔中的金属量将不足以使用后接合升高温度退火来闭合通孔之间的间隙，除非通孔高度和直径以及因此的中间接合层厚度实质地增加以变得显著大于1.5微米，这将产生具有相当高的高宽比（以通孔高度对其直径的比的方式表述）的互连通孔。如更早解释的，针对当光必须跨越接合边界被转移时的情况，在中间接合层厚度中的这样的增加将变得对光信号在接合晶片之间的转移甚至更加有害。另外，当互连通孔的高宽比变得太高时，在融合跨越晶片接合表面的互连通孔所需要的升高温度的退火步骤期间互连通孔的膨胀可能导致创建沿互连通孔高度的间隙，该间隙对完成在接合的层之间转移电信号极其所需要的低电阻最终是有害的。
为了完成多色和超高像素密度能力，美国专利No. 7,623,560、7,767,479和7,829,902中描述的器件由多个图案化的基于III-V材料的光子层（每个关注的主色波长一个）构成，这些光子层被彼此结合并且被接合到具有需要的驱动电路的Si CMOS晶片。由于美国专利No. 7,623,560、7,767,479和7,829,902中寻求的超高像素密度以及合成的可能高于4×106/cm2的超高互连密度，常规的共熔接合等不是实现美国专利No. 7,623,560、7,767,479和7,829,902中描述的多色发射性微显示器件的可行方式。另外，由于多个光发射层到控制电路CMOS晶片的堆叠，美国专利No. 7,623,560、7,767,479和7,829,902中描述的发射性微显示器件将需要在其构成的接合层之间转移电信号以及光两者。现有技术的接合方法（诸如美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944以及M. Alexe与U.Güsele的Wafer Bonding Applications and Technology，pp 327-415，Springer 2004 和Q. Y. Tong 与U. Güsele的Semiconductor Wafer Bonding Science and Technology，pp 203-261，Wiley 1999中描述的那些）主要适合用于接合硅基晶片，并且照此当用于接合不类似材料的晶片（诸如通常使用III-V材料制造的光子晶片和通常使用硅（Si）基CMOS制造的控制电路晶片）时，经受严重缺陷。
具有高密度和多功能能力的三维集成电路（3D-IC）被认为是半导体器件技术（参见半导体国际技术路线图（International Technology Roadmap for Semiconductors），www.itrs.net）中的下一次革命。为了完成3D-IC集成，最近发展了基于芯片-芯片、芯片-晶片或晶片-晶片接合方法的制造方案（参见美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944以及M. Alexe与U. Güsele的Wafer Bonding Applications andTechnology，pp 327-415，Springer 2004 和Q. Y. Tong 与U. Güsele的SemiconductorWafer Bonding Science and Technology， pp 203-261，Wiley 1999）。这些不同的制造方案中，直接晶片-晶片接合实现了最大的生产量，并且因此减少了成本。用于3D-IC集成中的重要的晶片等级接合技术是直接熔接接合（图1A）、对齐熔接接合（图1B）、共熔接合（图1C）和粘附接合（图1D）（参见C-T. Ko 等人的Wafer-level bonding/stacking technologyfor 3D integration, Microelectronics Reliability 50 (2010) 481-488）。这些晶片接合技术中的每个供给了一定的益处和挑战。在以上标识的技术中，对齐熔接接合是用于制造美国专利No. 7,623,560、7,767,479和7,829,902中描述的器件的可行技术。直接和对齐熔接接合（图1A和B）允许利用在相应晶片上的两个介电层之间的接合形成的晶片到晶片接合。现有技术的美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944描述了硅基晶片（主要Si-Si或使用SiO2-SiO2接合形成）的对齐熔接接合，其仅包含互连电通孔以跨越接合的晶片的接合边界转移电信号。此外，能够通过这样的晶片接合技术完成的电互连密度被限制为实质少于每平方厘米一百万个电互连。关于用于3D-IC集成的晶片接合的巨大量工作（在C-T. Ko等人的Wafer-level bonding/stacking technology for 3Dintegration，Microelectronics Reliability 50 (2010) 481-488以及美国专利No. 7,622,324、7,553,744、7,485,968和7,387,944中引用的各个参考文献）中，描述的晶片接合技术中没有一个适合用于（诸如美国专利No. 7,623,560、7,767,479和7,829,902中构思的）光电子器件的集成，因为这些技术不包括提供电和光信号两者跨越光电子器件的接合层的转移，该光电子器件包含超高密度光子元件（像素）阵列。
考虑到当用于接合半导体光子III-V晶片和电子CMOS晶片时前面提到的当前半导体晶片接合方法的缺点，克服这样的弱点一定具有显著的商业价值，尤其鉴于对基于固态光的显示器的不断增长的需求。因此，本发明的目标是提供用于将光子III-V晶片接合到电子CMOS晶片的半导体方法，由此晶片接合边界包含用于电以及光学信号两者跨越接合边界转移的装置。所述半导体晶片接合方法将包含用于减轻对晶片接合的有害效果的装置，该有害效果可能由III-V和常规CMOS材料的热膨胀中的不匹配引起。另外，所述半导体晶片接合方法将包含用于克服电互连通孔的高度和直径对使用晶片接合制造的半导体光电子器件的性能具有的限制效果的装置。根据后面参考附图进行的对其优选实施例的详细描述，本发明的附加目标和优点将变得显而易见。
附图说明
在附图的图中通过示例的方式而不是通过限制的方式图示本发明，在附图中相似的参考数字指代类似的元件。
图1A图示了使用现有技术的直接熔接接合技术接合的晶片的垂直截面图。
图1B图示了使用现有技术的对齐晶片接合技术接合的晶片的垂直截面图。
图1C图示了使用现有技术的晶片共熔接合技术接合的晶片的垂直截面图。
图1D图示了使用现有技术的晶片粘附接合技术接合的晶片的垂直截面图。
图2图示了包含形成跨越接合的晶片边界的电和光学互连的本发明的晶片接合方法的半导体处理流程。
图3A图示了使用本发明的晶片接合方法接合以包含跨越接合的晶片边界的电和光学互连的多个晶片的垂直截面图。
图3B图示了接合的晶片之间的接合边界表面的水平截面图，该水平截面图图示了包含使用本发明的晶片接合方法形成的电和光学互连的晶片接合表面。
图3C图示了使用本发明的替代晶片接合方法接合以包含跨越晶片接合边界的电和光学互连的多个晶片的垂直截面图。
图4图示了用于减轻使用本发明的晶片接合方法接合的光子晶片的应变和减少该光子晶片的弯曲的光子晶片图案化的垂直和水平截面图。
具体实施方式
在本发明后面的详细描述中涉及的“一个实施例”、“一实施例”、“另一实施例”或“替代实施例”表示与该实施例一起描述的特定的特征、结构或特性包括在本发明的至少一个实施例中。在这个详细描述中的各个地方的短语“在一个实施例中”的出现不一定全都涉及相同的实施例。
还如本文中和所附的权利要求中使用的，词语“晶片”和“半导体晶片”表示电路和/或电响应器件和/或光学响应器件（优选但不一定大于2英寸直径）的重复矩阵，并且包括外延层，该外延层具有形成在衬底上的该外延层中（包括外延层之上，反之亦然）的电路、电子响应器件和/或光学响应器件，该衬底可以是或可以不是半导体（主衬底）。本文中和权利要求中使用的词语“接合”与晶片接合表面和/或晶片上的电互连和/或光学互连的接合一起使用。对于包括形成在可以是或可以不是半导体的主衬底上的外延层中的电路、电子响应器件和/或光学响应器件的晶片，在主衬底上的外延层上的电和/或光学互连和/或外延层的接合包括到另一晶片（堆叠）的这样的接合，其自身可以是已在主晶片上但是已与其分离的外延层。就接合被与电互连或光学互连一起使用而言，接合表示分别地电连接和光学连接邻近的晶片以分别地转移电和/或光学信号或信息。最后，光学通常但不一定指代视觉可感知的光。而且，关于电信号使用的词语“一个或多个信号”包括电功率。
本文中描述了用于接合III-V和CMOS半导体晶片的方法。在后面的描述中，出于解释的目的，阐述了许多具体细节以提供对本发明的全面理解。然而，对于本领域技术人员将显而易见的是，可以用不同的具体细节来实践本发明。在其它实例中，以方块图或截面图形式示出结构和器件从而避免使本发明模糊。
本发明包括克服了前面提到的现有技术的半导体晶片接合方法的缺陷的半导体晶片接合方法，并且还包括用于接合半导体晶片的方法，由此多个各自具有图案化的层的III-V材料光子晶片被顺序地彼此接合并且共同接合到Si基CMOS晶片，其中任何两个邻近层（光子-光子或光子-硅）之间的接合边界包含在接合的层之间转移电和光信号两者的装置。
优选实施例晶片接合过程流程-
本发明的优选实施例的半导体晶片接合过程流程在图2中图示。在图2中图示的半导体处理流程示出了与两个晶片的接合关联的晶片接合处理序列，两个晶片都是光子晶片或者一个晶片是光子晶片而另一个是硅基CMOS晶片。另外，能够使用图2中图示的晶片接合序列接合的两个晶片中的至少一个还可以是包括多个晶片的晶片堆叠，该多个晶片先前使用图2中图示的晶片接合进程或某个其它晶片接合方法而接合。本领域技术人员将知道图2中图示的晶片接合处理序列能够被顺序地重复以接合多个晶片从而创建多个接合的晶片的堆叠，包括但不限于作为堆叠被共同接合到Si基CMOS晶片的多个光子晶片的堆叠。
在图2中图示的包括CMOS晶片接合的晶片接合序列的开始之前，互连钨塞（plug）从嵌入在CMOS内的控制电路延伸到晶片的顶表面。这些互连钨塞构成到嵌入在CMOS晶片内的控制电路的电边界。CMOS的互连钨塞的密度必须至少等于或大于器件光子元件阵列（其可以是在美国专利No. 7,623,560、7,767,479 和7,829,902中描述的器件的情况中的像素阵列或在诸如H. Schneider等人的Dual band QWIP focal plane array for the secondand third atmospheric windows, Infrared Physics & Technology, 47 (2005) 53-58中描述的那样的器件的情况中的光子检测器阵列）的寻求的分辨率。而且在光子晶片的接合之前，基于III-V材料的光子晶片被图案化以刻划器件管芯边缘和器件光子元件阵列（在美国专利No. 7,623,560、7,767,479 和7,829,902中描述的器件的情况中，其可以是像素阵列）。光子晶片的图案化通常还将包括针对每个器件光子元件（在美国专利No. 7,623,560、7,767,479 和7,829,902中描述的器件的情况中，其可以是个体像素）的电隔离金属触点的沉积。形成的光子元件金属触点的阵列将匹配延伸到CMOS晶片的顶部的互连钨塞的阵列。
图2中图示的晶片接合序列通过在要被接合的两个晶片内包括具有足够特征清晰度的对齐标记以使两个晶片精确对齐达到小于最小互连通孔直径的10%来开始（方框-210）。在图2中图示的晶片接合序列的方框-220中，处理要被接合的晶片（光子或CMOS晶片）以创建晶片间电互连通孔柱。使用典型的半导体处理方法诸如光刻和金属电镀，这些电互连通孔柱将形成在互连钨塞（触点）的顶部上（在CMOS晶片的情况中）或形成在光子元件（像素）金属触点的顶部上（在光子晶片的情况中）。电互连通孔柱将使用适合用于低温固态熔接的金属（诸如镍（Ni）、锡（Sn）、铜（Cu）、金（Au）、锗（Ge）或铟（In））来形成。形成的电互连通孔柱的直径由以下规定：（1）晶片间互连触点的需要的密度；（2）需要在形成的电互连通孔柱内包括充足的金属体积以实现在流程的后接合退火步骤（图2的方框280）的目标温度下跨越接合边界表面的它们的融合；以及（3）保持互连柱的截面面积是晶片接合边界表面面积的小部分（优选地小于30%）的关键需要。使互连柱的截面面积是晶片接合边界表面面积的小部分（优选地小于30%）是关键的，因为它无助于晶片的初始熔接接合。
在电互连通孔柱形成在要被接合的两个晶片中的每个的接合表面上之后，在要被接合的晶片的接合边界表面上沉积介电中间接合层（图2的方框-230）。应当展现与要被接合的晶片的良好粘附性的介电中间接合层用作熔接接合剂并且通常将是氧化硅（SiO2）或氮化硅（Si2N3）。依赖于跨越晶片接合边界的膨胀热系数（CTE）中的不匹配程度，将选择SiO2或Si2N3作为能够以接合边界上的最小诱导应变充分过渡两个晶片之间的热膨胀的介电中间接合层。通常将使用等离子增强化学汽相沉积（PECVD）类型的设备来沉积介电中间接合层，其中沉积的厚度足以覆盖在接合序列的先前步骤（图2的方框-220）中形成的电互连通孔柱的全部高度。
图2的晶片接合序列分开（图2的方框-240）以针对接合需要在接合的晶片之间转移光以及电互连信号的两个光子晶片的情况来区分处理。这个类型的晶片接合需要被包括在包括多个光子层的堆叠的器件中，多个光子层的堆叠将共同堆叠在CMOS晶片的顶部，诸如在美国专利No. 7,623,560、7,767,479和7,829,902中描述的多色发射性微显示器件或任何相当的光电子器件的情况中。在这个情况中，晶片接合序列包括一步骤（方框-240）以包含把光从一个光子层转移（路由）通过堆叠在其顶部上的一个或多个层的装置。实际上，在这个类型的晶片接合中，人们必须包括能够用于在堆叠（接合）的光子层之间有效地转移（或引导）光的“光学互连通孔”。在本发明的优选实施例中，这通过在晶片介电中间接合层内包含光学波导作为光学互连通孔（方框-250）来实现。通过在介电中间接合层内包含由介电材料构成的多个分立区来创建这些垂直波导或光学互连通孔，该介电材料具有比介电中间接合层的折射率高的折射率。这些光学互连通孔将用于基于全内部反射（TIR）原理来限制和引导正被转移跨越介电中间接合层的光，因此允许光在接合的晶片之间有效地转移。
光学互连通孔通过以下方式被包含到介电中间接合层中（方框-250）：首先刻蚀与光学互连通孔的所需要放置对应的介电中间接合层的被选择区，然后用具有比介电中间接合层的折射率大的折射率的介电材料再填充被刻蚀的区。例如，当氧化硅（SiO2）用作针对介电中间接合层的介电材料时并且因为SiO2具有1.46的折射率；具有2.05折射率的氮化硅（Si2N3）能用于形成跨越介电中间接合层的光学互连通孔。通常将使用ICP/RIE和PECVD类型的设备来分别地实现光学互连通孔的刻蚀和再填充。类似于电互连通孔的情况，形成的光学互连通孔也将在接合的晶片之间对齐。在本发明优选的实施例中，光学互连通孔散步在电互连通孔之间中，由此跨越晶片接合表面的光学互连和电互连的一致图案。然而，应当注意的是，跨越接合边界表面形成的光互连通孔的位置、大多数和布置图案与光电子器件管芯以及因此的接合的晶片内的具体位置通常将是相称的，其中电和光学信号需要转移跨越由3D-IC晶片堆叠形成的光电子器件管芯的多个层。在晶片接合序列的这个步骤（图2的方框-250）的末尾，晶片接合表面将由介电中间接合层构成，电和光学互连通孔的散步阵列嵌入在介电中间接合层内，电和光学互连通孔跨越两个晶片的接合表面实质对齐到相同的图案并且还相对于包含在要被接合的两个晶片内的对齐标记实质对齐。
在处理的晶片包括光学和电互连通孔或仅包括电互连通孔时的任一情况中，将使用化学机械抛光（CMP）来平面化晶片到跨越晶片接合表面小于0.5纳米的均方根（RMS）粗糙度（图2的方框-260）。在CMP平面化步骤（方框-260）之后晶片接合表面的完成的表面粗糙度应当跨越晶片接合表面在范德瓦耳斯原子半径（Van der Waals atomic radius）内是一致的。当这些晶片接合表面达到彼此接触时，这个接合表面平面化需要对于获得跨越晶片接合表面的介电中间接合层的一致融合是关键的。这还是尤其重要的，因为晶片接合表面由材料（即介电中间接合层以及电和光学互连通孔材料）的异质区构成。因此，CMP选择性将必须被小心地控制以避免对任何这些接合表面区过度欠抛光或过度过抛光。尤其为了完成跨越晶片表面的一致的融合接合，重要的是，维持电互连通孔的截面表面不高于并且优选地稍微低于介电中间接合层的平面化（抛光）表面。这是重要的，因为晶片接合表面的初始低温融合将跨越晶片接合表面的介电中间接合层发生，并且过度的电互连通孔高度将防止这样的融合，因此在其周围创建融合的介电中间接合层的气泡空隙。
要被接合晶片的平面化之后的重要步骤是要被接合晶片的接合表面的全面清理。这个后CMP清理应当至少包括全面擦洗抛光的晶片表面以去除由平面化过程创建的任何以及所有可能的碎片离开晶片的接合表面。后CMP清理能够使用典型的半导体晶片清理设备诸如Aux1700等来执行。晶片接合表面的后CMP擦洗之后，将必须用严格的半导体晶片清理过程（诸如RCA清理溶液，由去离子水、双氧水、氢氧化铵（H2O:H2O2:NH4OH）构成，其中比率调整为匹配晶片的形成的异质材料接合表面）全面地清理晶片。然后，晶片浸入具有调整为匹配晶片的形成的异质材料接合表面的稀释比率的高度稀释的氢氟酸（HF）水溶液中，然后用RCA清理溶液再次清理晶片。晶片接合表面清理之后，两个晶片的接合表面都将必须全面地去氧化和激活。这个晶片接合表面激活通常将通过在反应离子刻蚀（RIE）模式中使晶片接合表面经受氧（O）、氮（N）和/或氩（Ar）等离子处理来执行，其中等离子的类型被选择为跨越晶片的形成的异质材料表面完成一致激活。晶片接合表面的这个等离子处理将使用典型的半导体RIE设备诸如牛津仪器等离子实验室（Oxford Instrument Plasma Lab）或Asher等来执行。
在晶片接合表面被激活之后的短时间间隔内，两个晶片将相对彼此相互对齐并且它们的接合表面达到接触以便启动跨越晶片接合边界表面的初始熔接接合（图2的方框-270）。通常在接合序列的这个步骤中，晶片被放置在对齐夹具中，对齐夹具用于贯穿晶片接合以及随后的步骤始终维持完成的晶片对齐。优选地，晶片将在真空中达到对齐并且表面接触。还可以优选的是，在两个晶片表面达到接触之后立即施加轻微等级的压力到两个晶片的相对表面上。晶片对齐、接触和熔接接合启动步骤（图2的方框-270）通常通过半导体设备来执行，该半导体设备能够将两个晶片对齐达到在小于较小互连通孔直径的10%内，尤其在诸如美国专利No. 7,623,560、7,767,479 和7,829,902中描述的那样的器件的情况中，其可以小于100纳米。通常用于掩膜和晶片对齐的半导体设备的类型（诸如Suss MicroTec或EVG Mask Aligner等）能够完成这样的晶片到晶片对齐等级。
一旦两个晶片接合表面达到接触，通常将立即开始跨越两个晶片接合表面的介电中间接合层材料的熔接接合。然而，通常有必要通过在从室温升起的升高的温度中对接合的晶片对退火来进一步诱导熔接接合过程，升高的温度优选地能够达到高于100℃达多个小时同时两个晶片仍然保持在对齐接触中（图2的方框-270）。通常当晶片仍被放置在对齐夹具中时将执行这个后接合退火，在对齐夹具中两个晶片在晶片对齐和接触步骤期间（图2的方框270）被初始对齐并且达到接触。对这个步骤尤其重要的是两个晶片的膨胀热系数（CTE）之间的不匹配程度。照此，在这个步骤（图2的方框270）中执行的后接合退火在持续时间和达到的最高温度方面的简档必须考虑晶片尺寸和两个接合晶片的膨胀的差别。对于两个接合的晶片之间大的CTE差别，可能有必要使用在低温度的更长持续时间的退火而不是在高温的较短持续时间的退火。针对这样的方法的主要原因是为了维持获得的接合晶片的准确对齐。为了进一步促进获得的跨越晶片接合边界的熔接接合，还可能有必要在接合的晶片对的相对侧上维持一定等级的压力。
依赖于跨越接合边界表面完成的表面粗糙度，在熔接接合步骤（图2的方框-270）的末尾，介电中间接合层以及在晶片的相对表面上的光学互连通孔柱的截面将被跨越两个晶片的接合边界表面融合在一起。然而，晶片抛光和表面激活过程能够引起电互连通孔边界表面凹陷到介电表面之下，这将导致在跨越晶片接合边界表面的电通孔的相对表面之间出现间隙。在电互连通孔柱之间的这样的间隙的出现能够在接合晶片的对应的电路之间引起过度等级的电阻。为了最小化跨越互连通孔的电阻，接合的晶片经受以升高温度的进一步退火以引起电通孔柱热膨胀并且跨越接合表面融合（图2的方框-280）。在这个步骤（图2的方框-280）期间，合适等级的升高的温度以及可能还有压力通常将被需要用来：（1）进一步促进在先前步骤（图2的方框-270）期间完成的熔接接合；以及（2）主要引起跨越两个晶片的接合表面的电互连通孔柱的融合。为了完成这两个目标中的后者，在这个步骤（图2的方框-280）中，接合的晶片对的温度将必须被升高使得电互连通孔柱的热膨胀将引起相对晶片的电互连通孔柱达到接触并且跨越晶片接合边界表面融合。依赖于在形成电互连通孔柱中使用的金属材料的类型，升高的温度能够优选地在两个晶片仍然保持对齐接触时达到高于250℃达多个小时。在互连通孔柱融合步骤（图2的方框-280）中，由于在升高温度退火下形成的归因于增加的介电中间接合层熔接接合强度和金属材料热膨胀的组合的热压缩，在接合边界的相对侧包括电互连通孔柱的金属材料将融合。由于金属到金属热压缩融合（或固态扩散接合），电互连通孔柱将跨越晶片接合边界接合，该金属到金属热压缩融合（或固态扩散接合）部分通过在熔接接合步骤（图2的方框-270）期间完成的介电中间接合层的熔接接合的强度形成。因此，在熔接接合步骤（图2的方框-270）期间跨越晶片接合表面完成的熔接接合的强度是至关重要的，因为它在获得为引起电互连通孔柱跨越两个晶片的接合表面互相扩散所需要的充足等级的热压缩中发挥决定性作用。在互连通孔柱融合步骤（图2的方框-280）期间，完成的熔接接合加上跨越晶片接合表面的任何施加压力的组合强度必须足以引起压缩达到电互连通孔柱的金属材料的屈服应力点的至少部分。以跨越晶片接合表面的足够的压缩，电互连通孔柱能够通常以电互连通孔柱的金属材料的熔点的大约0.2-0.3的温度跨越两个晶片的接合边界表面融合。
本发明的优选实施例还包括能包括在互连通孔柱融合步骤（图2的方框-280）中的方法，由此在以较低温度的接合的晶片的融合退火之后电流被驱动通过部分融合的电互连通孔。在这个方法中，部分融合的电互连通孔的高电阻被影响以引起温度中的增加，该温度中的增加引起互连通孔变得完全融合以允许在晶片被接合之后电流通过电互连通孔被施加。在优选以较低温度执行互连通孔柱融合退火的情况中，这个方法是尤其有价值的。如更早论述的，关键的是在后接合退火期间使用较低温度以便减轻接合的晶片的热膨胀系数（CTE）中的任何可能的不匹配的不利效果。
在图2的晶片接合流程的互连通孔柱融合退火步骤（图2的方框-280）完成之后，接合的光子晶片的外延生长衬底被去除以准备为在光子元件的相对侧上创建电接触以在接合的晶片对的那侧上接合另一光子晶片所需要的进一步处理（图2的方框-290）。依赖于其材料系统，典型的光子晶片的外延生长衬底是氮化镓（GaN）、砷化镓（GaAs）、磷化铟（InP）、碳化硅（SiC）或硅（Si）。通常将使用激光剥离、外延剥离或CMP剥离来执行光子晶片的外延生长衬底的去除。在激光剥离（LLO）的情况中，UV激光束横跨晶片扫描以引起放置在外延生长衬底和外延光子层之间的牺牲缓冲层的温度中的增加。缓冲层温度中的这个增加将引起缓冲层分开成其构成的化学元素因此引起衬底从接合的晶片对分离。外延剥离（ELO）过程类似于LLO过程，除了化学处理用于溶解牺牲缓冲层。在CMP剥离过程中，外延生长衬底通过以下方式去除：首先使用粗浆研磨生长衬底到仅几微米的厚度，然后使用更细的浆以全部去除生长衬底。这三个剥离方法中的每个都最适合用于特定类型的生长衬底的剥离；例如LLO最适合用于去除具有GaN的缓冲层的蓝宝石生长衬底，并且ELO或CMP剥离最适合用于去除GaAs生长衬底。
在图2中图示的晶片接合序列完成之后，接合的晶片将被处理以在外延生长衬底从其被去除的侧上联接光子元件，并且晶片堆叠准备使用图2中图示的相同的晶片接合流程来与另一光子晶片接合。这个晶片接合流程可以顺序地重复以创建电以及光信号两者都能够通过其传播的多个薄光子层的堆叠。这样的多个光子层堆叠也能够在包含控制薄光子层的元件的电路的CMOS晶片的顶上直接形成，在这种情况中CMOS将用作主晶片，在主晶片上光子层将使用图2中图示的晶片接合序列顺序地接合。在这种情况中，为了密封接合的堆叠同时允许光达到堆叠的顶表面，将使用直接熔接接合（参见图1A）或粘附BCB接合（参见图1D）来把透明的盖玻片晶片接合到堆叠的顶表面。
可替代地，图2中图示的晶片接合序列能够顺序地重复以在透明玻璃晶片的顶上形成光子层堆叠，并且随后能够也使用图2中图示的晶片接合序列把形成的光子晶片堆叠接合到控制CMOS晶片。在这个情况中，透明玻璃晶片将用作两个目的：（1）作为主晶片，在其上形成光子晶片堆叠；以及（2）作为密封接合的光子堆叠同时允许光达到堆叠的顶表面的装置。因为与玻璃盖晶片的接合不需要包括任何互连，所以直接熔接接合（图1A）或粘附BCB接合（图1D）方法能够用于图2中图示的晶片接合序列的接合步骤（图2的方框-270）以在第一光子晶片被图案化为包含光子元件（像素阵列）之后接合第一光子晶片。在第一光子晶片被接合到玻璃盖晶片之后，将使用图2中图示的晶片接合序列的衬底去除步骤（图2的方框-290）从光子晶片的背侧剥离外延生长衬底。使用图2中图示的晶片接合序列的替代方法的主要优点是它避免了使CMOS晶片经受与每个光子晶片的接合关联的多个退火步骤。在这个情况中，CMOS晶片仅在晶片堆叠序列的末尾经受一个后接合退火步骤（图2的方框-280）以融合电互连通孔柱。这可以是使用图2中图示的晶片接合序列以便避免对CMOS晶片任何可能的损坏的优选方法，该可能的损坏能够由于多个升高的温度退火而发生。
对优选实施例的晶片接合序列的前面的描述包括对布置成具体顺序的多个半导体处理步骤的描述。然而本领域技术人员将知道的是，在不偏离包含跨越晶片接合边界的电和光学互连通孔两者的接合半导体晶片的优选实施例的预期目标的情况下，所描述的步骤中的一些能够以不同的顺序来执行。本领域技术人员还将知道的是，虽然前面论述的晶片接合序列描述了光子和CMOS晶片的接合，描述的晶片接合方法同样可适用于接合CMOS到CMOS晶片，由此电和光信号两者都需要被转移跨越晶片的接合表面。
包含电和光学互连的接合的多层堆叠-
图3A和图3B图示了使用图2中描述的优选实施例晶片接合方法接合的多层堆叠的截面图。图3A图示了由三个光子层301、302和303构成的多层堆叠的截面图，三个光子层301、302和303使用图2中描述的优选实施例晶片接合方法来彼此接合并且接合到CMOS层335。图3A中图示的接合的多层堆叠包含嵌入在介电中间接合层313内的电互连通孔310和光学互连通孔315两者，其中介电中间接合层312仅包含电互连310，全都通过顺序地使用在图2中图示并在前面的论述中描述的晶片接合流程来形成。如在图3A中图示的，光子层对（301、302）以及（302、303）之间的接合边界314包含电互连通孔310和光学互连通孔315两者，而接合边界316仅包含电互连通孔310。电互连通孔310（使用图2的晶片接合流程的步骤220）形成在每个晶片的接合侧上并且将由单个金属层（诸如镍（Ni）、锡（Sn）、铜（Cu）或适合用于使用热压缩诱导固态扩散接合（使用图2的晶片接合流程的步骤280）来接合的相似材料）构成。还更早描述的，如果晶片接合介电中间接合层313是SiO2，那么为了创建为实现光学互连通孔315的光学限制方面所需要的折射率差别，光学互连通孔315将是Si2N3。
重要的是指出在光子层301、302和303之间的光学互连通孔315的相对对齐的重要性。光学互连通孔315的这样的对齐是重要的，因为它允许光不仅在两个邻近的光子层（例如301和302或者302和303）之间而且在两个非邻近的光子层（例如301和303）之间转移。当光学互连通孔315还与包括在光子层301、302和303中的每个内的光提取装置（诸如美国专利No. 7,623,560、7,767,479 和7,829,902中描述的垂直波导）对齐时，这是尤其有用的。在本发明的优选实施例中，包含在堆叠的光子层内的光学互连通孔315的相对对齐以及它们与光提取装置（诸如美国专利No. 7,623,560、7,767,479和7,829,902中描述的多色发射性微显示器件的垂直波导）的对齐用于通过其它光子层以及通过晶片介电中间接合层313提取在光子层301、302和303中的每个内生成的光到发射性器件的表面。用类似的方式，嵌入在光子层301、302和303内的可能的光引导装置和光学互连通孔315的相对对齐能够用于把器件表面的入射光引导到其内部以达到堆叠的光子层301、310和303中的任一个。
图3A还图示了CMOS层和光子层堆叠之间的介电中间接合层，由此晶片接合边界316仅包含也使用图2中描述的晶片接合进程形成的电互连通孔。如在图3A中图示的，在这个情况中介电中间接合层包含堆叠在CMOS层的顶上的所有多个光子层所需要的电互连通孔。在这个情况中，图3A的介电中间接合层312依赖于光子晶片和CMOS晶片的热膨胀中的不匹配程度可以是SiO2或Si2N3。
图3B图示了晶片接合边界314的水平截面图，示出了跨越晶片接合边界314的表面的电互连通孔310和光学互连通孔315的散步。图3B还示出了散步的电互连通孔310和光学互连通孔315两者都嵌入在晶片介电中间接合层313中。重要的是强调在光子晶片上图案化的光子元件的密度影响跨越晶片接合边界314的互连通孔的整体密度。例如，如果在使用图2中图示的晶片接合过程接合的晶片上包含的器件的光子元件（像素）阵列间距是10微米并且三个堆叠的光子层301、302和303需要公共的地接触加上针对三个层中的每个的一个接触，那么电互连通孔310将在x和y两个方向上都必须间隔5微米。为了维持跨越接合边界314的介电中间接合层的充足面积，每个电互连通孔310的直径应当维持在或低于2微米；这留下接合边界表面314的近似87%专用于相对晶片的介电中间接合层312或313。通常，优选的是，电互连的合计截面面积小于晶片接合边界表面的30%。
图3B还示出了包含散步在电互连通孔310的阵列之间的光学互连通孔315的阵列的介电中间接合层313。在其中电互连通孔310的直径和间隔分别近似为2微米和5微米的晶片接合示例中，图3B图示了在电互连通孔310的阵列之间中以2.5微米的间隔散步的近似一微米直径的光学互连通孔315的阵列。如在这个设计示例中示出的，两个类型的互连通孔中的较小者是光学互连通孔，其具有近似一微米的直径。基于更早叙述的设计准则，接合的晶片将必须被对齐达到在光学互连通孔（两个类型的通孔中的较小者）的直径的10%内，意味着放置在要被接合的晶片上的对齐标记（基准）必须在图1中图示的接合流程期间实现在准确度上小于100纳米的晶片的对齐。值得提到的是，在市场中目前可获得的大部分晶片接合设备（诸如Suss MicroTec或EV Group晶片和光刻机等）能够对齐晶片达到小于50纳米的准确度。还值得注意的是，如图3B中图示的，晶片介电中间接合层313由两个类型的介电材料即SiO2和Si2N3构成，由此SiO2用作接合剂以及对于Si2N3光学互连通孔315的光学包层材料。类似地，光学互连通孔315由其形成的Si2N3材料也用作两个目的：第一是作为提供为实现光学互连通孔315的光学波导方面所需要的更高折射率的装置，并且第二是还用作跨越晶片接合边界314的接合剂的部分。
应当说明的是，上面引用的设计示例意图用于说明的目的并且在不实质地偏离图2中限定的晶片接合过程的情况下，本领域技术人员能够调整电和光学互连310和315的放置以匹配正被接合的晶片的具体需要。
用于处理晶片的差异CTE不匹配的装置-
具有转移电信号和光输出两者跨越多个晶片接合边界的能力的、基于不同材料系统（诸如例如III-V GaN和/或GaAs）的多个光子晶片的接合以及这样的晶片或晶片堆叠到硅基CMOS晶片上的接合包括几个附加的重要方面。第一是涉及的材料的热膨胀系数（CTE）中的差别，并且第二是接合之前光子晶片的弯曲。接合的晶片材料CTE的差别限制后接合退火过程，因为接合的晶片能够耐受的温度范围受限制。如更早说明的，在晶片接合之后，通常依赖于升高的温度退火来增强形成的初始接合并且融合跨越晶片的接合表面的电互连。
一些相关晶片材料的典型的CTE值（×10-6/K，在25℃）如下：硅（Si）为2.6，氧化硅（SiO2）为0.5，氮化硅（Si2N3）为3.2，砷化镓（GaAs）为5.73，氮化镓（GaN）为3.17以及蓝宝石（Al2O3）为4.5。如对于不同半导体材料的这些典型的CTE值能被看见的，III-V材料诸如GaN和GaAs两者都将展现出比硅高的热膨胀。III-V材料外延生长衬底（诸如GaAs或Al2O3）和硅基CMOS晶片的CTE中的差别是更重要的。SiO2通常用作美国专利No. 7,622,324、7,553,744、7,485,968和 7,387,944中描述的熔接接合方法的硅晶片之间的介电中间接合层。然而，当把III-V GaAs或GaN晶片接合在一起或接合到Si晶片时，它的低热膨胀系数可能是缺点。如从上面的数据看到的，氮化硅的膨胀系数接近于GaN的膨胀系数并且在Si和GaAs之间。因此，在本发明的优选实施例中，氮化硅优选作为用于基于III-V材料的晶片（诸如GaAs和GaN）的接合以及基于Si和III-V材料的晶片而不是SiO2的接合的介电中间接合层。通常，优选的是，介电中间接合层的CTE具有两个接合的晶片的CTE之间的过渡值。
基于III-V的光子晶片和硅基CMOS晶片的差异CTE不匹配使一过程序列成为必需，通过该过程序列在晶片接合之前多数器件结构在光子晶片上被图案化，其中剩下少数互连和后段制程（BEOL）步骤以完成器件。因此，如更早描述的，在本发明的晶片接合的优选实施例中，在晶片接合之前图案化光子晶片。此外，晶片接合边界层不能耐受在需要的升高温度后接合退火过程期间（由于接合的晶片的差异CTE不匹配）生成的应力，这需要替代的装置用于在接合步骤之后退火晶片接合边界。当较低的退火在互连通孔柱之间甚至没有完成达到允许使用更早描述的电驱动融合方法的程度的足够部分融合时，情况尤其是这样。
在优选实施例的、本文中描述并且图2中图示的半导体晶片接合方法中，激光剥离（LLO）是用于在接合之后去除光子生长衬底晶片（图2的方框290）的方法之一。在这个类型的衬底剥离中，用聚焦在牺牲缓冲层上的光栅扫描UV激光束照射接合的晶片堆叠的衬底侧，牺牲缓冲层在光子晶片的外延生长过程期间被沉积在生长衬底和光子外延器件层之间，光子外延器件层被沉积在生长衬底的顶上。扫描UV激光束的能量通常将被调节成接近缓冲层生成温度，该温度可以局部化在小面积（例如小于1mm2）上在从几百摄氏度到800摄氏度的范围内，因为UV激光束依赖于光束的光栅扫描速率在晶片上扫描达非常短的停留间隔（几毫秒）。对于光子晶片生长衬底的典型剥离，扫描激光束能量用于把生长缓冲层（其在使用被称为III-氮化物的III-V材料类别制造的光子晶片的情况中通常是GaN）分开成其构成元素，因此从生长衬底（其通常是蓝宝石）释放器件结构外延层。
在本发明的优选实施例中，通过扫描UV激光束完成的局部和快速的温度上升被影响用于以下多个目的：（1）从接合的晶片释放生长衬底，如更早描述的；（2）增强跨越介电中间接合层的熔接接合；以及（3）融合跨越晶片的接合边界的电互连通孔。除了完成前面提到的多个关键的晶片接合相关功能，使用扫描UV激光束对接合的晶片的这样的局部快速热扫描在许多方面是有利的。最重要的，它减轻了对两个后接合长持续时间退火步骤的需要，后接合长持续时间退火步骤被需要来增强跨越接合的晶片的熔接接合并且融合跨越接合边界的电互连通孔柱。如更早解释的，由于基于III-V的光子晶片和Si基CMOS晶片的大的CTE不匹配，这样长持续时间的升高温度退火引起晶片变得相对于彼此严重不对齐并且可能由于由不匹配的热膨胀引起的应力而脱离接合。比较起来，使用更早描述的光栅扫描UV激光方法来完成局部快速热扫描防止了温度在晶片的整个或甚至大面积上同时上升，因此实质上减小接合的晶片的热膨胀的量值并且随后还实质上减小晶片接合边界上的应力。因此，使用UV激光的局部快速热扫描还减轻了后接合长持续时间升高温度退火的有害效果。
本发明的使用UV激光的局部快速热扫描能够使用用于半导体制造中的典型UV激光（诸如例如包含可编程准分子248nm UV激光系统的JPAS IX-260机）来实现。在这样的半导体激光设备中，能够控制激光束斑点形状、尺寸和功率以及扫描样式以完成本发明优选实施例的局部和快速扫描的所需要条件。
应当注意的是，本发明的优选实施例的使用UV激光的局部快速热扫描的益处即使在晶片接合不涉及生长衬底的剥离的以下情况中也能被实现，诸如：（1）在当接合的III-V光子晶片生长衬底能够使用外延或CMP剥离方法来剥离时的情况中；或（2）在当两个接合晶片都是硅基时的情况中。在全部这两个情况中，本发明的优选实施例的使用UV激光的局部快速热扫描能够用于：（1）增强跨越介电中间接合层的熔接接合；以及（2）融合跨越晶片的接合边界的电互连通孔柱。在全部这两个情况中，本发明的优选实施例的使用UV激光的局部快速热扫描还减轻了对现有技术晶片接合是基本的后接合长持续时间升高温度退火的有害效果。
图3C图示了本发明优选实施例的另一变型，其中电互连通孔柱309使用多个（至少两个）金属层305和307形成，由此在所述多个金属层中使用的材料适合用于低温等温凝固接合，包括Ni、Sn、In、Cu、Au或Ag和其它相关的材料。图3C中图示的多个金属层电互连通孔柱的使用使得能够在图2的步骤280中使用较低退火温度来融合电互连通孔柱，这进而减小了晶片差异CTE不匹配的不利后果。依赖于金属层305和307的选择，融合多个金属层电互连通孔柱309所需要的退火温度能够可能在200℃之下实现，其实质低于为融合单个金属互连通孔柱所需要的、能够达超过400℃的退火温度。在后面的详细论述之后，其它的益处将变得更加显而易见。
参见图3C，图示了由两个层305和307（例如Ni/Sn、In/Sn、Cu/Sn或Au/Sn）构成的电互连通孔柱309，由此在接合边界表面处的金属层被选择成使得在融合温度（即图2的步骤280中使用的退火温度）下两个金属层305和307的金属间化合物的形成将导致跨越接合边界的融合固态接合的创建。在图3C中图示的这个双层电互连通孔柱方法中，电互连通孔柱309面向接合边界表面314和316的金属层307将被选择为具有两个层305和307中的较低的熔点并且融合温度将被选择为接近金属层307的熔点。在融合温度下，金属层307将达到暂态液相并且两个金属层305和307的融合将引起合成金属间化合物的凝固。这个技术有时被称为暂态液相接合并且还称为等温凝固接合并且通常用于需要低融合温度的接合中（参见M. Alexe和U. Güsele的Wafer Bonding Applications and Technology，pp 327-415,Springer 2004）。
当两个层305和307的金属被近似地选择时，融合层305和307的形成的金属间化合物的再熔化温度将高于它们的融合温度并且能够可能被使得甚至高于金属层305和307两者的熔化温度，这依赖于用于形成电互连通孔柱309的种子和/或接触金属层的选择。例如，当金属层305和307被分别选择为锡（Sn）和铟（In）时，选择铜（Cu）作为种子或接触层将导致160℃的融合温度和超过470℃的再熔化温度（参见M.M. Hou等人的Low TemperatureTransient Liquid Phase (LTTLP) Bonding for Au/Cu and Cu/Cu Interconnections,Journal of Electronic Packaging，Vol. 114，443-447，(1994)）。在另一示例中，当金属层305和307被分别选择为镍（Ni）和锡（Sn）时，选择铝（Al）作为种子或接触层将导致达到230℃的融合温度和超过800℃的再熔化温度。除了它实现的较低融合温度，图3中图示的多个金属层电互连通孔柱的较高再熔化温度对于图3C中图示的多个层堆叠的接合也是有益的。在那点上，较高的再熔化温度将允许以低温融合的电互连通孔柱309可靠地耐受与图3C中图示的多个层堆叠的顺序接合关联的多个退火。
除了实现针对电互连通孔柱的较低融合温度，多个金属层电互连通孔柱309的使用将允许它们的融合在电通孔柱309的实质较小的总体积尺寸下发生，这主要归因于两个金属层电通孔柱309融合的暂态液相方面结合热压缩效果，热压缩效果归因于退火和融合的介电中间接合层312和313的接合强度的组合。这将使得能够使用对于每个维度具有小于1微米的实质减小的半径和高度的电互连通孔柱309。另外，在暂态液相中两个金属层电通孔柱309的融合的发生使得在图2的CMP步骤260之后电通孔柱309的凹陷的顶表面对于图2的电互连通孔柱融合步骤280没有严重后果。
电互连通孔柱309的减小的直径将使得能够形成为实现具有大于每平方厘米4×106个互连或更高的光学元件（像素）密度的3D-IC光电子器件所需要的超高互连密度。可替代地，电互连通孔柱309的减小的直径可以使得能够形成将覆盖大于晶片接合边界表面314和316的90%的晶片介电中间接合层，这在实质增加跨越晶片接合边界314和316的介电中间接合层312和313的已完成接合的强度方面将是有益的。电互连通孔柱309的减小的高度将实质减小介电中间接合层313的需要厚度，这将导致高度减小的光学互连315的光学损耗中的实质减小。另外，电互连通孔柱309的减小的体积尺寸将有助于减小图3C中图示的多个层堆叠之间的电阻。
本发明优选实施例的低温互连通孔柱融合将用于融合图3C中图示的多个层互连通孔柱309并且将在图2的晶片接合过程的相同流程（尤其图2的互连通孔柱融合步骤280）内执行，这是使用标准半导体炉退火、快速热退火、使用更早描述的UV激光方法的局部快速热扫描和/或更早描述的电流驱动退火方法。能够使用半导体电镀技术或其它金属沉积技术（诸如电子束或溅射蒸发器）来形成多个金属层电互连通孔柱309。
因此，图3C中图示的多个金属层电互连通孔柱的益处是多方面的：（1）降低为融合跨越晶片接合边界表面的电互连通孔柱所需要的退火温度，因此减轻接合的晶片之间的CTE不匹配的不利效果；（2）减小为完成跨越晶片接合边界表面的通孔柱融合所需要的通孔柱体积尺寸，因此实现晶片介电中间接合层厚度的减小并且以及因此还有光学互连的高度的减小，这将导致跨越晶片介电中间接合层的光学损耗中的减小和跨越接合的晶片的光学互连效率的增加；（3）减小跨越电互连通孔柱的电阻，因此增加跨越接合的晶片的电互连效率；（4）增加跨越晶片接合边界表面的互连通孔的可获得的密度，因此允许实现超高密度光子阵列器件（例如美国专利No. 7,623,560、7,767,479 和7,829,902中描述的类型）；以及（5）减小跨越晶片接合边界表面的互连通孔柱的截面面积，因此实现介电中间接合层的表面面积中的增加，对于跨越晶片接合边界的熔接接合而言主要依赖于介电中间接合层的表面面积。
如先前描述的，本发明的优选实施例包括用于减小接合的晶片材料的CTE中的差异不匹配的不利效果的装置。本发明的替代实施例是一种方法，以该方法在衬底上实现光子晶片外延生长，该衬底与用于实施光电子器件的控制电路的Si（诸如Si或碳化硅（SiC，尤其在25℃具有2.47×10-6/K的3C-SiC））基CMOS晶片具有较少差异CTE不匹配。尤其，被称为III-氮化物材料（诸如GaN）的III-V材料类在Si衬底上的外延生长中的最近进步已证明了极性c平面以及非极性m平面和半极性GaN在Si衬底上的外延生长的可行性。由于硅的低成本、大尺寸可用性、良好的热传导性和为了更好的光提取效率被选择性地去除的能力，硅被视为用于GaN的生长的吸引人的衬底。从工业生产观点来看，Si上规则c平面GaN已被广泛地相当成功地探究。对于在Si上生长的非极性或半极性GaN的探究在最近的十年中已被许多团体研究。根据对于Si上GaN的结晶学研究，纤维锌矿晶体的c平面平行于立方晶体（111）平面，并且m平面平行于（112）平面。因此，c平面GaN生长总是从硅（111）刻面开始，并且在MOCVD或HVPE系统中借助于横向外延过生长（ELOG）技术，各种报告已成功地证明了（112）Si上m平面GaN、（110）Si上a平面GaN、（113）Si上半极性（11-22）GaN、（001）Si上（1-101）GaN等。
III-氮化物对于当前通常生长在蓝宝石衬底上的蓝和绿固态光发射光子晶片的外延生长是必不可少的，蓝宝石衬底具有与Si实质差异的CTE不匹配。当使用Si-CTE匹配外延生长衬底（诸如Si或SiC）时，尤其在更早描述的图2的互连通孔柱融合步骤280的升高温度下，要被接合的晶片的相对热膨胀将被实质地减小。因此光子晶片的Si-CTE匹配外延生长衬底(尤其Si上GaN)的使用将减轻由光子晶片衬底（尤其蓝宝石）和用于实施光电子器件的控制电路的Si基COMS晶片之间的差异CTE不匹配引起的不利效果。
用于处理晶片弯曲的手段-
基于III-V材料的光子晶片到硅基CMOS晶片的接合的第二重要方面是基于III-V材料的光子晶片和硅基CMOS晶片的晶片弯曲中的不同。原始硅晶片具有可忽略的弯曲，而归因于III-V材料的晶格常数与外延生长晶片材料（诸如蓝宝石）的晶格常数不同达显著量的事实，光子晶片（尤其基于III-V材料诸如GaN的光子晶片）具有非常高的弯曲（在4''晶片中平均在40-70μm之间）。晶格常数中的这个大差别导致在III-V层内建立的应变并且将易于导致光子晶片的高弯曲。
接合的基于III-V的光子晶片和Si基CMOS晶片之间的晶片弯曲中的不同的显著后果是它在两个晶片之间的接合边界上引起无效应力。在III-V和Si晶片之间的接合边界上的这个应力能够引起完成的接合比支持充足水平的热压缩所需要的接合实质上弱，充足水平的热压缩被需要来融合电互连通孔柱。因此，III-V晶片的典型弯曲能够导致实质上弱的晶片接合并且还将可能防止电互连通孔柱的完全融合，从而导致高电互连电阻。
在本发明的优选实施例中，在晶片被接合之前，光子层被故意地交叉刻蚀以减轻一些在光子层内建立的应力并且因此减小晶片弯曲。这样的晶片弯曲减小手段在图4中图示，其示出了由生长在衬底430的顶上的光子结构外延层420构成的光子晶片410。图4进一步图示了被光刻图案化成器件管芯440之后的光子结构外延层420，器件管芯440被进一步光刻图案化成光子元件（像素450）。如图4中图示的，已刻蚀的管芯间分区460（还称为管芯街道区域）以及元件间（像素间）分区470在两个垂直的方向上从光子结构外延层420的顶部一直到衬底430的顶部被交叉刻蚀。对于超高密度光电子器件（诸如美国专利No. 7,623,560、7,767,479 和7,829,902中描述的发射性微显示器件）的多个层的制造，光子晶片通常在接合之前首先被刻蚀以创建单个器件管芯的光子元件（像素）阵列，由此刻蚀的像素阵列图案间距通常是～10μm或更少并且器件管芯图案间距通常是～10mm或更少。在本发明的优选实施例中，为创建光子元件（像素）阵列和器件管芯图案而对光子层的刻蚀因此被影响作为减轻在光子晶片的光子结构外延层420内建立的应变的手段。在本发明优选实施例的这个应变减轻（或晶片弯曲较小）方法中，使用等离子体感应耦合等离子体反应离子刻蚀（ICP/RIE）来首先刻蚀III-V光子晶片以创建光子元件间（像素）侧壁沟槽470（或在典型微阵列器件的情况中为微发射体台面）和管芯间器件边缘460。在本发明优选实施例的这个应变减轻（或晶片弯曲减小）方法中，晶片光子结构外延层420（其通常基于GaN、GaAs或InP）被刻蚀以分别地创建管芯间和元件间沟槽460和470，尤其在器件管芯区域（所谓的管芯街道）之间管芯间和元件间沟槽460和470被故意地延伸以达到生长衬底430（当光子材料基于GaN时生长衬底430通常是蓝宝石）的表面。在晶片的光子层320内建立的应变被减轻并且晶片弯曲被减小之后，刻蚀的沟槽被用SiO2钝化并且然后用适当的材料再填充，在像素间沟槽470的情况中该材料可以是金属诸如镍（使用电镀技术等）而在管芯间沟槽460的情况中该材料可以是SiO2或Si2N3或其它适当的介电材料。刻蚀的沟槽的再填充通常能够使用等离子体增强化学汽相沉积（PECVD）技术等来执行。
应当注意的是，上面描述的本发明的光子晶片弯曲减小手段还可以用于除了美国专利No. 7,623,560、7,767,479和7,829,902中描述的发射性微显示器之外的固态光发射器（诸如LED或LD器件）的制造，因为这样的器件的制造通常还包括刻蚀光子晶片以刻划器件台面的边缘。在这些情况中，当根据上面描述的方法处理已刻蚀的器件间沟槽时，能够实质减小光子晶片弯曲。通常，即使光子晶片的半导体处理不包括晶片接合，光子晶片弯曲的减小也是有益的，因为通过光刻步进器以及其它依赖于晶片上对齐标记的光学捕获的半导体设备对半导体晶片的处理对过度的晶片弯曲通常是相当敏感的。
总之，本发明介绍了实现3D-IC光电子器件的制造的半导体晶片接合方法，其中光以及电信号能够跨越器件的接合层转移。本发明的优选实施例包括方法用于：
1. 形成跨越晶片的介电中间接合层的光学互连以及电互连；
2. 在晶片的介电中间接合层内形成光引导互连；
3. 成功接合通常使用III-V材料制造的光子晶片以形成多层光子堆叠，多层 光子堆叠能够被接合到硅基控制电路晶片以形成光电子器件，在该光电子器件中光以及电信号两者都被转移跨越晶片接合边界；
4. 减轻接合的晶片之间的热膨胀系数中的不匹配的不利效果；以及
5. 减小对晶片接合的、可能由光子晶片中典型的晶片弯曲引起的不利效果。

Claims (14)

1.一种用于将III-V半导体晶片接合到CMOS硅晶片的方法，包括：
在晶片上形成接合表面以通过以下方式在接合的晶片之间转移电信号：
分别在每个晶片的表面上形成介电中间接合层，在该表面内嵌入用于转移电信号的电互连；将一个晶片上的电互连与第二晶片上的电互连进行融合，并且将一个晶片上的介电中间接合层与第二晶片上的介电中间接合层进行融合，以接合晶片连同晶片之间的电互连。
2.根据权利要求1所述的方法，还包括在所述融合之前平面化两个晶片的介电中间接合层的表面。
3.根据权利要求1所述的方法，其中所述III-V半导体晶片形成在外延生长衬底上的至少一个外延层中，所述外延生长衬底被接合以充当主晶片。
4.根据权利要求1所述的方法，其中所述III-V半导体晶片是包含多个III-V材料层的光子晶片，所述多个III-V材料层沉积在外延生长衬底上，并被交叉刻蚀以刻划包括多个光子元件的阵列，并进一步被交叉刻蚀以刻划所述阵列的管芯边界。
5.根据权利要求4所述的方法，其中所述光子晶片的III-V材料外延层在两个正交方向上被交叉刻蚀穿过所述光子晶片以形成一直到其外延生长衬底的沟槽。
6.根据权利要求5所述的方法，其中用金属材料或介电材料再填充所述沟槽。
7.根据权利要求4所述的方法，其中所述交叉刻蚀在所述融合之前进行。
8.根据权利要求4所述的方法，其中在所述融合之后使用激光剥离工艺、外延剥离工艺或化学机械抛光剥离工艺来去除所述外延生长衬底。
9.根据权利要求1所述的方法，其中所述介电中间接合层被选择为具有所述两个晶片的热膨胀系数之间的热膨胀系数。
10.根据权利要求9所述的方法，其中所述介电中间接合层的厚度基本上等于所述晶片的表面之上的所述电互连的高度。
11.根据权利要求9所述的方法，其中控制所述平面化以稍微在所述介电中间接合层的平面化表面之下提供所述电互连的表面。
12.根据权利要求4所述的方法，其中每个光子元件具有10x10微米或更小的尺寸。
13.根据权利要求12所述的方法，其中每个光子元件具有多个电通孔。
14. 根据权利要求4所述的方法，其中每个光子元件具有多个电通孔，由此电通孔的密度是 106/cm2的倍数。
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