CN106601808B - 一种半导体器件及其制备方法 - Google Patents
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Abstract
本发明实施例公开了一种半导体器件及其制备方法，其中，半导体器件包括：衬底，位于衬底上的沟道层，位于沟道层上远离衬底一侧的势垒层，势垒层与沟道层的界面处形成有二维电子气，位于势垒层预设位置处的至少一个凹槽结构，位于势垒层和凹槽结构上远离沟道层一侧的再生长层，再生长层覆盖势垒层和凹槽结构，凹槽结构中再生长层的底部界面与沟道层的上表面相接触，凹槽结构及位于凹槽结构上的再生长层构成凹槽结终端结构，位于势垒层上远离沟道层一侧的源极、栅极和漏极，其中栅极位于源极和漏极之间，且位于凹槽结终端结构远离漏极的一侧。综上，该结构可以保证对栅极边缘处的电场分布进行调节，保证同一晶圆上的半导体器件击穿电压分布均匀。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
氮化物半导体材料，包括GaN，具有较高的饱和电子迁移速率，高击穿电压和宽禁带宽度，正因为这些特性，基于GaN的高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)器件吸引了广大研究者与半导体厂商的注意。GaN HEMT器件在未来20年内在高速，高效，高频率通信以及电力电子领域有着极广泛的应用前景。
在实际的GaN HEMT中耐压值一般只能达到理论值的20～30％，这是因为靠近漏极的栅极边缘处在漏端施加高压下会出现电场集中的现象，所以在GaN HEMT中器件击穿通常发生在栅极靠近漏极一侧的边缘处。因此，提升器件的耐压能力通常从降低栅极靠近漏极边缘处的电场峰值着手。
现有技术中，通过在势垒层中栅极靠近漏极的边缘处挖槽可以降低栅极边缘的电场尖峰，在形成凹槽的过程中，现有技术一般通过控制刻蚀时间来控制凹槽的刻蚀深度，但是由于晶圆不同区域对应的气体浓度等反应条件差异，通过控制刻蚀时间来控制刻蚀的凹槽深度是很困难的，，因此晶圆上不同区域的器件均获得相同的凹槽刻蚀深度是极为困难的，这就造成了同一晶圆上的半导体器件击穿电压分布不均匀，同时在不同晶圆之间也不能获得较好的击穿电压重复性。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以解决现有技术中同一晶圆上的半导体器件击穿电压分布不均匀、不同晶圆上的半导体器件击穿电压不能重复的技术问题。
第一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底上的沟道层；
位于所述沟道层上远离所述衬底一侧的势垒层，所述势垒层与所述沟道层的界面处形成有二维电子气；
位于所述势垒层预设位置处的至少一个凹槽结构，所述凹槽结构的底部终止于所述势垒层与所述沟道层的界面处；
位于所述势垒层上和所述凹槽结构上远离所述沟道层一侧的再生长层，所述再生长层覆盖所述势垒层和所述凹槽结构，所述凹槽结构中再生长层的底部界面与所述沟道层的上表面相接触，所述凹槽结构及位于所述凹槽结构上的再生长层构成凹槽结终端结构；
位于所述势垒层上远离所述沟道层一侧的源极、栅极和漏极，其中所述栅极位于所述源极和所述漏极之间，且位于所述凹槽结终端结构远离所述漏极的一侧。
可选的，所述再生长层的材料为AlGaN。
可选的，所述源极、所述栅极和所述漏极的底部与所述势垒层直接接触，所述源极、所述漏极与所述势垒层形成欧姆接触，所述栅极与所述势垒层形成肖特基接触。
可选的，所述栅极的底部与所述再生长层直接接触，所述栅极与所述再生长层形成肖特基接触。
可选的，所述半导体器件还包括源极金属场板，所述源极金属场板用于连接所述源极与所述凹槽结终端结构，并且所述源极金属场板的连接面全部或者部分覆盖所述凹槽结终端结构和所述源极。
可选的，所述半导体器件还包括介质层，所述介质层覆盖所述再生长层、所述栅极和所述凹槽结终端结构，所述源极金属场板通过所述介质层与所述凹槽结终端结构连接。
可选的，所述源极金属场板下方形成有介质桥。
可选的，所述半导体器件还包括钝化层，所述钝化层位于所述再生长层上远离所述势垒层的一侧，用于对所述再生长层进行钝化保护。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，包括：
提供一衬底并在所述衬底上制备沟道层；
在所述沟道层上远离所述衬底的一侧制备势垒层，所述势垒层与所述沟道层界面处形成有二维电子气；
在所述势垒层预设位置处制备至少一个凹槽结构，所述凹槽结构的底部终止于所述势垒层与所述沟道层的界面处；
在所述势垒层上和所述凹槽结构上远离所述沟道层的一侧制备再生长层，所述再生长层覆盖所述势垒层和所述凹槽结构，所述凹槽结终端结构中再生长层的底部界面与所述沟道层的上表面相接触，所述凹槽结构及位于所述凹槽结构上的再生长层构成凹槽结终端结构；
在所述势垒层上远离所述沟道层的一侧制备源极、栅极和漏极，其中所述栅极位于所述源极和所述漏极之间，且位于所述凹槽结终端结构远离所述漏极的一侧。
可选的，在所述势垒层上和所述凹槽结构上远离所述沟道层的一侧制备再生长层，包括：
采用金属有机化合物化学气相淀积的方式，在所述势垒层上和所述凹槽结构上远离所述沟道层的一侧制备再生长层。
可选的，在所述势垒层预设位置处制备至少一个凹槽结构，包括：
采用感应耦合等离子体刻蚀或者反应离子刻蚀的方式，在所述势垒层预设位置处制备至少一个凹槽结构。
可选的，在所述势垒层上远离所述沟道层的一侧制备源极、栅极和漏极，包括：
刻蚀与源极预设位置、栅极预设位置和漏极预设位置对应的再生长层，露出所述势垒层；
在所述势垒层上远离所述沟道层的一侧制备源极、栅极和漏极；
或者，
刻蚀与源极预设位置和漏极预设位置对应的再生长层，露出所述势垒层；
在所述势垒层上远离所述沟道层的一侧制备源极和漏极，在所述再生长层上与栅极预设位置对应的位置处制备栅极。
本发明实施例提供的半导体器件及其制备方法，通过在栅极靠近漏极的一侧形成至少一个凹槽结构，并且设置凹槽结构的底部终结于势垒层与沟道层的界面处，可以保证凹槽结构下的二维电子气被耗尽，并且在凹槽结构的底部形成有再生长层，凹槽结构中再生长层的底部界面与沟道层的上表面相接触，凹槽结构及其上的再生长层构成凹槽结终端结构，通过再生长层对栅极边缘的电场分布进行调节，且再生长层的厚度可以精确控制，保证同一个晶圆的不同区域处的半导体器件具有类似的电场调节能力，在一个晶圆中得到电性能尤其是击穿性能均一的半导体器件，同时，采用上述半导体器件，还可以保证不同晶圆上的半导体器件具备相同的电性能尤其是击穿性能，保证不同晶圆上的半导体器件具有可重复性，解决现有技术中同一晶圆上的半导体器件击穿电压分布不均匀、不同晶圆上的半导体器件击穿电压不能重复的技术问题。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是本发明实施例一提供的一种半导体器件的结构示意图；
图2是本发明实施例一提供的另一种半导体器件的结构示意图；
图3a是本发明实施例一提供的一种晶圆上不同位置处形成五个半导体器件的结构示意图；
图3b是本发明实施例一提供的采用本发明实施例一所述的半导体器件与现有技术中的半导体器件的击穿电压的分布对比示意图；
图4是本发明实施例一提供的一种半导体器件的制备方法的流程示意图；
图5是本发明实施例二提供的一种半导体器件的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
实施例一
图1是本发明实施例一提供的一种半导体器件的结构示意图，具体的，本发明实施例一提供一种具有凹槽结终端结构的HEMT器件。如图1所示，所述半导体器件包括：
衬底101；
位于衬底101上方的沟道层102；
位于沟道层102上远离衬底101一侧的势垒层103，势垒层103与沟道层102的界面处形成有二维电子气(Two-dimensional electron gas，2DEG)；
位于势垒层103预设位置处的至少一个凹槽结构104，凹槽结构104的底部终止于势垒层103与沟道层102的界面处；
位于势垒层103上和凹槽结构104上远离沟道层102一侧的再生长层105，再生长层105覆盖势垒层103和凹槽结构104，凹槽结构104中再生长层105的底部界面与沟道层102的上表面相接触，凹槽结构104及位于凹槽结构104上的再生长层105构成凹槽结终端结构106；
位于势垒层103上远离沟道层102一侧的源极107、栅极108和漏极109，其中，栅极108位于源极107和漏极109之间，且位于凹槽结终端结构106远离漏极109的一侧。
示例性的，衬底101的材料可以为Si、SiC或者蓝宝石，还可以是其他材料。
沟道层102位于衬底101上方，沟道层102的材料可以为GaN或者其他半导体材料，例如InAlN，这里优选为GaN。
可选的，在沟道层102与衬底101之间还可以形成有成核层和/或缓冲层，衬底101上方，可以单独形成有成核层或者缓冲层，也可以形成有成核层以及缓冲层。优选的，衬底101上方形成有成核层以及缓冲层。当衬底101上方形成有成核层以及缓冲层时，成核层位于衬底101上方，缓冲层位于成核层上方。进一步的，成核层和/或缓冲层的材料可以为氮化物，具体可以为GaN或AlN或其他氮化物，成核层和/或缓冲层可以用于匹配衬底101的材料和外延沟道层102。
势垒层103位于沟道层102上方，势垒层103的材料可以为AlGaN或其他半导体材料，例如InAlN，这里优选为AlGaN。进一步的，沟道层102和势垒层103组成半导体异质结结构，在沟道层102和势垒层103的界面处形成高浓度2DEG。
位于势垒层103预设位置处的至少一个凹槽结构104，凹槽结构104贯穿势垒层103，凹槽结构104的底部终止于势垒层103与沟道层102的界面处，保证凹槽结构104下方的2DEG部分耗尽。如图1所示，图1仅以一个凹槽结构104进行说明，可选的，当半导体器件包括多个凹槽结构104时，多个凹槽结构104的形状可以相同也可以不同，凹槽结构104的形状可以为矩形或者梯形，本发明实施例中不对凹槽的个数和形状进行限定。
再生长层105位于势垒层103上和凹槽结构104上远离沟道层102的一侧，再生长层105的材料可以与势垒层103的材料相同，例如，再生长层105的材料可以为AlGaN或其他半导体材料，例如InAlN，这里优选为AlGaN。再生长层105部分位于凹槽结构104中，与凹槽结构104形成凹槽结终端结构106。由于凹槽结构104贯穿势垒层103，可以完全耗尽其下方的2DEG，但是在凹槽结构104中形成了再生长层105，再生长层105可以使凹槽结构104下中断的2DEG重新部分恢复，在沟道层102与再生长层105的界面处形成不同浓度的2DEG分布，具体表现为：在凹槽结终端结构106下，沟道层102与再生长层105处的2DEG浓度较低，其余界面的2DEG浓度较高，对半导体器件中的2DEG进行了重新分布，调节了半导体器件中的电场分布。
在势垒层103上还形成有源极107、栅极108和漏极109，具体的，源极107、栅极108和漏极109可以是分别形成在势垒层103上，即源极107、栅极108和漏极109的底部与势垒层103直接接触，源极107、漏极109与势垒层103形成欧姆接触，栅极108与势垒层103形成肖特基接触，如图1所示；还可以是源极107、漏极109分别形成在势垒层103上，其底部与势垒层103直接接触，源极107、漏极109与势垒层103形成欧姆接触，栅极108形成在再生长层105上，其底部与再生长层105直接接触，栅极108与再生长层105形成肖特基接触，如图2所示。可选的，源极107和漏极109分别位于势垒层103的两端边缘位置，源极107和漏极109的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极108位于源极107和漏极109之间，并且栅极108位于凹槽结终端结构106远离漏极109的边缘一侧，或者说凹槽结终端结构106位于栅极108靠近漏极109的边缘一侧，栅极108的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。
可以理解的是，由于传统HEMT半导体器件中在栅极108靠近漏极109的边缘位置在漏极109施加高电压的情况下会出现电场集中的现象，因此，在栅极108靠近漏极109的边缘设置有凹槽结终端结构106，且凹槽结终端结构106贯穿势垒层103，并在凹槽结终端结构106中形成有再生长层105，如此不仅可以调节栅极108边缘的电场分布，降低传统结构中栅极边缘的电场尖峰，提升器件的击穿电压，而且由于再生长层105的厚度可以控制，优选设置位于凹槽结终端结构106中的再生长层105厚度相同，可以保证在凹槽结终端结构106下方形成均匀分布的2DEG。
对比于现有技术中不设置再生长层105，只在势垒层103中形成凹槽结终端结构106的情况，本发明实施例的有益效果主要体现于在提高器件击穿电压的同时，保证得到的半导体器件结构可以提升晶圆内半导体器件击穿电压的均一性，避免对势垒层103的刻蚀速率不稳定或者势垒层103厚度不均匀而造成的凹槽结终端结构106底部剩余势垒层103厚度在晶圆内存在差异，提升半导体器件电学性能的均一性与可重复性，下面主要从以下两个方面进行说明：
一方面，传统控制势垒层103内凹槽结终端结构106的深度可以采用刻蚀的方法，对于氮化物半导体，目前尚无成熟可行的湿法刻蚀工艺，一般采用干法刻蚀氮化物半导体，例如感应耦合等离子体(Induction Coupling Plasma，ICP)刻蚀和反应离子(ReactiveIon Etching，RIE)刻蚀等干法刻蚀工艺，但是干法刻蚀工艺的反应条件复杂，刻蚀速率受施加的电流强度，腔体气压，刻蚀气体浓度分布的影响，难以保证刻蚀速率在整个晶圆内的均一性分布。若采用ICP或RIE等干法刻蚀工艺形成凹槽结终端结构106，通过刻蚀时间来控制凹槽结终端结构106的深度，则会在整个晶圆内造成刻蚀深度不均的现象，即凹槽结终端结构106底部剩余势垒层的厚度在晶圆内的分布不均匀，而剩余势垒层的厚度对栅极边缘电场的分布有直接的影响，会造成整个晶圆内的击穿电压的分布不一致，半导体器件的性能不具备均一性。
另一方面，凹槽下剩余势垒层的厚度还与原势垒层的厚度相关，由于势垒层103是在成核层、缓冲层和沟道层102之后沉积的，各层厚度的差异会在此层放大，由于衬底101温度涨落，生长气氛变化等造成势垒层103厚度的变化，在整个晶圆内也是不均匀分布的，这就造成了即使晶圆内各处控制的刻蚀速率一致，由于原势垒层的厚度不均，也会造成晶圆内各处凹槽结终端结构106底部剩余势垒层的厚度不一致，从而导致电场强度因此而呈现出差异化的分布，会造成整个晶圆内的击穿电压的分布不一致，半导体器件的性能不具备均一性。
具体参见图3a和图3b，图3a是本发明实施例一提供的一种晶圆上不同位置处形成五个半导体器件的结构示意图，图3b是本发明实施例一提供的采用本发明实施例一所述的半导体器件与现有技术中的半导体器件的击穿电压的分布对比图，如图3a和图3b所示，在晶圆的不同位置处形成了A、B、C、D、E五个半导体器件，采用本发明实施例一提供的半导体器件的A、B、C、D、E五个半导体器件，击穿电压分布比较均匀，不能半导体器件之间的击穿电压相差很小，而采用现有技术中的半导体器件，其不同器件之间的击穿电压相差远远大于本发明实施例一提供的半导体器件，本发明实施例提供的半导体器件，可以保证位于晶圆不同位置处的半导体器件击穿电压分布均匀。
本发明实施例提供的半导体器件结构则可以避免了上述因为刻蚀速率不稳定或者势垒层103厚度不均匀造成的半导体器件电学性能不均匀、晶圆内多个半导体器件存在击穿电压电特性差异的技术问题。在本发明实施例提供的半导体器件结构中，在势垒层103刻蚀形成凹槽结构104，凹槽结构104的底部终结于势垒层103与沟道层102的界面处，因势垒103与沟道层102采用不同的材料，刻蚀速率选择比不一样，故很容易控制凹槽结构104的刻蚀的深度终止于势垒层103与沟道层102的界面处，此时凹槽结构104之下的2DEG被完全耗尽，凹槽结构104刻蚀完成后通过再生长的方法，形成再生长层105，凹槽结构104及位于凹槽结构104上的在生长层105构成凹槽结终端结构106，再生长层105生长厚度在晶圆内分布均匀，且厚度可以精确控制。随着再生长层105在凹槽结构104中的填充，凹槽的深度逐渐变小，可控制再生长层105的厚度，从而对栅极边缘电场的分布可以进行调节。该半导体器件的结构不受晶圆内各处势垒层厚度差异，晶圆内各处刻蚀速率不一致的影响，可得到晶圆内各处凹槽结终端结构106对2DEG调节能力一致的半导体器件，从而晶圆内不同位置处的半导体器件具有类似的电场调节能力，在晶圆内获得电性能尤其是击穿特性均一的半导体器件。
可选的，本发明实施例提供的半导体器件，还可以包括钝化层，所述钝化层位于再生长层105远离势垒层103的一侧，用于对再生长层102进行钝化保护。可选的，所述钝化层还可以降低电流崩塌效应。
本发明实施例还提供一种半导体器件的制备方法，如图4所示，请参阅图4，本发明实施例提供的半导体器件的制备方法可以包括以下步骤：
S410、提供一衬底并在所述衬底上制备沟道层。
示例性的，衬底101的材料可以为硅、碳化硅或者蓝宝石，还可以是其他材料。可选的，沟道层102的材料可以为GaN或者其他半导体材料，例如InAlN，这里优选为GaN。
S420、在所述沟道层上远离所述衬底的一侧制备势垒层，所述势垒层与所述沟道层界面处形成有2DEG。
示例性的，势垒层103的材料可以为AlGaN或其他半导体材料，例如InAlN，这里优选为AlGaN。进一步的，沟道层102和势垒层103组成半导体异质结结构，在沟道层102和势垒层103的界面处形成高浓度的2DEG。
S430、在所述势垒层预设位置处制备至少一个凹槽结构，所述凹槽结构的底部终止于所述势垒层与所述沟道层的界面处。
示例性的，在势垒层103的预设位置处制备至少一个凹槽结构104，凹槽结构104的底部可以终止于势垒层103与沟道层102的界面处，即凹槽结构104贯穿势垒层103。
可选的，在势垒层103预设位置处制备至少一个凹槽结构104，可以包括：
采用ICP刻蚀或者RIE刻蚀的方式，在势垒层103预设位置处制备至少一个凹槽结构104。
可选的，在势垒层103预设位置处制备至少一个凹槽结构104，可以包括：
在势垒层103上制备光刻胶层；
使用掩膜版对所述光刻胶层进行光刻，显影后形成包括凹槽结构104刻蚀区域的光刻胶层；
刻蚀所述光刻胶层与势垒层103，在势垒层103内形成至少一个凹槽结构104，凹槽结构104的底部终止于势垒层103与沟道层102的界面处。
可选的，在势垒层103预设位置处制备至少一个凹槽结构104，可以包括：
在势垒层103上制备掩膜层；
在所述掩膜层上制备光刻胶层；
使用掩膜版对所述光刻胶层进行光刻并显影，形成包括凹槽结构104刻蚀区域的光刻胶层；
刻蚀所述光刻胶层和掩模层，形成包括凹槽结构104刻蚀区域的掩膜层；
刻蚀所述掩膜层和势垒层103，在势垒层103内形成至少一个凹槽结构104，凹槽结构104的底部终止于势垒层103与沟道层102的界面处。
S440、在所述势垒层上和所述凹槽结构上远离所述沟道层的一侧制备再生长层，所述再生长层覆盖所述势垒层和所述凹槽结构，所述凹槽结构中再生长层的底部界面与所述沟道层的上表面相接触，所述凹槽结构及位于所述凹槽结构上的再生长层构成凹槽结终端结构。
示例性的，采用金属有机化合物化学气相淀积(Metal-organic Chemical VaporDeposition，MOCVD)的方式，在势垒层103和凹槽结构104上远离沟道层102的一侧制备再生长层105，再生长层105覆盖势垒层103和凹槽结构104，且凹槽结构104中再生长层105的底部界面与沟道层102的上表面相接触，凹槽结构104及位于凹槽结构104上的再生长层105构成凹槽结终端结构106。
可选的，位于凹槽结构104中的再生长层105的厚度可以相同。
S450、在所述势垒层上远离所述沟道层的一侧制备源极、栅极和漏极，其中所述栅极位于所述源极和所述漏极之间，且位于所述凹槽结终端结构远离所述漏极的一侧。
示例性的，可以在势垒层103上分别制备源极107、栅极108和漏极109；也可以在势垒层103上制备源极107和漏极109，在再生长层105上制备栅极108。源极107、漏极109的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，源极107、漏极109与势垒层103形成欧姆接触；栅极108的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合，栅极108与势垒层103或者再生长层105形成肖特基接触。
可选的，在势垒层103上远离沟道层102的一侧制备源极107、栅极108和漏极109，可以包括：
刻蚀与源极预设位置、栅极预设位置和漏极预设位置对应的再生长层105，露出势垒层103；
在势垒层103上远离沟道层102的一侧制备源极107、栅极108和漏极109。
或者，
刻蚀与源极预设位置和漏极预设位置对应的再生长层105，露出势垒层103；
在势垒层103上远离沟道层102的一侧制备源极107和漏极109，在再生长层105上与栅极预设位置对应的位置处制备栅极108。
本发明实施例提供的半导体器件的制备方法，通过在势垒层预设位置处形成贯穿势垒层的凹槽结构，保证此时耗尽凹槽结构下方的2DEG，在凹槽结构上制备再生长层，凹槽结构中的再生长层的底部界面与沟道层的上表面相接触，对凹槽结构下方的2DEG进行再调节，凹槽结构及其上的再生长层构成凹槽结终端结构，由于再生长层的厚度可控制，从而对栅极边缘电场的分布可以进行调节，保证制备得到的半导体器件的结构不受晶圆内各处势垒层厚度差异，晶圆内各处刻蚀速率不一致的影响，得到晶圆内各处凹槽结终端结构对2DEG调节能力一致的半导体器件，从而晶圆内不同位置处的半导体器件具有类似的电场调节能力，在晶圆内获得电性能尤其是击穿特性均一的半导体器件。
实施例二
图5是本发明实施例二提供的一种半导体器件的结构示意图，具体的，本发明实施例二提供一种具有金属场板的半导体器件，所述金属场板可以是源极金属场板，也可以是漏极金属场板，本发明实施例以源极金属场板为例进行说明。本实施例以上述实施例一为基础，在实施例一的基础上进行改进。如图5所述，本发明实施例二提供的半导体器件可以包括：
衬底101；
位于衬底101上方的沟道层102；
位于沟道层102上远离衬底101一侧的势垒层103，势垒层103与沟道层102的界面处形成有2DEG；
位于势垒层103预设位置处的至少一个凹槽结构104；
位于势垒层103上和凹槽结终端结构104上远离沟道层102一侧的再生长层105，再生长层105覆盖势垒层103和凹槽结构104，凹槽结构104中再生长层105的底部界面与沟道层102的上表面相接触，凹槽结构104及凹槽结构104上的再生长层105构成凹槽结终端结构106；
位于势垒层103上远离沟道层102一侧的源极107、栅极108和漏极109，其中，栅极108位于源极107和漏极109之间，且位于凹槽结终端结构106远离漏极109的一侧；
位于再生长层105、源极108和凹槽结终端结构106上远离势垒层103一侧的介质层110，介质层110覆盖再生长层105、源极108和凹槽结终端结构106；
连接源极107与凹槽结终端结构106的源极金属场板111，源极金属场板111通过介质层110与凹槽结终端结构106连接，源极金属场板111的连接面全部或者部分覆盖凹槽结终端结构106和源极107。
示例性的，介质层011的材质可以为SIN、SIO2、Al2O3中的一种或多种，源极金属场板111的材质可以与源极107的材质相同，可以为Ni、Ti、Al、Au等金属中的一种或多种的组合。源极金属场板111可以与源极107形成欧姆接触。
可选的，所述半导体器件还可以包括位于源极金属场板111下的介质桥112，源极107和凹槽结终端结构106通过具有介质桥112的源极金属场板111连接。可选的，介质桥112可以为空气桥或者其他介质形成的介质桥，例如SIN、SIO2或者Al2O3中的一种或多种的组合。
本发明实施例二提供的半导体器件，具体为一种具有源极金属场板的半导体器件，通过在源极与凹槽结终端结构处设置金属场板，不仅可以保证同一个晶圆的不同区域处的半导体器件具有类似的电场调节能力，在一个晶圆中得到电性能尤其是击穿性能均一的半导体器件，还可以使源极与栅极边缘具有相同的电位，场板自身的等电位可以将栅极边缘的电力线拉开，使得栅极边缘的电势梯度变得平缓，将处于栅极边缘处本来达到材料击穿极限的电场强度降低，而把峰值吸收到场板边缘。
本发明实施例还提供一种具有源极金属场板的半导体器件的制备方法，与实施例一提供的半导体器件的制备方法相同，只需在上述制备方法的基础上制备介质层和源极金属场板，具体制备方法这里不再赘述。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (12)
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的沟道层；
位于所述沟道层上远离所述衬底一侧的势垒层，所述势垒层与所述沟道层的界面处形成有二维电子气；
位于所述势垒层预设位置处的至少一个凹槽结构，所述凹槽结构的底部终止于所述势垒层与所述沟道层的界面处；所述凹槽结构用于完全耗尽所述二维电子气；
位于所述势垒层上和所述凹槽结构上远离所述沟道层一侧的再生长层，所述再生长层覆盖所述势垒层和所述凹槽结构，所述凹槽结构中再生长层的底部界面与所述沟道层的上表面相接触，所述凹槽结构及位于所述凹槽结构上的再生长层构成凹槽结终端结构；所述再生长层用于恢复部分所述二维电子气；
位于所述势垒层上远离所述沟道层一侧的源极、栅极和漏极，其中所述栅极位于所述源极和所述漏极之间，且位于所述凹槽结终端结构远离所述漏极的边缘一侧。
2.根据权利要求1所述的半导体器件，其特征在于，所述再生长层的材料为AlGaN。
3.根据权利要求1所述的半导体器件，其特征在于，所述源极、所述栅极和所述漏极的底部与所述势垒层直接接触，所述源极、所述漏极与所述势垒层形成欧姆接触，所述栅极与所述势垒层形成肖特基接触。
4.根据权利要求1所述的半导体器件，其特征在于，所述栅极的底部与所述再生长层直接接触，所述栅极与所述再生长层形成肖特基接触。
5.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括源极金属场板，所述源极金属场板用于连接所述源极与所述凹槽结终端结构，并且所述源极金属场板的连接面全部或者部分覆盖所述凹槽结终端结构和所述源极。
6.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括介质层，所述介质层覆盖所述再生长层、所述栅极和所述凹槽结终端结构，所述源极金属场板通过所述介质层与所述凹槽结终端结构连接。
7.根据权利要求6所述的半导体器件，其特征在于，所述源极金属场板下方形成有介质桥。
8.根据权利要求1-7任一项所述的半导体器件，其特征在于，所述半导体器件还包括钝化层，所述钝化层位于所述再生长层上远离所述势垒层的一侧，用于对所述再生长层进行钝化保护。
9.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底并在所述衬底上制备沟道层；
在所述沟道层上远离所述衬底的一侧制备势垒层，所述势垒层与所述沟道层界面处形成有二维电子气；
在所述势垒层预设位置处制备至少一个凹槽结构，所述凹槽结构的底部终止于所述势垒层与所述沟道层的界面处；所述凹槽结构用于完全耗尽所述二维电子气；
在所述势垒层上和所述凹槽结构上远离所述沟道层的一侧制备再生长层，所述再生长层覆盖所述势垒层和所述凹槽结构，所述凹槽结构中再生长层的底部界面与所述沟道层的上表面相接触，所述凹槽结构及位于所述凹槽结构上的再生长层构成凹槽结终端结构；所述再生长层用于恢复部分所述二维电子气；
在所述势垒层上远离所述沟道层的一侧制备源极、栅极和漏极，其中所述栅极位于所述源极和所述漏极之间，且位于所述凹槽结终端结构远离所述漏极的一侧。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，在所述势垒层上和所述凹槽结构上远离所述沟道层的一侧制备再生长层，包括：
采用金属有机化合物化学气相淀积的方式，在所述势垒层上和所述凹槽结构上远离所述沟道层的一侧制备再生长层。
11.根据权利要求9所述的半导体器件的制备方法，其特征在于，在所述势垒层预设位置处制备至少一个凹槽结构，包括：
采用感应耦合等离子体刻蚀或者反应离子刻蚀的方式，在所述势垒层预设位置处制备至少一个凹槽结构。
12.根据权利要求9所述的半导体器件的制备方法，其特征在于，在所述势垒层上远离所述沟道层的一侧制备源极、栅极和漏极，包括：
刻蚀与源极预设位置、栅极预设位置和漏极预设位置对应的再生长层，露出所述势垒层；
在所述势垒层上远离所述沟道层的一侧制备源极、栅极和漏极；
或者，
刻蚀与源极预设位置和漏极预设位置对应的再生长层，露出所述势垒层；
在所述势垒层上远离所述沟道层的一侧制备源极和漏极，在所述再生长层上与栅极预设位置对应的位置处制备栅极。
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