CN106531803A - 通过凹槽轮廓控制的增强的体积控制 - Google Patents
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Abstract
本发明涉及一种通过在邻近沟道区的凹槽中形成介电材料来控制沟道区上的应变的半导体器件，以为了提供对形成在凹槽内的外延源极/漏极区的应变诱导材料的体积和形状的控制。在一些实施例中，半导体器件具有布置在半导体本体的位于沟道区的相对两侧上的上表面内的凹槽中的外延源极/漏极区。栅极结构布置在沟道区上方，并且介电材料横向布置在外延源极/漏极区和沟道区之间。介电材料消耗凹槽的一些体积，从而减少形成在凹槽中的外延源极/漏极区中的应变诱导材料的体积。本发明实施例涉及通过凹槽轮廓控制的增强的体积控制。
Description
技术领域
本发明实施例涉及通过凹槽轮廓控制的增强的体积控制。
背景技术
根据摩尔定律，与半导体器件尺寸的缩放相关联的成本和复杂性已经带来新的方法以改进半导体器件特征。减少器件泄漏的诸如Hi-K金属栅极的新栅极材料、与相同尺寸的平面型器件相比具有增加的有效的栅极面积的finFET器件以及用于增加的电荷载流子迁移率的应变诱导沟道是方法的几个实例以延续用于下一代微处理器设计的摩尔定律缩放。
发明内容
根据本发明的一个实施例，提供了一种半导体器件，包括：外延源极/漏极区，布置在半导体本体的位于沟道区的相对两侧上的上表面内的凹槽中；栅极结构，布置在所述半导体本体上，位于所述沟道区上方；以及介电材料，横向地布置在所述外延源极/漏极区和所述沟道区之间。
根据本发明的另一实施例，还提供了一种FinFET器件，包括：半导体材料的三维鳍，从衬底向外延伸并且具有沟道区；浅沟槽隔离(STI)区，设置在所述半导体材料的三维鳍的相对两侧上；栅极结构，布置在所述半导体材料的三维鳍和所述STI区上方，其中，所述半导体材料的三维鳍包括在所述栅极结构的位于所述栅极结构的相对两侧上的下表面下方延伸的凹槽；以及氧化物材料，包括沿所述凹槽的第一侧壁布置的第一部分和沿所述凹槽的相对第二侧壁布置的第二部分，其中，所述第一部分与所述第二部分横向地分隔开。
根据本发明的又另一实施例，还提供了一种形成鳍式场效应晶体管(FinFET)器件的方法，包括：形成从半导体衬底向外突出的半导体材料的鳍；形成在所述半导体材料的鳍上方延伸的栅极结构；在沿所述栅极结构的相对侧壁延伸的所述半导体材料的鳍内形成凹槽；在所述凹槽内形成介电膜；以及去除所述介电膜的部分以形成布置在所述凹槽的位于所述栅极结构下方的位置处的侧壁上的介电材料。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1示出了半导体器件的截面图的一些实施例，半导体器件具有位于包括外延源极/漏极区的凹槽的侧壁上的介电材料。
图2A示出了根据本发明的一些实施例的包括finFET(鳍式场效应晶体管)器件的半导体结构的三维(3D)图。
图2B和图2C示出了沿图2A的两个垂直方向截取的截面图的一些实施例。
图3示出了根据本发明的一些实施例的用于制造finFET器件的方法的一些实施例的流程图。
图4至图10B是根据本发明的一些实施例的制造finFET器件的不同阶段。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
为更高的器件密度、更好的器件性能和更低的成本的半导体工业的推动力已经导致最大程度使用垂直于衬底表面的空间的三维集成电路晶体管的发展。这样的晶体管是FinFET。FinFET是具有沟道区的场效应晶体管(FET)，沟道区形成在从衬底表面向外突出的半导体材料的鳍式结构中。沟道几何允许栅极围绕沟槽区的多侧。与平面型FET相比，这提高了对沟道区的控制和减少短沟道效应。鳍式结构也允许沟道区垂直地延伸，增加其横截面积以及准许较高的电流而不增加晶体管的占据的面积。
准许晶体管支持较高电流而不增加其占据的面积的另一个方法是在沟道区中诱导应变。通常通过邻近沟道区形成凹槽并且在具有半导体材料的凹槽内外延生长源极和漏极区来诱导沟道应变，其中半导体材料的晶格常数与沟道区的晶格常数不同。例如，硅锗(SiGe)的晶格常数大于硅的晶格常数并且硅锗(SiGe)可以在沟槽中生长以诱导用于硅基pMOS器件的压缩性应变。SiP(富含磷的硅)或SiC(碳化硅)的晶格常数小于硅的晶格常数并且可以在沟槽中生长以诱导用于硅基nMOS器件的拉伸应变。
在这样的凹槽中生长的应变诱导材料的体积和形状取决于凹槽的轮廓。传统地，通过设置在沟道区之上的栅极结构以及氮化物间隔件的临界尺寸和形状来控制形成在硅鳍中的凹槽的深度和形状。改变形成在这样的凹槽中的应变诱导材料的外延体积/形状改变通过在沟道区上的这些层诱导的应变的量。例如，随着凹槽的深度增加，应变诱导材料的外延体积增加并且沟道区上的应变增加。改变沟道区上的应变可以改变与器件相关联的电流的量(例如，饱和电流(Isat)、接通电流(Ion)、断开电流(Ioff)等)。因此，控制应变诱导材料的体积和形状对控制器件电流和总体器件性能至关重要。
相应地，本发明涉及一种通过邻近沟道区在凹槽中形成介电材料来控制沟道区上的应变的方法，从而提供对形成在凹槽内的外延源极/漏极区的应变诱导材料的体积和形状控制。在一些实施例中，该方法在半导体衬底中的凹槽中形成介电膜。随后，实施蚀刻工艺以从凹槽的下表面去除介电膜，产生沿着凹槽的侧壁定位的介电材料。然后，通过在邻近介电材料的位置处的凹槽内沉积应变诱导材料来形成外延源极/漏极区域。应变诱导材料配置为在外延源极/漏极区之间的沟道区上诱导应变。介电材料消耗凹槽的一些体积，从而减少形成在凹槽中的外延源极/漏极区中的应变诱导材料的体积(例如，较厚和较长的介电材料将减少有应变诱导材料可以形成在其中的凹槽的体积，从而减少凹槽内的应变诱导材料的宽度和体积)。此外，通过沿着侧壁定位介电材料，应变诱导材料可以部分地与沟道区分隔开，从而进一步控制沟道区上的应变。
图1示出了半导体器件100的截面图的一些实施例，半导体器件100具有位于包括外延源极/漏极区的凹槽的侧壁上的介电材料。
半导体器件100包括半导体本体102。栅极结构104布置在半导体本体102之上。栅极结构104包括通过栅极电介质106与半导体本体102分隔开的栅电极108。外延源极/漏极区110布置在凹槽内，延伸至位于栅极结构104的相对两侧上的半导体本体102内。沟道区112布置在半导体本体102内的横向位于外延源极/漏极区110之间的位置处。外延源极/漏极区110包括配置为诱导沟道区112上的应变的应变诱导材料。例如，在一些实施例中，外延源极/漏极区110包括与半导体本体102的晶格常数不同的晶格常数。晶格常数的不同诱导沟道区112上的应变。
介电材料114布置在位于半导体本体102中的凹槽内。介电材料114邻接外延源极/漏极区110的应变诱导材料。在一些实施例中，介电材料114可以位于凹槽的侧壁上且横向布置在外延源极/漏极区110的应变诱导材料和沟道区112之间的位置处。通过在有外延源极/漏极区110形成在其中的凹槽内形成介电材料114，可以控制外延源极/漏极区110的应变诱导材料的体积。通过控制应变诱导材料的体积，可以控制沟道区112上的应变。
图2A至图2C示出了根据本发明的一些实施例的包括finFET(鳍式场效应晶体管)器件的半导体结构的一些实施例。
图2A示出了根据本发明的一些实施例的包括finFET(鳍式场效应晶体管)器件的半导体结构200a的三维(3D)图。尽管半导体结构200a示出为包括两个第一finFET器件，但是应该理解，半导体器件可以包括更多或更少的finFET器件。此外，为了更容易地示出内层，半导体结构200a的一些层示出为透明的。
半导体结构200a包括一个或多个半导体鳍204。一个或多个半导体鳍204包括从半导体衬底202向外突出的半导体材料的三维鳍。在各个实施例中，一个或多个的半导体鳍204可以包括硅、硅锗等。在一些实施例中，一个或多个半导体鳍204沿着在第一方向205a上的长度(较长的尺寸)延伸并且在垂直于第一方向205a的第二方向205b上通过隔离区206分隔开。
被在第二方向205b上延伸的堆叠的栅极结构208跨越一个或多个半导体鳍204。堆叠的栅极结构208包括跨越一个或多个半导体鳍204的栅电极212。栅电极212通过栅极介电层210与一个或多个半导体鳍204分隔开。在各个实施例中，栅电极212可以包括多晶硅或金属(例如，铝)。堆叠的栅极结构208可以进一步包括布置在栅电极212上的栅极保护层214和布置在栅极保护层214上的硬掩模层216。在一些实施例中，沿着栅电极212、栅极介电层210、栅极保护层214和硬掩模层216的侧壁布置密封层218。例如，在一些实施例中，栅极介电层210、栅极保护层214和密封层218可以包括SiN(氮化硅)或TiN(氮化钛)。在一些实施例中，硬掩模层216包括氧化物或SiN。
一个或多个半导体鳍204分别包括具有布置在堆叠的栅极结构208的相对两侧上的第一外延源极/漏极区220a和第二外延源极/漏极区220b的凹槽。沟道区布置在一个或多个半导体鳍204内，一个或多个半导体鳍204位于堆叠的栅极结构208下面的位置处的第一外延源极/漏极区220a和第二外延源极/漏极区220b之间。第一外延源极/漏极区220a和第二外延源极/漏极区220b包括配置为诱导沟道区上的应变的应变诱导材料。
介电材料114布置在一个或多个半导体鳍204中的凹槽内且横向位于第一外延源极/漏极区和第二外延源极/漏极区220a和220b的应变诱导材料与沟道区之间的位置处。在一些实施例中，介电材料114可以包括氧化物(例如，氧化硅)。在其他实施例中，介电材料114可以包括不同的介电材料。在一些实施例中，介电材料114位于与栅极介电层210和隔离区206的界面横向对准的位置处。
在器件操作期间，可以将大于阈值电压(VT)的栅极偏压选择性地施加至栅电极212，这在栅电极212下方的沟道区222中诱导电荷的累积或损耗。当施加栅极偏压时，可以跨越源极/漏极区220a和220b选择性地施加偏压以造成电流(i)在源极/漏极区220a和220b之间流动-称为“导通状态”。另一方面，如果栅极偏压小于VT，即使施加合适的源极/漏极偏压那么也将没有电流在外延源极/漏极220a和220b之间流动-称为“断开状态”或“亚阈值状态”。
图2B示出了半导体结构200a的沿Y-Y’(横穿鳍)的截面图200b。图2C示出了半导体结构200a的沿X-X’(沿着鳍)的截面图200c。如截面图200c所示，在一些实施例中，半导体鳍204中的凹槽224可以包括圆形。在一些实施例中，外延源极/漏极区220限定至在凹槽224内。在其他实施例中，外延源极/漏极区220延伸出凹槽224至通过密封层218与栅电极212横向分隔开的位置处。
介电材料114可以沿着凹槽224的侧壁226定位。沿侧壁226布置介电材料114在外延源极/漏极区220的应变诱导材料和沟道区222之间提供分隔，从而对沟道区222上的应变提供额外的控制。在一些实施例中，介电材料114可以沿着侧壁226的部分定位。在一些实施例中，可以沿着侧壁226的上部布置介电材料114，使得侧壁226的下部与外延源极/漏极区220的应变诱导材料接触。在一些这样的实施例中，部分半导体鳍204可以位于介电材料114上面。在其他实施例中(未示出)，可以沿着侧壁226的下部布置介电材料114，使得上面的侧壁226的上部与外延源极/漏极区220的应变诱导材料接触。
在一些实施例中，介电材料114具有小于凹槽224的高度h2的高度h1，即在堆叠的栅极结构208的底面和凹槽224的底面之间的高度h2。在一些实施例中，介电材料114的高度h1可以小于或等于凹槽224的高度h2的一半。在一些实施例中，凹槽224的高度h2可以在约20nm和约70nm之间的范围内，而介电材料114的高度h1可以在约5nm和约10nm之间的范围内。在一些实施例中，介电材料114的厚度t在约1nm和约3nm之间的范围内。有利地，介电材料114的厚度t和高度h1可以控制凹槽224内的应变诱导材料的体积和形状，从而提供对沟道迁移率和器件电流的控制。
参考图3，提供了用于制造鳍式场效应晶体管(finFET)器件的方法的一些实施例的流程图。
在步骤302中，形成从半导体衬底向外突出的半导体鳍。
在步骤304中，形成在半导体鳍上方延伸的栅极结构。
在步骤306中，可以从栅极结构和半导体鳍的上表面去除密封层。
在步骤308中，在沿着栅极结构的相对侧壁的半导体鳍内形成凹槽。
在步骤310中，在凹槽内形成介电膜。
在步骤312中，可以去除介电膜的部分以形成布置在凹槽的位于栅极结构下方的位置处的侧壁上的介电材料。
在步骤314中，通过在凹槽中沉积应变诱导材料来形成外延源极/漏极区。
虽然所公开的方法300被示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的，并且可以在一个或多个单独的步骤和/或阶段中进行本文中示出的一个或多个步骤。
图4至图10B示出了根据本发明的一些实施例的在制造finFET器件的不同阶段的半导体衬底结构的一些实施例。尽管描述图4至图10B与方法300有关，但是应该理解，图4至图10B公开的结构不限制于本方法。
图4示出了相应于步骤302的半导体结构的三维图400的一些实施例。
如三维图400中所示，形成从半导体衬底202向外突出的的一个或多个半导体鳍402。在一些实施例中，隔离区206可以形成在邻近的半导体鳍402之间。隔离区206横向地分隔开邻近的半导体鳍402。在一些实施例中，可以通过选择性地蚀刻衬底以形成从半导体衬底202向外延伸的一个或多个的半导体鳍402来形成一个或多个半导体鳍402。在其他实施例中，可以通过外延生长工艺形成一个或多个的半导体鳍402。
在各个实施例中，半导体衬底202可以是诸如半导体晶圆和/或位于晶圆上的一个或多个管芯的任何类型的半导体本体(例如，硅、SiGe、SOI)，以及与其相关的任何其他类型的金属层、器件、半导体和/或外延层等。例如，在一些实施例中，一个或多个半导体鳍402可以包括诸如硅或硅锗的半导体材料。在一些实施例中，隔离区206包括氧化物。
图5A至图5C示出了对应于步骤304的半导体结构的一些实施例。
参照图5A，提供了半导体结构的一些实施例的截面图500a。
如三维图500a示出，沿着半导体鳍204的侧壁和上表面形成栅极电介质504。在一些实施例中，栅极电介质504可以包括通过沉积技术沉积的氧化物。在其他实施例中，栅极电介质504可以包括通过沉积技术(例如，PVD、CVD、PECVD等)沉积的氮化硅(SiN)或氮化钛(TiN)。
栅电极212形成在栅极电介质504上。在一些实施例中，栅电极212包括通过沉积技术沉积的多晶硅。例如，在其他实施例中，栅电极212包括诸如铝的金属。可以在栅电极212上方形成栅极保护层214。在一些实施例中，栅极保护层214包括SiN或TiN。硬掩模层216形成在栅极保护层214之上。在一些实施例中，硬掩模层216可以包括通过沉积技术形成的氧化物。
图5B示出了沿着图5A的Y-Y’的截面图500b。图5C示出了沿着图5A的X-X’的截面图500c。如截面图500b和500c所示，栅极介电层504覆盖半导体鳍402的侧壁和上表面。此外，密封层218形成在栅极结构502a和502b的侧壁和上表面上。在各个实施例中，密封层218可以包括通过沉积技术形成的氮化硅(SiN)或氮化钛(TiN)。
图6A至图6B示出了对应于步骤306的半导体结构的一些实施例。
图6A示出了沿Y-Y’的截面图600a以及图6B示出了沿X-X’的截面图600b。如截面图600a和600b所示，实施第一蚀刻工艺以将密封层暴露至第一蚀刻剂602。第一蚀刻剂602配置为从栅极结构502a和502b的上表面去除密封层218，使得硬掩模层216的上表面没有密封层218。在各个实施例中，第一蚀刻剂602可以包括具有蚀刻化学物(包括氟物质，例如，CF4、CHF3、C4F8等)的干蚀刻剂或湿蚀刻剂(例如，氢氟酸(HF))。
图7示出了沿着Y-Y’的截面图700，对应于步骤308的半导体结构的一些实施例。
如截面图700所示，实施第二蚀刻工艺以将在栅极结构502a和502b的相对两侧上的半导体鳍204暴露于的第二蚀刻剂702。第二蚀刻剂702去除半导体鳍204的未掩蔽部分以在半导体鳍204中形成凹槽704。凹槽704从沿着半导体鳍204的上表面延伸。在一些实施例中，凹槽704的深度在约20nm和约70nm之间的范围内。在各个实施例中，第一蚀刻剂702可以包括具有蚀刻化学物(包括氟物质，例如，CF4、CHF3、C4F8等)的干蚀刻剂或湿蚀刻剂(例如，氢氟酸(HF))。
图8A至图8B示出了对应于步骤310的半导体结构的截面图800a和1300b的一些实施例。
如截面图800a和800b中所示，介电膜802形成在凹槽704内。介电膜802形成在凹槽704的侧壁和下表面上。在一些实施例中，介电膜802包括氧化物。在一些实施例中，可以通过实施热氧化工艺形成介电膜802。例如，在另一实施例中，可以通过诸如ALD工艺的沉积工艺形成介电膜802。
图9A至图9B示出了对应于步骤312的半导体结构的一些实施例。
图9A示出了沿Y-Y’的截面图900a以及图9B示出了沿X-X’的截面图900b。如截面图900a和900b所示，实施第三蚀刻工艺以将介电膜802暴露至第三蚀刻剂902。第三蚀刻剂902配置成从凹槽704去除介电膜802的部分。在一些实施例中，第三蚀刻剂902从凹槽的下表面和部分侧壁去除介电膜从而形成布置位于栅极结构506a和506b下方的位置处的凹槽704的侧壁上的介电材料114。在一些实施例中，介电材料114包括沿着凹槽的第一侧壁布置的第一部分114a和沿着凹槽的相对的第二侧壁布置的第二部分114b，其中，第一部分114a与第二部分114b横向地分隔开。在一些实施例中，介电材料114包括氧化硅。
在一些实施例中，第三蚀刻剂902包括干蚀刻剂(例如，RIE蚀刻剂、等离子体蚀刻剂等)。在其他实施例中，第三蚀刻剂902可以包括离子，使用电场使离子向着介电膜802加速，电场通过对半导体衬底202施加大于约100V的偏置电压产生。在又其他实施例中，使用一个或多个光刻工艺以形成掩蔽元件从而介电膜802和半导体衬底202的剩余区域免受第三蚀刻剂902的影响。
图10A至图10B示出了对应于步骤314的半导体结构的一些实施例。
图10A示出了沿Y-Y’的截面图1000a以及图10B示出了沿X-X’的截面图1000b。如截面图1000a和1000b中所示，外延源极/漏极220形成在凹槽内。外延源极/漏极区220包括配置为诱导沟道区222上的应变的应变诱导材料，沟道区222横向布置在外延源极/漏极220之间。在一些实施例中(未示出)，外延源极/漏极区220内的应变诱导材料邻接栅极结构506a和506b的侧壁。在一些实施例中，应变诱导材料外延生长，并且包括锗(Ge)或硅锗(SiGe)。在其他实施例中，应变诱导材料可以包括碳掺杂的硅或其他应变诱导材料。
因此，本发明涉及一种具有配置为控制沟道区内的应变的介电材料的晶体管器件，介电材料位于包括外延源极/漏极区的半导体衬底中的凹槽内。
在一些实施例中，本发明涉及一种半导体器件。半导体器件包括外延源极/漏极区，布置在半导体本体的位于沟道区的相对两侧上的上表面内的凹槽中。栅极结构布置在沟道区上方的半导体本体上。介电材料横向地布置在外延源极/漏极区和沟道区之间。
在其他实施例中，本发明涉及一种包括从衬底向外延伸的半导体材料的三维鳍并且具有沟道区的半导体器件。浅沟槽隔离(STI)区设置在半导体材料的三维鳍的相对两侧上。栅极结构布置在半导体材料的三维鳍和STI区上方，其中半导体材料的三维鳍包括在栅极结构的位于栅极结构的相对两侧上的下表面下方延伸的凹槽。氧化物材料包括沿着凹槽的第一侧壁布置的第一部分和沿着凹槽的相对的第二侧壁布置的第二部分，其中，第一部分与第二部分横向地分隔开。
在又其他实施例中，本发明涉及一种形成鳍式场效应晶体管(finFET)器件的方法。该方法包括形成从半导体衬底向外突出的半导体材料的鳍。还形成在半导体材料的鳍上方延伸的栅极结构。接下来，凹槽形成在沿着栅极结构的相对侧壁延伸的半导体材料的鳍内。随后，在凹槽内形成介电膜。接下来，蚀刻介电膜的部分以形成布置在凹槽的位于栅极结构下方的位置处的侧壁上的介电材料。
根据本发明的一个实施例，提供了一种半导体器件，包括：外延源极/漏极区，布置在半导体本体的位于沟道区的相对两侧上的上表面内的凹槽中；栅极结构，布置在所述半导体本体上，位于所述沟道区上方；以及介电材料，横向地布置在所述外延源极/漏极区和所述沟道区之间。
在上述半导体器件中，所述半导体本体包括从半导体衬底向外延伸的半导体材料的三维鳍，其中，所述外延源极/漏极区布置在所述半导体材料的三维鳍内；以及其中，所述栅极结构跨越所述半导体材料的三维鳍。
在上述半导体器件中，所述栅极结构包括：栅电极，设置在栅极介电层上方；栅极保护层，设置在所述栅电极上方；以及硬掩模，设置在所述栅极保护层上方。
在上述半导体器件中，进一步包括：密封层，沿所述栅电极的侧壁、所述栅极介电层的侧壁以及所述硬掩模的侧壁设置，其中，所述介电材料邻接所述密封层。
在上述半导体器件中，所述介电材料包括氧化硅。
在上述半导体器件中，进一步包括：其中，所述外延源极/漏极区包括配置为诱导所述沟道区上的应变的应变诱导材料。
在上述半导体器件中，所述外延源极/漏极区沿所述凹槽的底面接触所述半导体本体。
在上述半导体器件中，所述介电材料包括沿所述凹槽的第一侧壁布置的第一部分和沿所述凹槽的相对第二侧壁布置的第二部分，其中，所述第一部分与所述第二部分横向地分隔开。
在上述半导体器件中，所述介电材料具有小于或等于所述凹槽的高度的一半的高度。
在上述半导体器件中，所述介电材料与所述凹槽的底面垂直地分隔开。
根据本发明的另一实施例，还提供了一种FinFET器件，包括：半导体材料的三维鳍，从衬底向外延伸并且具有沟道区；浅沟槽隔离(STI)区，设置在所述半导体材料的三维鳍的相对两侧上；栅极结构，布置在所述半导体材料的三维鳍和所述STI区上方，其中，所述半导体材料的三维鳍包括在所述栅极结构的位于所述栅极结构的相对两侧上的下表面下方延伸的凹槽；以及氧化物材料，包括沿所述凹槽的第一侧壁布置的第一部分和沿所述凹槽的相对第二侧壁布置的第二部分，其中，所述第一部分与所述第二部分横向地分隔开。
在上述FinFET器件中，进一步包括：应变诱导材料，设置在所述凹槽内，其中，所述氧化物材料横向地布置在所述应变诱导材料和所述半导体材料的三维鳍之间。
在上述FinFET器件中，所述应变诱导材料包括硅锗(SiGe)。
在上述FinFET器件中，所述氧化物材料与所述凹槽的底面垂直地分隔开。
根据本发明的又另一实施例，还提供了一种形成鳍式场效应晶体管(FinFET)器件的方法，包括：形成从半导体衬底向外突出的半导体材料的鳍；形成在所述半导体材料的鳍上方延伸的栅极结构；在沿所述栅极结构的相对侧壁延伸的所述半导体材料的鳍内形成凹槽；在所述凹槽内形成介电膜；以及去除所述介电膜的部分以形成布置在所述凹槽的位于所述栅极结构下方的位置处的侧壁上的介电材料。
在上述方法中，形成所述介电膜包括对所述凹槽实施热氧化工艺或实施所述介电膜的至所述凹槽内的原子层沉积(ALD)。
在上述方法中，去除所述介电膜的部分包括利用使用电场加速的离子来轰击所述介电膜，通过对所述半导体衬底施加大于约100V的偏置电压产生所述电场。
在上述方法中，去除所述介电膜的部分包括实施干蚀刻工艺以去除所述介电膜的部分。
在上述方法中，进一步包括：在所述凹槽内形成应变诱导材料，其中，所述介电材料横向地布置在所述应变诱导材料和所述半导体材料的鳍之间。
在上述方法中，形成所述应变诱导材料包括实施外延生长工艺以在所述凹槽内形成所述应变诱导材料。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
Claims (10)
1.一种半导体器件，包括：
外延源极/漏极区，布置在半导体本体的位于沟道区的相对两侧上的上表面内的凹槽中；
栅极结构，布置在所述半导体本体上，位于所述沟道区上方；以及
介电材料，横向地布置在所述外延源极/漏极区和所述沟道区之间。
2.根据权利要求1所述的半导体器件，
其中，所述半导体本体包括从半导体衬底向外延伸的半导体材料的三维鳍，
其中，所述外延源极/漏极区布置在所述半导体材料的三维鳍内；以及
其中，所述栅极结构跨越所述半导体材料的三维鳍。
3.根据权利要求2所述的半导体器件，其中，所述栅极结构包括：
栅电极，设置在栅极介电层上方；
栅极保护层，设置在所述栅电极上方；以及
硬掩模，设置在所述栅极保护层上方。
4.根据权利要求3所述的半导体器件，进一步包括：
密封层，沿所述栅电极的侧壁、所述栅极介电层的侧壁以及所述硬掩模的侧壁设置，其中，所述介电材料邻接所述密封层。
5.根据权利要求1所述的半导体器件，其中，所述介电材料包括氧化硅。
6.根据权利要求1所述的半导体器件，进一步包括：
其中，所述外延源极/漏极区包括配置为诱导所述沟道区上的应变的应变诱导材料。
7.根据权利要求1所述的半导体器件，其中，所述外延源极/漏极区沿所述凹槽的底面接触所述半导体本体。
8.根据权利要求1所述的半导体器件，其中，所述介电材料包括沿所述凹槽的第一侧壁布置的第一部分和沿所述凹槽的相对第二侧壁布置的第二部分，其中，所述第一部分与所述第二部分横向地分隔开。
9.一种FinFET器件，包括：
半导体材料的三维鳍，从衬底向外延伸并且具有沟道区；
浅沟槽隔离(STI)区，设置在所述半导体材料的三维鳍的相对两侧上；
栅极结构，布置在所述半导体材料的三维鳍和所述STI区上方，其中，所述半导体材料的三维鳍包括在所述栅极结构的位于所述栅极结构的相对两侧上的下表面下方延伸的凹槽；以及
氧化物材料，包括沿所述凹槽的第一侧壁布置的第一部分和沿所述凹槽的相对第二侧壁布置的第二部分，其中，所述第一部分与所述第二部分横向地分隔开。
10.一种形成鳍式场效应晶体管(FinFET)器件的方法，包括：
形成从半导体衬底向外突出的半导体材料的鳍；
形成在所述半导体材料的鳍上方延伸的栅极结构；
在沿所述栅极结构的相对侧壁延伸的所述半导体材料的鳍内形成凹槽；
在所述凹槽内形成介电膜；以及
去除所述介电膜的部分以形成布置在所述凹槽的位于所述栅极结构下方的位置处的侧壁上的介电材料。
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Cited By (1)
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