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CN106301347A - 单端转差分转换器 - Google Patents

单端转差分转换器 Download PDF

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CN106301347A
CN106301347A CN201610664864.2A CN201610664864A CN106301347A CN 106301347 A CN106301347 A CN 106301347A CN 201610664864 A CN201610664864 A CN 201610664864A CN 106301347 A CN106301347 A CN 106301347A
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CN
China
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transistor
coupled
control
terminal
signal
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李永胜
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Shanghai Zhaoxin Semiconductor Co Ltd
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Shanghai Zhaoxin Integrated Circuit Co Ltd
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Abstract

一种单端转差分转换器，用于驱动一低电压差分信号驱动电路。单端转差分转换器包括一第一转换电路、一第二转换电路以及一控制器。第一转换电路将一输入信号转换为一第一输出信号。第一转换电路具有一可调延迟时间。第二转换电路将输入信号转换为一第二输出信号。第二转换电路具有一固定延迟时间。控制器根据第一输出信号和第二输出信号来产生一第一控制信号和一第二控制信号，以调整第一转换电路的可调延迟时间。本发明不仅可将正、负输出信号的波形交叉点设定于电位中间值处，均衡正、负输出信号的转变斜率，还可消除输出抖动，且对于制程、电位、温度等的变化显得更不敏感。

Description

单端转差分转换器
技术领域
本发明关于一种单端转差分转换器(Single-Ended-To-DifferentialConverter)，特别是关于一种适用于低电压差分信号(Low Voltage DifferentialSignaling，LVDS)驱动电路的单端转差分转换器。
背景技术
差分信号电路(Differential Signaling Circuit)普遍地使用于数据传输领域，其包括：低电压差分信号(Low Voltage Differential Signaling，LVDS)、高清晰度多媒体接口(High Definition Multimedia Interface，HDMI)以及通用串行总线(UniversalSerial Bus，USB)等等。差分信号电路具有节省功率消耗以及阻绝噪声的优点。
然而，一般用于控制差分信号电路的逻辑电路(Logic Circuit)通常是单端(Single-Ended)输出，其无法提供差分(Differential)控制信号。因此，有必要设计一种单端转差分转换器(Single-Ended-To-Differential Converter)，以将逻辑电路转接至差分信号电路。
发明内容
在较佳实施例中，本发明提供一种单端转差分转换器，根据一输入信号来驱动一低电压差分信号驱动电路，该单端转差分转换器包括：一第一转换电路，将该输入信号转换为一第一输出信号，其中该第一转换电路具有一可调延迟时间；一第二转换电路，将该输入信号转换为一第二输出信号，其中该第二转换电路具有一固定延迟时间；以及一控制器，根据该第一输出信号和该第二输出信号来产生一第一控制信号和一第二控制信号，以调整该第一转换电路的该可调延迟时间；其中该第一输出信号和该第二输出信号皆耦合至该低电压差分信号驱动电路。
在一些实施例中，该第一转换电路包括一可调反相器，而该第二转换电路包括一对固定反相器。
在一些实施例中，该可调反相器包括：一第一晶体管，具有一控制端、一第一端以及一第二端，其中该第一晶体管的该第一端耦接至一供应电位；一第二晶体管，具有一控制端、一第一端以及一第二端，其中该第二晶体管的该第一端耦接至该第一晶体管的该第二端，该第二晶体管的该第二端耦接至一第一输出节点，而该第一输出节点用于输出该第一输出信号；一第三晶体管，具有一控制端、一第一端以及一第二端，其中该第三晶体管的该第二端耦接至该第一输出节点；以及一第四晶体管，具有一控制端、一第一端以及一第二端，其中该第四晶体管的该第一端耦接至一接地电位，而该第四晶体管的该第二端耦接至该第三晶体管的该第一端；其中该输入信号耦合至该第一晶体管和该第二晶体管的其中一者的该控制端，而该第一输出信号耦合至该第一晶体管和该第二晶体管的其中另一者的该控制端；其中该输入信号耦合至该第三晶体管和该第四晶体管的其中一者的该控制端，而该第二输出信号耦合至该第三晶体管和该第四晶体管的其中另一者的该控制端。
在一些实施例中，该对固定反相器的其中一者包括：一第五晶体管，具有一控制端、一第一端以及一第二端，其中该第五晶体管的该第一端耦接至一供应电位；一第六晶体管，具有一控制端、一第一端以及一第二端，其中该第六晶体管的该第一端耦接至该第五晶体管的该第二端；一第七晶体管，具有一控制端、一第一端以及一第二端，其中该第七晶体管的该第二端耦接至该第六晶体管的该第二端；以及一第八晶体管，具有一控制端、一第一端以及一第二端，其中该第八晶体管的该第一端耦接至一接地电位，而该第八晶体管的该第二端耦接至该第七晶体管的该第一端；其中该输入信号耦合至该第五晶体管和该第六晶体管的其中一者的该控制端，而该接地电位耦合至该第五晶体管和该第六晶体管的其中另一者的该控制端；其中该输入信号耦合至该第七晶体管和该第八晶体管的其中一者的该控制端，而该供应电位耦合至该第七晶体管和该第八晶体管的其中另一者的该控制端。
在一些实施例中，该对固定反相器的其中另一者包括：一第九晶体管，具有一控制端、一第一端以及一第二端，其中该第九晶体管的该第一端耦接至该供应电位；一第十晶体管，具有一控制端、一第一端以及一第二端，其中该第十晶体管的该第一端耦接至该第九晶体管的该第二端，该第十晶体管的该第二端耦接至一第二输出节点，而该第二输出节点用于输出该第二输出信号；一第十一晶体管，具有一控制端、一第一端以及一第二端，其中该第十一晶体管的该第二端耦接至该第二输出节点；以及一第十二晶体管，具有一控制端、一第一端以及一第二端，其中该第十二晶体管的该第一端耦接至该接地电位，而该第十二晶体管的该第二端耦接至该第十一晶体管的该第一端；其中该第九晶体管和该第十晶体管的其中一者的该控制端耦接至该第六晶体管的该第二端，而该接地电位耦合至该第九晶体管和该第十晶体管的其中另一者的该控制端；其中该第十一晶体管和该第十二晶体管的其中一者的该控制端耦接至该第六晶体管的该第二端，而该供应电位耦合至该第十一晶体管和该第十二晶体管的其中另一者的该控制端。
在一些实施例中，该控制器包括一第一控制电路和一第二控制电路，该第一控制电路用于产生该第一控制信号，而该第二控制电路用于产生该第二控制信号。
在一些实施例中，该第一控制电路包括：一与非门，具有一第一输入端、一第二输入端以及一输出端，其中该与非门的该第一输入端用于接收该第一输出信号，而该与非门的该第二输入端用于接收该第二输出信号；一第十三晶体管，具有一控制端、一第一端以及一第二端，其中该第十三晶体管的该控制端耦接至该与非门的该输出端，该第十三晶体管的该第一端耦接至一电流源，而该第十三晶体管的该第二端耦接至一第一控制节点，而该第一控制节点用于输出该第一控制信号；以及一第一电容器，具有一第一端和一第二端，其中该第一电容器的该第一端耦接至该第一控制节点，而该第一电容器的该第二端耦接至一接地电位。
在一些实施例中，该第一控制电路还包括：一第一切换器，具有一第一端和一第二端，其中该第一切换器的该第一端耦接至该第一控制节点，该第一切换器的该第二端耦接至该接地电位，而该第一切换器于初始时导通，接着即维持于断开状态，以微调该第一控制信号的一电位电平。
在一些实施例中，该第二控制电路包括：一或非门，具有一第一输入端、一第二输入端以及一输出端，其中该或非门的该第一输入端用于接收该第一输出信号，而该或非门的该第二输入端用于接收该第二输出信号；一第十四晶体管，具有一控制端、一第一端以及一第二端，其中该第十四晶体管的该控制端耦接至该或非门的该输出端，该第十四晶体管的该第一端耦接至一电流沉，而该第十四晶体管的该第二端耦接至一第二控制节点，而该第二控制节点用于输出该第二控制信号；以及一第二电容器，具有一第一端和一第二端，其中该第二电容器的该第一端耦接至该第二控制节点，而该第二电容器的该第二端耦接至一接地电位。
在一些实施例中，该第二控制电路还包括：一第二切换器，具有一第一端和一第二端，其中该第二切换器的该第一端耦接至该第二控制节点，该第二切换器的该第二端耦接至一供应电位，而该第二切换器于初始时导通，接着即维持于断开状态，以微调该第二控制信号的一电位电平。
在一些实施例中，该第一转换电路包括一可调反相器和N对固定反相器，该第二转换电路包括(N+1)对固定反相器，而N为一正整数。
在一些实施例中，该可调反相器包括：一第一晶体管，具有一控制端、一第一端以及一第二端，其中该第一晶体管的该第一端耦接至一供应电位；一第二晶体管，具有一控制端、一第一端以及一第二端，其中该第二晶体管的该第一端耦接至该第一晶体管的该第二端，该第二晶体管的该第二端耦接至一第一输出节点，而该第一输出节点用于输出该第一输出信号；一第三晶体管，具有一控制端、一第一端以及一第二端，其中该第三晶体管的该第二端耦接至该第一输出节点；以及一第四晶体管，具有一控制端、一第一端以及一第二端，其中该第四晶体管的该第一端耦接至一接地电位，而该第四晶体管的该第二端耦接至该第三晶体管的该第一端；其中该输入信号耦合至该第一晶体管和该第二晶体管的其中一者的该控制端，而该第一输出信号耦合至该第一晶体管和该第二晶体管的其中另一者的该控制端；其中该输入信号耦合至该第三晶体管和该第四晶体管的其中一者的该控制端，而该第二输出信号耦合至该第三晶体管和该第四晶体管的其中另一者的该控制端。
在一些实施例中，每一对固定反相器的其中一者包括：一第五晶体管，具有一控制端、一第一端以及一第二端，其中该第五晶体管的该第一端耦接至一供应电位；一第六晶体管，具有一控制端、一第一端以及一第二端，其中该第六晶体管的该第一端耦接至该第五晶体管的该第二端；一第七晶体管，具有一控制端、一第一端以及一第二端，其中该第七晶体管的该第二端耦接至该第六晶体管的该第二端；以及一第八晶体管，具有一控制端、一第一端以及一第二端，其中该第八晶体管的该第一端耦接至一接地电位，而该第八晶体管的该第二端耦接至该第七晶体管的该第一端；其中该输入信号耦合至该第五晶体管和该第六晶体管的其中一者的该控制端，而该接地电位耦合至该第五晶体管和该第六晶体管的其中另一者的该控制端；其中该输入信号耦合至该第七晶体管和该第八晶体管的其中一者的该控制端，而该供应电位耦合至该第七晶体管和该第八晶体管的其中另一者的该控制端。
在一些实施例中，每一对固定反相器的其中另一者包括：一第九晶体管，具有一控制端、一第一端以及一第二端，其中该第九晶体管的该第一端耦接至该供应电位；一第十晶体管，具有一控制端、一第一端以及一第二端，其中该第十晶体管的该第一端耦接至该第九晶体管的该第二端，该第十晶体管的该第二端耦接至一第二输出节点，而该第二输出节点用于输出该第二输出信号；一第十一晶体管，具有一控制端、一第一端以及一第二端，其中该第十一晶体管的该第二端耦接至该第二输出节点；以及一第十二晶体管，具有一控制端、一第一端以及一第二端，其中该第十二晶体管的该第一端耦接至该接地电位，而该第十二晶体管的该第二端耦接至该第十一晶体管的该第一端；其中该第九晶体管和该第十晶体管的其中一者的该控制端耦接至该第六晶体管的该第二端，而该接地电位耦合至该第九晶体管和该第十晶体管的其中另一者的该控制端；其中该第十一晶体管和该第十二晶体管的其中一者的该控制端耦接至该第六晶体管的该第二端，而该供应电位耦合至该第十一晶体管和该第十二晶体管的其中另一者的该控制端。
在一些实施例中，该低电压差分信号驱动电路包括二个输出端和四个晶体管，该低电压差分信号驱动电路的该二个输出端分别经由该四个晶体管的其中二者耦接至一供应电位，该低电压差分信号驱动电路的该二个输出端分别经由该四个晶体管的其中另外二者耦接至一接地电位，该低电压差分信号驱动电路的该四个晶体管的其中二者由该第一输出信号所控制，而该低电压差分信号驱动电路的该四个晶体管的其中另外二者由该第二输出信号所控制。
本发明不仅可将正、负输出信号的波形交叉点设定于电位中间值处，均衡正、负输出信号的转变斜率，还可消除输出抖动，且对于制程、电位、温度等的变化显得更不敏感。
附图说明
图1是显示根据本发明一实施例所述的差分信号系统的示意图；
图2是显示根据本发明一实施例所述的单端转差分转换器的示意图；
图3A是显示根据本发明一实施例所述的可调反相器的示意图；
图3B是显示根据本发明另一实施例所述的可调反相器的示意图；
图3C是显示根据本发明另一实施例所述的可调反相器的示意图；
图4是显示根据本发明一实施例所述的一对固定反相器的示意图；
图5A是显示根据本发明一实施例所述的第一控制电路的示意图；
图5B是显示根据本发明一实施例所述的第二控制电路的示意图；
图6是显示根据本发明一实施例所述的单端转差分转换器的信号波形图；
图7是显示根据本发明一实施例所述的单端转差分转换器的信号波形图；
图8是显示根据本发明另一实施例所述的第一转换电路和第二转换电路的示意图；以及
图9是显示根据本发明一实施例所述的单端转差分转换器的信号波形图。
其中，附图中符号的简单说明如下：
100～差分信号系统；110～逻辑电路；120、200～单端转差分转换器；140～低电压差分信号驱动电路；210、810～第一转换电路；220、820～第二转换电路；230～控制器；340、341、342、840～可调反相器；450、850～固定反相器；560～第一控制电路；561～电流源；562～与非门；563～第一切换器；570～第二控制电路；571～电流沉；572～或非门；573～第二切换器；C1～第一电容器；C2～第二电容器；M1～第一晶体管；M2～第二晶体管；M3～第三晶体管；M4～第四晶体管；M5～第五晶体管；M6～第六晶体管；M7～第七晶体管；M8～第八晶体管；M9～第九晶体管；M10～第十晶体管；M11～第十一晶体管；M12～第十二晶体管；M13～第十三晶体管；M14～第十四晶体管；N1～第一节点；N2～第二节点；N3～第三节点；N4～第四节点；N5～第五节点；N6～第六节点；N7～第七节点；N8～第八节点；N9～第九节点；N10～第十节点；N11～第十一节点；NC1～第一控制节点；NC2～第二控制节点；NOUT1～第一输出节点；NOUT2～第二输出节点；SIN～输入信号；SC1～第一控制信号；SC2～第二控制信号；SOUT1～第一输出信号；SOUT2～第二输出信号；V9、V11～电位；VDD～供应电位；VSS～接地电位。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电性连接至该第二装置，或经由其它装置或连接手段而间接地电性连接至该第二装置。
图1是显示根据本发明一实施例所述的差分信号系统(Differential SignalingSystem)100的示意图。如图1所示，差分信号系统100包括一逻辑电路(Logic Circuit)110、一单端转差分转换器(Single-Ended-To-Differential Converter)120以及一低电压差分信号(Low Voltage Differential Signaling，LVDS)驱动电路140。逻辑电路110为一单端数字电路，并用于产生一输入信号SIN，以驱动低电压差分信号驱动电路140。单端转差分转换器120用于将输入信号SIN转换为一第一输出信号SOUT1和一第二输出信号SOUT2。在理想情况下，第二输出信号SOUT2和输入信号SIN具有相同的逻辑电平，而第一输出信号SOUT1和输入信号SIN具有互补(Complementary)的逻辑电平。第一输出信号SOUT1和第二输出信号SOUT2分别用于控制低电压差分信号驱动电路140的对应的晶体管切换器(TransistorSwitch)，以于低电压差分信号驱动电路140的输出端处产生一差分输出信号。在图1的实施例中，低电压差分信号驱动电路140的二输出端分别经由一电流源(Current Source)和二P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-EffectTransistor，PMOS Transistor)耦接至一供应电位VDD；另外，低电压差分信号驱动电路140的二输出端还分别经由一电流沉(Current Sink)和二N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)耦接至一接地电位VSS。在图1中左方的二晶体管由第一输出信号SOUT1所控制，而在图1中右方的二晶体管由第二输出信号SOUT2所控制。在另一些实施例中，前述的电流源可省略；在又一些实施例中，前述的电流沉可省略。在其他实施例中，前述的四个晶体管切换器可以都是P型金属氧化物半导体场效晶体管，或都是N型金属氧化物半导体场效晶体管。本领域技术人员可将第一输出信号SOUT1和第二输出信号SOUT2耦合至不同晶体管，其耦合方式根据晶体管的极性(Polarity)来决定。举例而言，当低电压差分信号驱动电路140的四个晶体管皆为N型金属氧化物半导体场效晶体管时，第一输出信号SOUT1可控制右上方的晶体管和左下方的晶体管，而第二输出信号SOUT2可控制右下方的晶体管和左上方的晶体管。一般而言，低电压差分信号驱动电路140的四个晶体管的其中二者由第一输出信号SOUT1所控制，而低电压差分信号驱动电路140的四个晶体管的其中另外二者由第二输出信号SOUT2所控制。
图2是显示根据本发明一实施例所述的单端转差分转换器200的示意图，其中单端转差分转换器200用于驱动一低电压差分信号驱动电路。单端转差分转换器200可套用于并作为图1的单端转差分转换器120。如图2所示，单端转差分转换器200包括一第一转换电路210、一第二转换电路220以及一控制器230。第一转换电路210可将一输入信号SIN转换为一第一输出信号SOUT1。输入信号SIN可以是一数字逻辑信号。第一输出信号SOUT1可与输入信号SIN具有互补的逻辑电平。第一转换电路210的输入信号SIN和第一输出信号SOUT1之间具有一可调延迟时间(Tunable Delay Time)。第二转换电路220可将输入信号SIN转换为一第二输出信号SOUT2。第二输出信号SOUT2可与输入信号SIN具有相同的逻辑电平。第二转换电路220的输入信号SIN和第二输出信号SOUT2之间具有一固定延迟时间(Fixed DelayTime)。控制器230根据第一输出信号SOUT1和第二输出信号SOUT2来产生一第一控制信号SC1和一第二控制信号SC2，以调整第一转换电路210的可调延迟时间。在一些实施例中，第一转换电路210包括一可调反相器(Tunable Inverter)，而第二转换电路220包括一对(APair Of)固定反相器(Fixed Inverter)，其中此对固定反相器共同形成一信号缓冲器(Signal Buffer)。因为前述各个反相器具有不同延迟时间，控制器230用于同步化(Synchronize)第一输出信号SOUT1和第二输出信号SOUT2的时序(Timing)与相位(Phase)。
单端转差分转换器200的结构和功能将于下列图式和实施例中作说明。必须理解的是，这些图式和实施例仅为举例，并非作为本发明的必需限制条件。
图3A是显示根据本发明一实施例所述的可调反相器340的示意图。可调反相器340可应用于第一转换电路210当中。在图3A的实施例中，可调反相器340包括一第一晶体管(Transistor)M1、一第二晶体管M2、一第三晶体管M3以及一第四晶体管M4。第一晶体管M1和第二晶体管M2可以是P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS Transistor)。第三晶体管M3和第四晶体管M4可以是N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-SemiconductorField-Effect Transistor，NMOS Transistor)。第一晶体管M1、第二晶体管M2、第三晶体管M3以及第四晶体管M4串联耦接于一供应电位VDD和一接地电位VSS之间。第一晶体管M1具有一控制端、一第一端以及一第二端，其中第一晶体管M1的控制端用于接收输入信号SIN，第一晶体管M1的第一端耦接至供应电位VDD，而第一晶体管M1的第二端耦接至一第一节点N1。第二晶体管M2具有一控制端、一第一端以及一第二端，其中第二晶体管M2的控制端用于接收第一控制信号SC1，第二晶体管M2的第一端耦接至第一节点N1，而第二晶体管M2的第二端耦接至一第一输出节点NOUT1。第一输出节点NOUT1用于输出第一输出信号SOUT1。第三晶体管M3具有一控制端、一第一端以及一第二端，其中第三晶体管M3的控制端用于接收第二控制信号SC2，第三晶体管M3的第一端耦接至一第二节点N2，而第三晶体管M3的第二端耦接至第一输出节点NOUT1。第四晶体管M4具有一控制端、一第一端以及一第二端，其中第四晶体管M4的控制端用于接收输入信号SIN，第四晶体管M4的第一端耦接至接地电位VSS，而第四晶体管M4的第二端耦接至第二节点N2。在图3A的实施例中，第二晶体管M2的一电阻值和第三晶体管M3的一电阻值皆可根据第一控制信号SC1和第二控制信号SC2而进行调整，因此可调反相器340的一总延迟时间(Total Delay Time)为可调整的且可由控制器230所决定。
图3B是显示根据本发明另一实施例所述的可调反相器341的示意图。可调反相器341可应用于第一转换电路210当中。在图3B的实施例中，可调反相器341亦包括一第一晶体管M1、一第二晶体管M2、一第三晶体管M3以及一第四晶体管M4。第二晶体管M2具有一控制端、一第一端以及一第二端，其中第二晶体管M2的控制端用于接收第一控制信号SC1，第二晶体管M2的第一端耦接至供应电位VDD，而第二晶体管M2的第二端耦接至第一节点N1。第一晶体管M1具有一控制端、一第一端以及一第二端，其中第一晶体管M1的控制端用于接收输入信号SIN，第一晶体管M1的第一端耦接至第一节点N1，而第一晶体管M1的第二端耦接至第一输出节点NOUT1。第四晶体管M4具有一控制端、一第一端以及一第二端，其中第四晶体管M4的控制端用于接收输入信号SIN，第四晶体管M4的第一端耦接至第二节点N2，而第四晶体管M4的第二端耦接至第一输出节点NOUT1。第三晶体管M3具有一控制端、一第一端以及一第二端，其中第三晶体管M3的控制端用于接收第二控制信号SC2，第三晶体管M3的第一端耦接至接地电位VSS，而第三晶体管M3的第二端耦接至第二节点N2。可调反相器341的元件连接方式与图3A的实施例所示者略有不同，但此改变不致于影响可调反相器341的功能。图3B的可调反相器341的其余特征皆与图3A的可调反相器340相近似，故此二实施例均可达成相似的操作效果。
图3C是显示根据本发明另一实施例所述的可调反相器342的示意图。可调反相器342可应用于第一转换电路210当中。在图3C的实施例中，可调反相器342亦包括一第一晶体管M1、一第二晶体管M2、一第三晶体管M3以及一第四晶体管M4。第二晶体管M2具有一控制端、一第一端以及一第二端，其中第二晶体管M2的控制端用于接收第一控制信号SC1，第二晶体管M2的第一端耦接至供应电位VDD，而第二晶体管M2的第二端耦接至第一节点N1。第一晶体管M1具有一控制端、一第一端以及一第二端，其中第一晶体管M1的控制端用于接收输入信号SIN，第一晶体管M1的第一端耦接至第一节点N1，而第一晶体管M1的第二端耦接至第一输出节点NOUT1。第三晶体管M3具有一控制端、一第一端以及一第二端，其中第三晶体管M3的控制端用于接收第二控制信号SC2，第三晶体管M3的第一端耦接至第二节点N2，而第三晶体管M3的第二端耦接至第一输出节点NOUT1。第四晶体管M4具有一控制端、一第一端以及一第二端，其中第四晶体管M4的控制端用于接收输入信号SIN，第四晶体管M4的第一端耦接至接地电位VSS，而第四晶体管M4的第二端耦接至第二节点N2。可调反相器342的元件连接方式与图3A的实施例所示者略有不同，但此改变不致于影响可调反相器342的功能。图3C的可调反相器342的其余特征皆与图3A的可调反相器340相近似，故此二实施例均可达成相似的操作效果。一般而言，输入信号SIN可耦合至介于供应电位VDD和第一输出节点NOUT1之间的二晶体管的其中一者的控制端，而第一控制信号SC1可耦合至介于供应电位VDD和第一输出节点NOUT1之间的二晶体管的其中另一者的控制端。一般而言，输入信号SIN可耦合至介于接地电位VSS和第一输出节点NOUT1之间的二晶体管的其中一者的控制端，而第二控制信号SC2可耦合至介于接地电位VSS和第一输出节点NOUT1之间的二晶体管的其中另一者的控制端。
图4是显示根据本发明一实施例所述的一对(A Pair Of)固定反相器450的示意图。此对固定反相器450可应用于第二转换电路220当中。在图4的实施例中，此对固定反相器450的其中一者包括一第五晶体管M5、一第六晶体管M6、一第七晶体管M7以及一第八晶体管M8；而此对固定反相器450的其中另一者包括一第九晶体管M9、一第十晶体管M10、一第十一晶体管M11以及一第十二晶体管M12。第五晶体管M5、第六晶体管M6、第九晶体管M9以及第十晶体管M10可以是P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS Transistor)。第七晶体管M7、第八晶体管M8、第十一晶体管M11以及第十二晶体管M12可以是N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)。第五晶体管M5具有一控制端、一第一端以及一第二端，其中第五晶体管M5的控制端用于接收输入信号SIN，第五晶体管M5的第一端耦接至供应电位VDD，而第五晶体管M5的第二端耦接至一第三节点N3。第六晶体管M6具有一控制端、一第一端以及一第二端，其中第六晶体管M6的控制端耦接至接地电位VSS，第六晶体管M6的第一端耦接至第三节点N3，而第六晶体管M6的第二端耦接至一第四节点N4。第七晶体管M7具有一控制端、一第一端以及一第二端，其中第七晶体管M7的控制端耦接至供应电位VDD，第七晶体管M7的第一端耦接至一第五节点N5，而第七晶体管M7的第二端耦接至第四节点N4。第八晶体管M8具有一控制端、一第一端以及一第二端，其中第八晶体管M8的控制端用于接收输入信号SIN，第八晶体管M8的第一端耦接至接地电位VSS，而第八晶体管M8的第二端耦接至第五节点N5。第九晶体管M9具有一控制端、一第一端以及一第二端，其中第九晶体管M9的控制端耦接至第四节点N4，第九晶体管M9的第一端耦接至供应电位VDD，而第九晶体管M9的第二端耦接至一第六节点N6。第十晶体管M10具有一控制端、一第一端以及一第二端，其中第十晶体管M10的控制端耦接至接地电位VSS，第十晶体管M10的第一端耦接至第六节点N6，而第十晶体管M10的第二端耦接至一第二输出节点NOUT2。第二输出节点NOUT2用于输出第二输出信号SOUT2。第十一晶体管M11具有一控制端、一第一端以及一第二端，其中第十一晶体管M11的控制端耦接至供应电位VDD，第十一晶体管M11的第一端耦接至一第七节点N7，而第十一晶体管M11的第二端耦接至第二输出节点NOUT2。第十二晶体管M12具有一控制端、一第一端以及一第二端，其中第十二晶体管M12的控制端耦接至第四节点N4，第十二晶体管M12的第一端耦接至接地电位VSS，而第十二晶体管M12的第二端耦接至第七节点N7。在图4的实施例中，第六晶体管M6的一电阻值、第七晶体管M7的一电阻值、第十晶体管M10的一电阻值以及第十一晶体管M11的一电阻值皆不可改变，故此对固定晶体管450的一总延迟时间为一固定值。由于第一输出信号SOUT1由单一反相器所产生，但第二输出信号SOUT2由串联的二反相器所产生，第二输出信号SOUT2将与输入信号SIN具有相同的逻辑电平，而第一输出信号SOUT1将与输入信号SIN具有互补的逻辑电平。图4的实施例的此对固定反相器450的组态(Configuration)对应于图3A的实施例的可调反相器340的组态(亦即，输入信号耦合至最上方晶体管和最下方晶体管的控制端)；在其他实施例中，此对固定反相器450亦可具有不同组态，例如：对应于图3B的实施例的可调反相器341的组态，或对应于图3C的实施例的可调反相器342的组态(亦即，输入信号耦合至最上方晶体管和最下方晶体管以外的其他晶体管的控制端)。
在理想情况下，第一输出信号SOUT1和第二输出信号SOUT2应具有不同的逻辑电平，但其仍具有相同的信号时序及相位。然而，由于第一输出信号SOUT1由单一反相器所产生，但第二输出信号SOUT2由串联的二反相器所产生，实际上此二输出信号很难有相同的延迟时间和相同的信号时序。为解决前述问题，控制器230用于同步化第一输出信号SOUT1和第二输出信号SOUT2的时序和相位。在一些实施例中，控制器230包括一第一控制电路560和一第二控制电路570，其中第一控制电路560用于产生第一控制信号SC1，而第二控制电路570用于产生第二控制信号SC2。第一转换电路210的总延迟时间可根据第一控制信号SC1和第二控制信号SC2而进行调整，故其可与第二转换电路220的总延迟时间两者相一致。第一控制电路560和第二控制电路570的详细结构和功能将于下列实施例中作说明。
图5A是显示根据本发明一实施例所述的第一控制电路560的示意图。在图5A的实施例中，第一控制电路560包括一电流源(Current Source)561、一与非门(NAND Gate)562、一第十三晶体管M13以及一第一电容器C1。电流源561供应一第一电流至一第八节点N8。与非门562具有一第一输入端、一第二输入端以及一输出端，其中与非门562的第一输入端用于接收第一输出信号SOUT1，与非门562的第二输入端用于接收第二输出信号SOUT2，而与非门562的输出端耦接至一第九节点N9。第十三晶体管M13可以是一P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOSTransistor)。第十三晶体管M13具有一控制端、一第一端以及一第二端，其中第十三晶体管M13的控制端耦接至第九节点N9，第十三晶体管M13的第一端耦接至第八节点N8，而第十三晶体管M13的第二端耦接至一第一控制节点NC1。第一控制节点NC1用于输出第一控制信号SC1，以控制可调反相器340(或341或342)的对应的第二晶体管M2。第一电容器C1具有一第一端和一第二端，其中第一电容器C1的第一端耦接至第一控制节点NC1，而第一电容器C1的第二端耦接至接地电位VSS。在一些实施例中，第一控制电路560还包括一第一切换器(Switch)563。第一切换器563具有一第一端和一第二端，其中第一切换器563的第一端耦接至第一控制节点NC1，而第一切换器563的第二端耦接至接地电位VSS。第一切换器563于初始时为导通状态(Closed)(Conducting)，接着就维持在断开状态(Opened)(NotConducting)，以微调第一控制信号SC1的电位电平。
图5B是显示根据本发明一实施例所述的第二控制电路570的示意图。在图5B的实施例中，第二控制电路570包括一电流沉(Current Sink)571、一或非门(NOR Gate)572、一第十四晶体管M14以及一第二电容器C2。电流沉571由一第十节点N10汲取一第二电流。或非门572具有一第一输入端、一第二输入端以及一输出端，其中或非门572的第一输入端用于接收第一输出信号SOUT1，或非门572的第二输入端用于接收第二输出信号SOUT2，而或非门572的输出端耦接至一第十一节点N11。第十四晶体管M14可以是一N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSTransistor)。第十四晶体管M14具有一控制端、一第一端以及一第二端，其中第十四晶体管M14的控制端耦接至第十一节点N11，第十四晶体管M14的第一端耦接至第十节点N10，而第十四晶体管M14的第二端耦接至一第二控制节点NC2。第二控制节点NC2用于输出第二控制信号SC2，以控制可调反相器340(或341或342)的对应的第三晶体管M3。第二电容器C2具有一第一端和一第二端，其中第二电容器C2的第一端耦接至第二控制节点NC2，而第二电容器C2的第二端耦接至接地电位VSS。在一些实施例中，第二控制电路570还包括一第二切换器573。第二切换器573具有一第一端和一第二端，其中第二切换器573的第一端耦接至第二控制节点NC2，而第二切换器573的第二端耦接至供应电位VDD。第二切换器573于初始时为导通状态(Closed)(Conducting)，接着就维持在断开状态(Opened)(Not Conducting)，以微调第二控制信号SC2的电位电平。
图6是显示根据本发明一实施例所述的单端转差分转换器200的信号波形图，其中横轴代表时间，而纵轴代表电位。请一并参考图2至6。初始时，第一切换器563和第二切换器573皆暂时导通(Closed)，使得第一控制信号SC1的电位电平被强迫设定为接地电位VSS的电平，而第二控制信号SC2的电位电平被强迫设定为供应电位VDD的电平。此时，因为第二晶体管M2和第三晶体管M3皆具有其最低电阻值，故第一转换电路210的可调延迟时间将被初始化成为其最小值(最短延迟时间)。然后，第一切换器563和第二切换器573改为不导通且持续维持于不导通状态(Opened)，而控制器230的第一控制电路560和第二控制电路570即开始最佳化(Optimize)第一转换电路210的可调延迟时间。
于调整程序刚开始时，由于第一转换电路210相较于第二转换电路220具有较短的延迟时间，第一输出信号SOUT1的相位将领先(Leading)于第二输出信号SOUT2的相位。第一控制电路560的与非门562用于监控第一输出信号SOUT1和第二输出信号SOUT2之间的一相位差(Phase Difference)。每次当第一输出信号SOUT1和第二输出信号SOUT2皆为高逻辑电平时，与非门562即暂时拉低(Pull Down)第九节点N9的一电位V9并导通(Turn On)第十三晶体管M13，使得电流源561供应第一电流至第一控制节点NC1，以针对第一电容器C1进行充电(Charge)并拉高(Pull Up)第一控制信号SC1的电位电平。因此，第一控制信号SC1会逐渐由接地电位VSS处开始上升，并导致第二晶体管M2的电阻值逐渐变大。相似地，第二控制电路570的或非门572用于监控第一输出信号SOUT1和第二输出信号SOUT2之间的相位差。每次当第一输出信号SOUT1和第二输出信号SOUT2皆为低逻辑电平时，或非门572即暂时拉高(Pull Up)第十一节点N11的一电位V11并导通(Turn On)第十四晶体管M14，使得电流沉571由第二控制节点NC2汲取第二电流，以针对第二电容器C2进行放电(Discharge)并拉低(Pull Down)第二控制信号SC2的电位电平。因此，第二控制信号SC2会逐渐由供应电位VDD处开始下降，并导致第三晶体管M3的电阻值逐渐变大。当第二晶体管M2的电阻值和第三晶体管M3的电阻值逐渐变大时，第一转换电路210的可调延迟时间会随之逐渐变长。最终，当前述调整程序完成时，第一控制信号SC1和第二控制信号SC2皆变为最佳值并维持于适当的电位电平(例如，可能介于供应电位VDD和接地电位VSS之间的某一特定电位电平)，而第一转换电路210的可调延迟时间几乎变得与第二转换电路220的固定延迟时间两者相同。此时，第一输出信号SOUT1和第二输出信号SOUT2之间的相位差几乎缩减为0。
图7是显示根据本发明一实施例所述的单端转差分转换器200的信号波形图，其中横轴代表时间，而纵轴代表电位。图7是代表当第一转换电路210的可调延迟时间已微调且最佳化时，第一输出信号SOUT1和第二输出信号SOUT2的波形。根据图7的量测结果可知，在本发明的设计下，第一输出信号SOUT1和第二输出信号SOUT2的波形交叉点(Cross-OverPoint)约在0.6V的电平，其恰为供应电位VDD(例如：1.2V)和接地电位VSS(例如：0V)两者的一平均值。亦即，第一输出信号SOUT1和第二输出信号SOUT2之间的相位差几乎完全由控制器230所消除，而第一输出信号SOUT1和第二输出信号SOUT2最终可具有相同的信号时序和相位。
图8是显示根据本发明另一实施例所述的第一转换电路810和第二转换电路820的示意图。第一转换电路810和第二转换电路820可应用于图2的实施例的单端转差分转换器200当中。在图8的实施例中，第一转换电路810包括一可调反相器840和N对固定反相器850，而第二转换电路820包括(N+1)对固定反相器850。前述N为一正整数，而图8的实施例显示N等于4的一特例，但本发明并不仅限于此。举例而言，可调反相器840的结构可与图3A、3B、3C的可调反相器340、341、342的结构相同；而任一对固定反相器850的结构可与图4的一对固定反相器450的结构相同，或是与前述其他对应的组态相同。如前所述，第一转换电路810的可调延迟时间可通过8控制器230来进行调整。在图8的实施例中，更多对的固定反相器850加入至第一转换电路810和第二转换电路820当中。新增的固定反相器850用于使第一输出信号SOUT1的转变斜率(Transition Slope)与第二输出信号SOUT2的转变斜率两者相同。前述转变斜率指任一输出信号于其上升沿(Rising Edge)或是其下降沿(Falling Edge)处的斜率。大致来说，第二输出信号SOUT2的转变斜率可能是第一输出信号SOUT1的转变斜率大小的两倍，此由于第二输出信号SOUT2由串联的二反相器所产生，其电流驱动能力较强，但第一输出信号SOUT1仅由单一反相器所产生。串联的二反相器所产生的输出信号的转变斜率将会比单一反相器所产生的输出信号的转变斜率更加陡峭。为了消除前述讨论的斜率不匹配，更多对的固定反相器850可加入其中，以减少第一转换电路810和第二转换电路820之间电流驱动能力的差异情况。
图9是显示根据本发明一实施例所述的单端转差分转换器200的信号波形图，其中单端转差分转换器200包括图8所示的第一转换电路810和第二转换电路820。横轴代表时间，而纵轴代表电位。图9是代表当第一转换电路810的可调延迟时间已微调且最佳化时，第一输出信号SOUT1和第二输出信号SOUT2的波形。根据图9的量测结果可知，在本发明的设计下，第一输出信号SOUT1的转变斜率几乎与第二输出信号SOUT2的转变斜率两者相同，而第一输出信号SOUT1和第二输出信号SOUT2的波形交叉点仍然位在供应电位VDD和接地电位VSS两者的平均值附近。因此，图8的实施例可同时解决单端转差分转换器200中输出信号的波形交叉点不匹配(Crossover Point Mismatch)和转变斜率(Transition SlopeMismatch)不匹配的问题。
本发明提供一种新颖的单端转差分转换器，用于驱动一低电压差分信号驱动电路，总结而言，所提的设计至少具有下列优点，较传统设计更为先进：(1)本发明可将正、负输出信号的波形交叉点设定于其电位中间值处；(2)本发明可均衡(Equalize)正、负输出信号的转变斜率；(3)本发明可消除低电压差分信号驱动电路的输出抖动(Output Jitter)；以及(4)本发明对于制程(Process)、电位(Voltage)、温度(Temperature)的变化(PVTVariation)显得更不敏感。
值得注意的是，以上所述的电位、电流、电阻值、电感值、电容值以及其余元件参数均非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。另外，本发明的单端转差分转换器和低电压差分信号驱动电路并不仅限于图1-9所图示的状态。本发明可以仅包括图1-9的任何一或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的单端转差分转换器和低电压差分信号驱动电路当中。
在本说明书以及权利要求书中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (15)

1.一种单端转差分转换器，其特征在于，根据输入信号来驱动低电压差分信号驱动电路，该单端转差分转换器包括：
第一转换电路，将该输入信号转换为第一输出信号，其中该第一转换电路具有可调延迟时间；
第二转换电路，将该输入信号转换为第二输出信号，其中该第二转换电路具有固定延迟时间；以及
控制器，根据该第一输出信号和该第二输出信号来产生第一控制信号和第二控制信号，以调整该第一转换电路的该可调延迟时间；
其中该第一输出信号和该第二输出信号皆耦合至该低电压差分信号驱动电路。
2.根据权利要求1所述的单端转差分转换器，其特征在于，该第一转换电路包括可调反相器，而该第二转换电路包括一对固定反相器。
3.根据权利要求2所述的单端转差分转换器，其特征在于，该可调反相器包括：
第一晶体管，具有控制端、第一端以及第二端，其中该第一晶体管的该第一端耦接至供应电位；
第二晶体管，具有控制端、第一端以及第二端，其中该第二晶体管的该第一端耦接至该第一晶体管的该第二端，该第二晶体管的该第二端耦接至第一输出节点，而该第一输出节点用于输出该第一输出信号；
第三晶体管，具有控制端、第一端以及第二端，其中该第三晶体管的该第二端耦接至该第一输出节点；以及
第四晶体管，具有控制端、第一端以及第二端，其中该第四晶体管的该第一端耦接至接地电位，而该第四晶体管的该第二端耦接至该第三晶体管的该第一端；
其中该输入信号耦合至该第一晶体管和该第二晶体管的其中一者的该控制端，而该第一输出信号耦合至该第一晶体管和该第二晶体管的其中另一者的该控制端；
其中该输入信号耦合至该第三晶体管和该第四晶体管的其中一者的该控制端，而该第二输出信号耦合至该第三晶体管和该第四晶体管的其中另一者的该控制端。
4.根据权利要求2所述的单端转差分转换器，其特征在于，该对固定反相器的其中一者包括：
第五晶体管，具有控制端、第一端以及第二端，其中该第五晶体管的该第一端耦接至供应电位；
第六晶体管，具有控制端、第一端以及第二端，其中该第六晶体管的该第一端耦接至该第五晶体管的该第二端；
第七晶体管，具有控制端、第一端以及第二端，其中该第七晶体管的该第二端耦接至该第六晶体管的该第二端；以及
第八晶体管，具有控制端、第一端以及第二端，其中该第八晶体管的该第一端耦接至接地电位，而该第八晶体管的该第二端耦接至该第七晶体管的该第一端；
其中该输入信号耦合至该第五晶体管和该第六晶体管的其中一者的该控制端，而该接地电位耦合至该第五晶体管和该第六晶体管的其中另一者的该控制端；
其中该输入信号耦合至该第七晶体管和该第八晶体管的其中一者的该控制端，而该供应电位耦合至该第七晶体管和该第八晶体管的其中另一者的该控制端。
5.根据权利要求4所述的单端转差分转换器，其特征在于，该对固定反相器的其中另一者包括：
第九晶体管，具有控制端、第一端以及第二端，其中该第九晶体管的该第一端耦接至该供应电位；
第十晶体管，具有控制端、第一端以及第二端，其中该第十晶体管的该第一端耦接至该第九晶体管的该第二端，该第十晶体管的该第二端耦接至第二输出节点，而该第二输出节点用于输出该第二输出信号；
第十一晶体管，具有控制端、第一端以及第二端，其中该第十一晶体管的该第二端耦接至该第二输出节点；以及
第十二晶体管，具有控制端、第一端以及第二端，其中该第十二晶体管的该第一端耦接至该接地电位，而该第十二晶体管的该第二端耦接至该第十一晶体管的该第一端；
其中该第九晶体管和该第十晶体管的其中一者的该控制端耦接至该第六晶体管的该第二端，而该接地电位耦合至该第九晶体管和该第十晶体管的其中另一者的该控制端；
其中该第十一晶体管和该第十二晶体管的其中一者的该控制端耦接至该第六晶体管的该第二端，而该供应电位耦合至该第十一晶体管和该第十二晶体管的其中另一者的该控制端。
6.根据权利要求1所述的单端转差分转换器，其特征在于，该控制器包括第一控制电路和第二控制电路，该第一控制电路用于产生该第一控制信号，而该第二控制电路用于产生该第二控制信号。
7.根据权利要求6所述的单端转差分转换器，其特征在于，该第一控制电路包括：
与非门，具有第一输入端、第二输入端以及输出端，其中该与非门的该第一输入端用于接收该第一输出信号，而该与非门的该第二输入端用于接收该第二输出信号；
第十三晶体管，具有控制端、第一端以及第二端，其中该第十三晶体管的该控制端耦接至该与非门的该输出端，该第十三晶体管的该第一端耦接至电流源，而该第十三晶体管的该第二端耦接至第一控制节点，而该第一控制节点用于输出该第一控制信号；以及
第一电容器，具有第一端和第二端，其中该第一电容器的该第一端耦接至该第一控制节点，而该第一电容器的该第二端耦接至接地电位。
8.根据权利要求7所述的单端转差分转换器，其特征在于，该第一控制电路还包括：
第一切换器，具有第一端和第二端，其中该第一切换器的该第一端耦接至该第一控制节点，该第一切换器的该第二端耦接至该接地电位，而该第一切换器于初始时导通，接着即维持于断开状态，以微调该第一控制信号的电位电平。
9.根据权利要求6所述的单端转差分转换器，其特征在于，该第二控制电路包括：
或非门，具有第一输入端、第二输入端以及输出端，其中该或非门的该第一输入端用于接收该第一输出信号，而该或非门的该第二输入端用于接收该第二输出信号；
第十四晶体管，具有控制端、第一端以及第二端，其中该第十四晶体管的该控制端耦接至该或非门的该输出端，该第十四晶体管的该第一端耦接至电流沉，而该第十四晶体管的该第二端耦接至第二控制节点，而该第二控制节点用于输出该第二控制信号；以及
第二电容器，具有第一端和第二端，其中该第二电容器的该第一端耦接至该第二控制节点，而该第二电容器的该第二端耦接至接地电位。
10.根据权利要求9所述的单端转差分转换器，其特征在于，该第二控制电路还包括：
第二切换器，具有第一端和第二端，其中该第二切换器的该第一端耦接至该第二控制节点，该第二切换器的该第二端耦接至供应电位，而该第二切换器于初始时导通，接着即维持于断开状态，以微调该第二控制信号的电位电平。
11.根据权利要求1所述的单端转差分转换器，其特征在于，该第一转换电路包括可调反相器和N对固定反相器，该第二转换电路包括(N+1)对固定反相器，而N为正整数。
12.根据权利要求11所述的单端转差分转换器，其特征在于，该可调反相器包括：
第一晶体管，具有控制端、第一端以及第二端，其中该第一晶体管的该第一端耦接至供应电位；
第二晶体管，具有控制端、第一端以及第二端，其中该第二晶体管的该第一端耦接至该第一晶体管的该第二端，该第二晶体管的该第二端耦接至第一输出节点，而该第一输出节点用于输出该第一输出信号；
第三晶体管，具有控制端、第一端以及第二端，其中该第三晶体管的该第二端耦接至该第一输出节点；以及
第四晶体管，具有控制端、第一端以及第二端，其中该第四晶体管的该第一端耦接至接地电位，而该第四晶体管的该第二端耦接至该第三晶体管的该第一端；
其中该输入信号耦合至该第一晶体管和该第二晶体管的其中一者的该控制端，而该第一输出信号耦合至该第一晶体管和该第二晶体管的其中另一者的该控制端；
其中该输入信号耦合至该第三晶体管和该第四晶体管的其中一者的该控制端，而该第二输出信号耦合至该第三晶体管和该第四晶体管的其中另一者的该控制端。
13.根据权利要求11所述的单端转差分转换器，其特征在于，每一对固定反相器的其中一者包括：
第五晶体管，具有控制端、第一端以及第二端，其中该第五晶体管的该第一端耦接至供应电位；
第六晶体管，具有控制端、第一端以及第二端，其中该第六晶体管的该第一端耦接至该第五晶体管的该第二端；
第七晶体管，具有控制端、第一端以及第二端，其中该第七晶体管的该第二端耦接至该第六晶体管的该第二端；以及
第八晶体管，具有控制端、第一端以及第二端，其中该第八晶体管的该第一端耦接至接地电位，而该第八晶体管的该第二端耦接至该第七晶体管的该第一端；
其中该输入信号耦合至该第五晶体管和该第六晶体管的其中一者的该控制端，而该接地电位耦合至该第五晶体管和该第六晶体管的其中另一者的该控制端；
其中该输入信号耦合至该第七晶体管和该第八晶体管的其中一者的该控制端，而该供应电位耦合至该第七晶体管和该第八晶体管的其中另一者的该控制端。
14.根据权利要求13所述的单端转差分转换器，其特征在于，每一对固定反相器的其中另一者包括：
第九晶体管，具有控制端、第一端以及第二端，其中该第九晶体管的该第一端耦接至该供应电位；
第十晶体管，具有控制端、第一端以及第二端，其中该第十晶体管的该第一端耦接至该第九晶体管的该第二端，该第十晶体管的该第二端耦接至第二输出节点，而该第二输出节点用于输出该第二输出信号；
第十一晶体管，具有控制端、第一端以及第二端，其中该第十一晶体管的该第二端耦接至该第二输出节点；以及
第十二晶体管，具有控制端、第一端以及第二端，其中该第十二晶体管的该第一端耦接至该接地电位，而该第十二晶体管的该第二端耦接至该第十一晶体管的该第一端；
其中该第九晶体管和该第十晶体管的其中一者的该控制端耦接至该第六晶体管的该第二端，而该接地电位耦合至该第九晶体管和该第十晶体管的其中另一者的该控制端；
其中该第十一晶体管和该第十二晶体管的其中一者的该控制端耦接至该第六晶体管的该第二端，而该供应电位耦合至该第十一晶体管和该第十二晶体管的其中另一者的该控制端。
15.根据权利要求1所述的单端转差分转换器，其特征在于，该低电压差分信号驱动电路包括二个输出端和四个晶体管，该低电压差分信号驱动电路的该二个输出端分别经由该四个晶体管的其中二者耦接至供应电位，该低电压差分信号驱动电路的该二个输出端分别经由该四个晶体管的其中另外二者耦接至接地电位，该低电压差分信号驱动电路的该四个晶体管的其中二者由该第一输出信号所控制，而该低电压差分信号驱动电路的该四个晶体管的其中另外二者由该第二输出信号所控制。
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