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CN106252386A - FinFET结构及其形成方法 - Google Patents

FinFET结构及其形成方法 Download PDF

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CN106252386A
CN106252386A CN201510812685.4A CN201510812685A CN106252386A CN 106252386 A CN106252386 A CN 106252386A CN 201510812685 A CN201510812685 A CN 201510812685A CN 106252386 A CN106252386 A CN 106252386A
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叶致锴
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明描述了finFET结构和形成finFET结构的方法。根据一些实施例，一种结构包括沟道区、第一源极/漏极区、第二源极/漏极区、介电层和栅电极。沟道区包括位于衬底之上的半导体层。每个半导体层均与相邻的半导体层分隔开，并且每个半导体层均具有第一侧壁和第二侧壁。第一侧壁和第二侧壁分别沿着垂直于衬底延伸的第一平面和第二平面对准。第一源极/漏极区和第二源极/漏极区设置在沟道区的相对两侧上。半导体层从第一源极/漏极区延伸至第二源极/漏极区。介电层接触半导体层的第一侧壁和第二侧壁，并且介电层延伸至第一平面和第二平面之间的区域内。栅电极位于介电层上方。

Description

FinFET结构及其形成方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及FinFET结构及其形成方法。
背景技术
半导体器件用于大量的电子器件中，诸如计算机、手机等。半导体器件包括通过在半导体晶圆上方沉积许多类型的材料薄膜以及图案化材料薄膜以形成集成电路而在半导体晶圆上形成的集成电路。集成电路包括诸如金属氧化物半导体(MOS)晶体管的场效应晶体管(FET)。
半导体工业的一个目标是不断缩小尺寸和增大单独的FET的速度。为了实现这些目标，正研究和实现鳍式FET(finFET)或多栅极晶体管。然而，随着该新器件结构和甚至finFET的不断缩小，发现了新的挑战。
发明内容
本发明的实施例提供了一种结构，包括：沟道区，包括位于衬底之上的第一半导体层，每个所述第一半导体层均与相邻的所述第一半导体层分隔开，每个所述第一半导体层均具有第一侧壁和第二侧壁，所述第一侧壁沿着垂直于所述衬底延伸的第一平面对准，所述第二侧壁沿着垂直于所述衬底延伸的第二平面对准；第一源极/漏极区和第二源极/漏极区，设置在所述沟道区的相对两侧上，每个所述第一半导体层均从所述第一源极/漏极区延伸至所述第二源极/漏极区；介电层，接触所述第一半导体层的所述第一侧壁和所述第二侧壁，所述介电层延伸至所述第一平面和所述第二平面之间的区域内；以及栅电极，位于所述介电层上方。
本发明的另一实施例提供了一种结构，包括：n型器件，包括：第一沟道区，包括第一超晶格，所述第一超晶格包括交替的第一层和第二层，所述第一层是第一半导体材料，所述第二层是第二半导体材料，第一源极/漏极区和第二源极/漏极区，设置在所述第一沟道区的相对两侧上，所述第一层和所述第二层的每个均从所述第一源极/漏极区延伸至所述第二源极/漏极区，第一栅极电介质，位于所述第一超晶格上，和第一栅电极，位于所述第一栅极电介质上；以及p型器件，包括：第二沟道区，包括第二超晶格，所述第二超晶格包括交替的第三层和第四层，所述第三层是所述第一半导体材料，所述第四层是所述第二半导体材料，所述第一半导体材料和所述第二半导体材料在所述第二超晶格中以与所述第一超晶格中相同的顺序排列，第三源极/漏极区和第四源极/漏极区，设置在所述第二沟道区的相对两侧上，所述第三层和所述第四层的每个均从所述第三源极/漏极区延伸至所述第四源极/漏极区，第二栅极电介质，位于所述第二超晶格上，和第二栅电极，位于所述第二栅极电介质上。
本发明的又一实施例提供了一种方法，包括：形成包括超晶格的鳍，所述超晶格包括交替的第一层和第二层；在形成所述鳍之后，选择性地蚀刻所述第一层；在选择性地蚀刻所述第一层之后，在所述第二层上形成栅极电介质；以及在所述栅极电介质上形成栅电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、图2A、图2B、图3A、图3B、图4A和图4B是根据一些实施例的在用于鳍式场效应晶体管(finFET)的包括超晶格的鳍的制造中的中间阶段的各个三维(3D)图和截面图。
图5是根据一些实施例的在图1A-1B至图4A-4B中制造的鳍的制造的工艺流程图。
图6A、图6B、图7A、图7B、图8A、图8B、图9A和图9B是根据一些实施例的在用于finFET的包括超晶格的鳍的制造中的中间阶段的各个3D图和截面图。
图10是根据一些实施例的在图6A-6B至图9A-9B中制造的鳍的制造的工艺流程图。
图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B和图18C是根据一些实施例的在包括超晶格沟道区的finFET的制造中的中间阶段的各个3D图和截面图。
图19是根据一些实施例的在图11A-11C至图18A-18C中制造的finFET的制造的工艺流程图。
图20是根据一些实施例的finFET的制造的另一工艺流程图。
图21A、图21B和图21C是根据一些实施例的图20的第一示例蚀刻步骤的结果的各个3D图和截面图。
图22A、图22B和图22C是根据一些实施例的由图21A至图21C的蚀刻步骤形成并且根据图20的工艺流程图的结构的各个3D图和截面图。
图23A、图23B和图23C是根据一些实施例的图20的第二示例蚀刻步骤的结果的各个3D图和截面图。
图24A、图24B和图24C是根据一些实施例的由图23A至图23C的蚀刻步骤形成并且根据图20的工艺流程图的结构的各个3D图和截面图。
图25A、图25B和图25C是根据一些实施例的图20的第三示例蚀刻步骤的结果的各个3D图和截面图。
图26A、图26B和图26C是根据一些实施例的由图25A至图25C的蚀刻步骤形成并且根据图20的工艺流程图的结构的各个3D图和截面图。
图27A、图27B和图27C是根据一些实施例的图20的第四示例蚀刻步骤的结果的各个3D图和截面图。
图28A、图28B和图28C是根据一些实施例的由图27A至图27C的蚀刻步骤形成并且根据图20的工艺流程图的结构的各个3D图和截面图。
图29A、图29B和图29C是根据一些实施例的图20的第五示例蚀刻步骤的结果的各个3D图和截面图。
图30A、图30B和图30C是根据一些实施例的由图29A至图29C的蚀刻步骤形成并且根据图20的工艺流程图的结构的各个3D图和截面图。
图31A、图31B和图31C是根据一些实施例的图20的第六示例蚀刻步骤的结果的各个3D图和截面图。
图32A、图32B和图32C是根据一些实施例的由图31A至图31C的蚀刻步骤形成并且根据图20的工艺流程图的结构的各个3D图和截面图。
图33A、图33B和图33C是根据一些实施例的图20的第七示例蚀刻步骤的结果的各个3D图和截面图。
图34A、图34B和图34C是根据一些实施例的由图33A至图33C的蚀刻步骤形成并且根据图20的工艺流程图的结构的各个3D图和截面图。
图35A、图35B和图35C是根据一些实施例的图20的第八示例蚀刻步骤的结果的各个3D图和截面图。
图36A、图36B和图36C是根据一些实施例的由图35A至图35C的蚀刻步骤形成并且根据图20的工艺流程图的结构的各个3D图和截面图。
图37是根据一些实施例的互补器件结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个实施例提供了鳍式场效应晶体管(finFET)及其形成方法。示出了形成finFET的中间阶段。在使用后栅极工艺形成的finFET的背景中讨论了本文了讨论的一些实施例。一些实施例预期先栅极工艺中使用的方面。讨论了实施例的一些变化。本领域普通技术人员将容易理解，可以作出的其他修改预期在其他实施例的范围内。虽然以特定顺序讨论了方法实施例，但是各个其他方法实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。
一种实施例预期在制造工艺期间制造的诸如n型finFET的n型器件和诸如p型finFET的p型器件。因此，一些实施例预期互补器件的形成。下面的图可以示出一个器件，但是本领域普通技术人员将容易理解，可以在处理期间形成多个器件，一些具有不同的器件类型。下面讨论了互补器件的形成的一些方面，但是这些方面可以不必在图中示出。
图1A、图2A、图3A和图4A是根据一些实施例的在用于finFET的包括超晶格的鳍的制造中的中间阶段的各个三维(3D)图，超晶格可以包括应变层，并且图1B、图2B、图3B和图4B分别是图1A、图2A、图3A和图4A的3D图的相应的截面图。图5是鳍的制造的工艺流程图。
在图1A和图1B以及图5的步骤100中，提供了衬底20。衬底20可以是半导体衬底，诸如块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。衬底20可以包括半导体材料，诸如包括Si和Ge的元素半导体；包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP的化合物或合金半导体；或它们的组合。衬底20可以是掺杂或未掺杂的。在具体实例中，衬底20是块状硅衬底，其可以是晶圆。
在图2A和图2B以及图5的步骤102中，图2A和图2B分别是3D图和截面图，在衬底20上形成缓冲层22。在一些实施例中，缓冲层22外延生长在衬底20上。外延生长可以使用金属有机化学汽相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、超高真空化学汽相沉积(UHVCVD)等或它们的组合。缓冲层22可以是IV族材料，诸如Si、Ge、SiGe、SiGeSn等；III族-IV族化合物材料，诸如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP等；等等。缓冲层22可以是晶体材料并且可以具有与衬底20的晶体材料的自然晶格常数失配的自然晶格常数，缓冲层22生长在衬底20上。缓冲层22可以是弛豫材料，其可以例如由塑性弛豫造成。缓冲层22可以具有均匀的组分或不同的组分，诸如梯度组分。梯度组分可以是基本上线性梯度或离散梯度的。缓冲层22的厚度可以大于临界厚度，从而使得远离衬底20的缓冲层22的表面包括具有弛豫的自然晶格常数的晶体结构。如将讨论的，远离衬底20的缓冲层22的表面处的晶格常数可以适当地引起超晶格24中的应力。在一些实施例中，可以省略缓冲层22，诸如如果衬底20是具有适合于引起超晶格24中的期望应力的晶格常数的晶体材料。在以上参考的具体实例中，远离衬底20的缓冲层22的表面是Si0.75Ge0.25，其是弛豫的并且具有从约50nm至约500nm的范围内的厚度，诸如约100nm。
虽然未具体示出，可以在缓冲层22和/或衬底20中形成适当的阱。例如，可以在将形成诸如n型finFET的n型器件的衬底20的第一区域中形成p阱，并且可以在将形成诸如p型finFET的p型器件的衬底20的第二区域中形成n阱。
例如，为了在第一区域中形成p阱，可以在衬底20的第二区域中的缓冲层22上方形成光刻胶。可以图案化光刻胶以暴露衬底20的第一区域。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化。一旦图案化光刻胶，可以在第一区域中实施p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质注入到第二区域内。在第一区域中注入至等于或小于1018cm-3的浓度(诸如介于约1017cm-3和约1018cm-3之间)的P型杂质可以是硼、BF2等。在注入之后，诸如通过可接受的灰化工艺，可以去除光刻胶。
此外，为了在第二区域中形成n阱，可以在衬底20的第一区域中的缓冲层22上方形成光刻胶。可以图案化光刻胶以暴露衬底20的第二区域。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化。一旦图案化光刻胶，可以在第二区域中实施n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质注入到第一区域内。在第二区域中注入至等于或小于1018cm-3的浓度(诸如介于约1017cm-3和约1018cm-3之间)的n型杂质可以是磷、砷等。在注入之后，诸如通过可接受的灰化工艺，可以去除光刻胶。在注入之后，可以实施退火以活化注入的p型和n型杂质。该注入可以在第一区域中形成p阱并且在第二区域中形成n阱。
在其他实施例中，可以在缓冲层22的外延生长期间原位形成p阱和n阱。可以在不同生长步骤中外延生长不同区域中的缓冲层22，不同区域将形成不同的阱，以允许不同的掺杂类型处于不同的区域中。
此外，在图2A和图2B以及图5的步骤104中，在缓冲层22上形成超晶格24。超晶格24包括交替的第一层26和第二层28。在一些实施例中，每个第一层26和第二层28都外延生长在其下面的层上。外延生长可以使用MOCVD、MBE、LPE、VPE、UHVCVD等或它们的组合。每个第一层26和第二层28可以是IV族材料，诸如Si、Ge、SiGe、SiGeSn等；III族-IV族化合物材料，诸如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP等；等等。超晶格24可以包括任何数量的第一层26和任何数量的第二层28。如图所示，超晶格24具有四个第一层26和四个第二层28。
每个第一层26和第二层28均可以是晶体材料。在一些实施例中，第一层26或第二层28的一个相应的组的自然晶格常数大于远离衬底20的缓冲层22(或衬底20，如果省略缓冲层22)的表面的晶格常数，并且第一层26或第二层28的另一相应的组的自然晶格常数小于远离衬底20的缓冲层22(或衬底20，如果省略缓冲层22)的表面的晶格常数。因此，在这些实施例中，第一层26可以应变为第一应变类型，并且第二层28可以应变为与第一应变类型相反的第二应变类型。此外，在这些实施例中，每个第一层26和第二层28的厚度均可以小于临界厚度，诸如在从约3nm至20nm的范围内。
在一些实施例中，第一层26的晶体材料的自然晶格常数大于远离衬底20的缓冲层22(或衬底20，如果省略缓冲层22)的表面的晶格常数，并且第二层28的晶体材料的自然晶格常数小于远离衬底20的缓冲层22(或衬底20，如果省略缓冲层22)的表面的晶格常数。因此，在这些实施例中，第一层26可以是压缩应变的，并且第二层28可以是拉伸应变的。
在其他实施例中，第一层26的晶体材料的自然晶格常数小于远离衬底20的缓冲层22(或衬底20，如果省略缓冲层22)的表面的晶格常数，并且第二层28的晶体材料的自然晶格常数大于远离衬底20的缓冲层22(或衬底20，如果省略缓冲层22)的表面的晶格常数。因此，第一层26可以是拉伸应变的，并且第二层28可以是压缩应变的。
在以上参考的具体实例中，每个第一层26均是Si0.50Ge0.50的层，Si0.50Ge0.50具有比缓冲层22的Si0.75Ge0.25大的自然晶格常数，具有小于临界厚度的厚度，诸如在从约3nm至20nm的范围内。因此，在具体实例中，第一层26是压缩应变的。此外，在以上参考的具体实例中，每个第二层28均是Si的层，Si具有比缓冲层22的Si0.75Ge0.25小的自然晶格常数，具有小于临界厚度的厚度，诸如在从约3nm至20nm的范围内。因此，在具体实例中，第二层28是拉伸应变的。
在进一步的实施例中，第一层26或第二层28的组的一个或两个的相应的晶体材料的自然晶格常数基本上等于远离衬底20的缓冲层22(或衬底20，如果省略缓冲层22)的表面的晶格常数。因此，第一层26或第二层28的组的一个或两个可以是弛豫的。在一些实施例中，每个第一层16均是弛豫的，而第二层28是压缩或拉伸应变的。在其他实施例中，每个第二层28均是弛豫的，而第一层16是压缩或拉伸应变的。在进一步的实施例中，每个第一层16和第二层28均是弛豫的。
在一些实施例中，第一层26的材料与第二层28的材料不同。材料的不同可以允许如上所述的不同的应变，和/或可以允许第一层26和第二层28之间的蚀刻选择性，如下面将是显而易见的。
在图3A、图3B和图5的步骤106中，通过在超晶格24中和鳍的相对两侧上形成沟槽而形成包括超晶格24的鳍。在一些实施例中，可以通过蚀刻沟槽形成鳍，该沟槽穿过超晶格24并且至缓冲层22内但是未完全穿过缓冲层22。在一些实施例中，沟槽可以延伸穿过超晶格24和缓冲层22但是未至衬底20内。在一些实施例中，沟槽可以延伸穿过超晶格24和缓冲层22并且至衬底20内。该蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。该蚀刻可以是各向异性的。
在图4A、图4B和图5的步骤108中，用绝缘材料30填充沟槽。绝缘材料30可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化为另一材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料30是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料30，可以实施退火工艺。此外，诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料并且形成共面的绝缘材料30的顶面和鳍的顶面。
在图5的步骤110中，并且如将在图11A、图11B和图11C中示出的，使绝缘材料30凹进以使鳍(例如，超晶格24的第一层26和第二层28的一个或多个)从相邻的绝缘材料30之间突出，绝缘材料30可以称为浅沟槽隔离(STI)区。可以使用可接受的蚀刻工艺使绝缘材料30凹进，诸如对绝缘材料30具有选择性的蚀刻工艺。例如，可以使用化学氧化物去除，化学氧化物去除使用蚀刻或应用材料公司SICONI工具或稀释氢氟酸(dHF)。
图6A、图7A、图8A和图9A是根据其他实施例的在用于finFET的包括超晶格的鳍的制造中的中间阶段的各个3D图，并且图6B、图7B、图8B和图9B分别是图6A、图7A、图8A和图9A的3D图的相应的截面图。图10是鳍的制造的工艺流程图。
在图6A和图6B以及图10的步骤120中，如以上关于图1A和图1B以及图5的步骤100讨论的，提供了衬底20。在图7A和图7B以及图10的步骤122中，在衬底20上形成缓冲层22。缓冲层22可以由以上关于图2A和图2B以及图5的步骤102讨论的工艺形成并且可以包括如以上关于图2A和图2B以及图5的步骤102讨论的材料。在该实施例中，缓冲层22具有将保持作为鳍的部分的下部并且额外地包括将用作牺牲鳍的上部，如随后将描述的。缓冲层22的下部可以具有如关于图2A和图2B对缓冲层22描述的特征。缓冲层22的上部可以是任何材料组分，诸如与随后形成的远离衬底20的下部的表面相同的组分。虽然未具体示出，诸如通过如先前讨论的注入或生长期间原位注入，可以在缓冲层22和/或衬底20中形成适当的阱。
在图8A、图8B和图10中的步骤124中，在缓冲层22中形成沟槽以由缓冲层22形成牺牲鳍。在一些实施例中，可以通过在缓冲层22内蚀刻沟槽但未完全穿过缓冲层22而形成牺牲鳍。在一些实施例中，沟槽可以延伸穿过缓冲层22但是未至衬底20内。在一些实施例中，沟槽可以延伸穿过缓冲层22并且至衬底20内。蚀刻可以是诸如RIE、NBE等或它们的组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。
此外，在图8A、图8B和图10中的步骤126中，用绝艳材料30填充沟槽。绝缘材料30可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过HDP-CVD、FCVD等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料30是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料30，可以实施退火工艺。此外，诸如CMP的平坦化工艺可以去除任何过量的绝缘材料并且形成共面的绝缘材料30的顶面和牺牲鳍的顶面。
此外，在图8A、图8B和图10中的步骤128中，使牺牲鳍凹进以在绝缘材料30之间形成凹槽。凹进可以使用可接受的蚀刻工艺，诸如对牺牲鳍具有选择性的蚀刻工艺。蚀刻可以是湿工艺或干工艺并且可以是各向同性的。牺牲鳍的凹进产生如图所示的保留在绝缘材料30之间的缓冲层22的下部。该凹进形成如先前讨论的远离衬底20的缓冲层22的表面。
在图9A、图9B和图10中的步骤130中，在绝缘材料30之间的凹槽中和在缓冲层22上形成超晶格24。超晶格24包括交替的第一层26和第二层28。每个第一层26和第二层28可以如先前关于图2A和图2B讨论地形成并且可以包括如先前关于图2A和图2B讨论的材料。超晶格24可以包括任何数量的第一层26和任何数量的第二层28。如图所示，超晶格24具有四个第一层26和四个第二层28。第一层26和第二层28可以具有如关于图2A和图2B讨论的自然晶格常数并且可以是应变的或弛豫的。通过在绝缘材料30之间的凹槽中形成超晶格24，形成包括超晶格24的鳍。诸如CMP的平坦化工艺可以形成共面的绝缘材料30和鳍的顶面。
在图10的步骤132中，并且如将在图11A、图11B和图11C中示出的，使绝缘材料30凹进以使鳍(例如，超晶格24的第一层26和第二层28的一个或多个)从相邻的绝缘材料30之间突出，绝缘材料30可以称为STI区。可以使用可接受的蚀刻工艺使隔离区30凹进，诸如对绝缘材料30的材料具有选择性的蚀刻工艺。例如，可以使用化学氧化物去除，化学氧化物去除使用蚀刻或应用材料公司SICONI工具或稀释氢氟酸(dHF)。
本领域普通技术人员将容易理解，以上描述的工艺仅是可以如何形成鳍的实例。在其他实施例中，介电层可以形成在衬底20的顶面上方；沟槽可以被蚀刻穿过介电层；缓冲层22和超晶格24可以外延生长在沟槽中；以及可以使介电层凹进，从而使得超晶格24和/或缓冲层22的至少部分从介电层突出以形成鳍。
图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A是根据一些实施例的在包括超晶格沟道区的finFET的制造中的中间阶段的各个3D图，图11B、图11C、图12B、图12C、图13B、图13C、图14B、图14C、图15B、图15C、图16B、图16C、图17B、图17C、图18B和图18C是finFET的制造中的中间阶段的各个截面图。图19是finFET的制造的工艺流程图。
在图11A、图11B和图11C以及图19的步骤140中，形成包括超晶格24的鳍。例如，在图5和图10以及它们的相应的结构描述中，可以使用以上讨论的工艺形成鳍。图11A是包括超晶格24的鳍的3D图。图11A示出截面B-B和C-C。截面B-B示出在末尾是“B”的下图中，并且截面C-C示出在末尾是“C”的下图中。在示出的实施例中，整个超晶格24从相邻的隔离区30突出。在其他实施例中，缓冲层22也可以从相邻的隔离区30之间突出。此外，在示出的实施例中，隔离区30延伸至衬底20，并且在其他实施例中，隔离区30不完全延伸至衬底20，从而使得缓冲层22的连续部分设置在隔离区30和衬底20的顶面之间。在其他实施例中，隔离区30延伸至衬底20内。
在图12A、图12B和图12C以及图19的步骤142中，在鳍上形成伪介电层31。例如，伪介电层31可以是氧化硅、氮化硅、它们的组合等并且可以根据诸如CVD、热氧化等的可接受的技术沉积或热生长。此外，在图12A、图12B和图12C以及图19的步骤144中，在伪介电层31上方形成伪栅极层33。伪栅极层33可以诸如通过使用CVD等沉积在伪介电层31上方，并且然后诸如通过CMP被平坦化。例如，伪栅极层33可以包括多晶硅，但是也可以使用具有高蚀刻选择性的其他材料。虽然未示出，可以在伪栅极层33上方形成掩模层。掩模层可以诸如通过使用CVD等沉积在伪栅极层33上方。例如，掩模层可以包括氮化硅、氮氧化硅、碳氮化硅等。
在图13A、图13B和图13C中，可以使用可接受的光刻和蚀刻技术图案化掩模层(如果使用)以形成掩模。此外，在图19的步骤146中，可以通过使用可接受的蚀刻技术，诸如通过转印掩模的图案而图案化伪栅极层33和伪介电层31，以由伪栅极层33和伪介电层31分别形成伪栅极34和伪栅极电介质32。该蚀刻可以包括诸如RIE、NBE等的可接受的各向异性蚀刻。伪栅极34覆盖鳍的沟道区。伪栅极34也可以具有与鳍的纵向基本上垂直的纵向。
虽然未具体示出，可以实施用于轻掺杂源极/漏极(LDD)区的注入或等离子体掺杂(PLAD)。类似于以上讨论的注入，可以在第二区域(例如，用于p型器件)上方形成诸如光刻胶的掩模，而暴露第一区域(例如，用于n型器件)，并且可以由等离子体将n型杂质注入或引入至第一区域中的暴露的鳍内。然后可以去除掩模。随后，可以在第一区域上方形成诸如光刻胶的掩模，而暴露第二区域，并且可以由等离子体将p型杂质注入或引入至第二区域中的暴露的鳍内。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区可以具有从约1015cm-3至约1016cm-3的杂质浓度。退火可以用于活化注入的杂质。
此外，在图13A、图13B和图13C以及图19的步骤148中，沿着伪栅极34和伪栅极电介质32的侧壁形成栅极间隔件36。可以通过共形沉积(诸如通过CVD等)材料和随后各向异性地蚀刻材料来形成栅极间隔件36。栅极间隔件36的材料可以是氮化硅、碳氮化硅、它们的组合等。
在图14A、图14B和图14C中，如在图19的步骤150中，在鳍的源极/漏极区中形成凹槽，并且如在图19的步骤152中，在凹槽中形成外延源极/漏极区38。凹槽以及因此外延源极/漏极区38形成在鳍的源极/漏极区中，从而使得伪栅极34设置在凹槽之间。可以使用对鳍(例如，从隔离区30之间突出的超晶格24的层)具有选择性的任何适当的蚀刻形成凹槽，该蚀刻也可以是各向异性的。然后在凹槽中外延生长外延源极/漏极区38。外延生长可以是通过使用MOCVD、MBE、LPE、VPE等或它们的组合。外延源极/漏极区38可以包括任何可接受的材料，诸如适合于器件类型，例如，n型或p型。例如，用于n型器件的外延源极/漏极区38可以包括硅、SiC、SiCP、SiGeP、SiP、SiGeSnP等，并且用于p型器件的外延源极/漏极区38可以包括SiGe、SiGeB、Ge、GeB、GeSn、GeSnB、硼掺杂的III-V化合物材料等。外延源极/漏极区38可以具有从鳍的相应的外表面凸出的表面并且可以具有小平面。
虽然未具体示出，不同材料可以用于互补器件中的p型器件的外延源极/漏极区38和n型器件的外延源极/漏极区38。例如，在步骤150和152中，衬底20的第一区域(例如，将形成n型器件的区域)可以由第一硬掩模掩蔽，而衬底20的第二区域(例如，将形成p型器件的区域)暴露并且被处理以形成外延源极/漏极区38。然后可以去除第一硬掩模，并且可以形成第二硬掩模。在步骤150和152中，第二区域可以由第二硬掩模掩蔽，而第一区域暴露并且被处理以形成外延源极/漏极区38。然后可以去除第二硬掩模。
鳍的外延源极/漏极区38可以注入有掺杂剂，类似于用于形成轻掺杂源极/漏极区的先前讨论的工艺，随后进行退火。源极/漏极区可以具有介于约1019cm-3和约1021cm-3之间的杂质浓度。用于第一区域中的n型器件的源极/漏极区的n型杂质可以是先前讨论的任何n型杂质，并且用于第二区域中的p型器件的源极/漏极区的p型杂质可以是先前讨论的任何p型杂质。在其他实施例中，可以在生长期间原位掺杂外延源极/漏极区38。
在图15A、图15B和图15C以及图19的步骤154中，在鳍上方形成底部层间电介质(ILD0)40。ILD040可以包括共形地形成在外延源极/漏极区38、栅极间隔件36、伪栅极34(或掩模，如果存在的话)和隔离区30上的诸如蚀刻停止层(ESL)的第一层。在一些实施例中，ESL 58可以包括使用原子层沉积(ALD)、化学汽相沉积(CVD)等或它们的组合形成的氮化硅、碳氮化硅等。ILD040还可以包括沉积在第一层上方的第二层。ILD040的第二层可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等并且可以通过诸如CVD、等离子体增强CVD(PECVD)、FCVD等或它们的组合的任何合适的方法沉积。
此外，在图15A、图15B和图15C以及图19的步骤154中，实施诸如CMP的平坦化工艺以使ILD040的顶面与伪栅极34的顶面齐平。CMP也可以从伪栅极34上方去除掩模(如果存在的话)。因此，通过ILD040暴露伪栅极34的顶面。
在图16A、图16B和图16C以及图19的步骤156中，在蚀刻步骤中去除伪栅极34和伪栅极电介质32，从而形成至鳍(例如，超晶格24)的穿过ILD040并且由栅极间隔件36限定的开口。该开口暴露鳍的沟道区，例如，超晶格24。沟道区设置在相邻的一对外延源极/漏极区38之间。蚀刻步骤可以对伪栅极34和伪栅极电介质32的材料具有选择性，该蚀刻可以是干蚀刻或湿蚀刻。当蚀刻伪栅极34时，在蚀刻期间，伪栅极电介质32可以用作蚀刻停止层。在去除伪栅极34之后，然后可以蚀刻伪栅极电介质32。
在图17A、图17B和图17C以及图19的步骤158中，在穿过ILD040的开口中形成栅极电介质42和栅电极44。栅极电介质42可以包括形成在开口中和鳍上的界面电介质。例如，界面电介质可以是通过热氧化、ALD、CVD等形成的氧化物等。栅极电介质42还可以包括沿着栅极间隔件36的侧壁共形地形成在ILD040的顶面上和开口中以及界面电介质上的高k介电层。高k介电层可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐或它们的组合。高k介电层的形成方法可以包括ALD、CVD、分子束沉积(MBD)等或它们的组合。其他实施例预期用于栅极电介质42的其他材料，诸如不是高k的材料。
栅电极44形成在栅极电介质42上。栅电极44可以是多层结构。例如，栅电极44可以包括共形地形成在栅极电介质42上的覆盖层、共形地形成在覆盖层上的一个或多个功函调节层以及形成在功函调节层上并且填充开口的诸如金属的含金属材料。在实例中，覆盖层可以包括使用ALD、CVD等由TiN等形成的位于栅极电介质42上的第一子层以及使用ALD、CVD等由TaN等形成的位于第一子层上的第二子层。功函调节层可以使用ALD、CVD等由TiAl、TiN等形成。含金属材料可以是使用CVD、物理汽相沉积(PVD)等或它们的组合沉积的钨(W)、铝(Al)、钴(Co)、钌(Ru)、它们的组合等。
接下来，可以实施诸如CMP的平坦化工艺以去除栅电极44和栅极电介质42的过量部分，该过量部分位于ILD040的顶面上方。
在图18A、图18B和图18C以及图19的步骤160中，在ILD040和栅电极44上方沉积上ILD(ILD1)46，并且在图19的步骤162中，形成穿过ILD146和ILD040至外延源极/漏极区38的接触件48。ILD146由诸如PSG、BSG、BPSG、USG等的介电材料形成并且可以通过诸如CVD和PECVD的任何合适的方法沉积。形成穿过ILD146和ILD040的用于接触件48的开口。可以使用可接受的光刻和蚀刻技术形成该开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD146的表面去除过量材料。剩余的衬垫和导电材料在开口中形成接触件48。可以实施退火工艺以分别在外延源极/漏极区38和接触件48之间的界面处形成硅化物。
虽然未具体示出，本领域普通技术人员将容易理解，可以对图18A、图18B和图18C中的结构实施进一步的处理步骤。例如，各个金属间电介质(IMD)和它们的相应的金属化可以形成在ILD146上方。
图20是根据一些实施例的用于制造finFET的工艺流程图。图20是图19的工艺流程的更改，并且包括步骤156和158之间的步骤170。在蚀刻步骤170之前，如图16C所示，交替的第一层26和第二层28的相应侧的侧壁垂直对准。在步骤170中，通过穿过ILD040并且由栅极间隔件36的侧壁限定的开口蚀刻超晶格24的沟道区。该蚀刻可以产生蚀刻改性第一层26、蚀刻改性第二层28、正去除的第一层26、正去除的第二层28或它们的组合。
图21至图21C、图23A至图23C、图25A至图25C和图27A至图27C示出了蚀刻第一层26的蚀刻步骤170的不同的示例结果，并且图22A至图22C、图24A至图24C、图26A至图26C和图28A至图28C示出关于紧接着的图描述的相应的蚀刻步骤170之后和在进一步处理之后的结构。图29至图29C、图31A至图31C、图33A至图33C和图35A至图35C示出了蚀刻第二层28的蚀刻步骤170的不同的示例结果，并且图30A至图30C、图32A至图32C、图34A至图34C和图36A至图36C示出关于紧接着的图描述的相应的蚀刻步骤170之后和在进一步处理之后的结构。
虽然未具体示出，不同的蚀刻工艺可以用于互补器件中的p型器件和n型器件。例如，衬底20的第一区域(例如，其中将形成n型器件)可以诸如由第一光刻胶掩蔽，而衬底20的第二区域(例如，其中将形成p型器件)暴露并且根据步骤170蚀刻。然后可以去除掩模，并且可以形成诸如光刻胶的另一掩模。第二区域可以被掩蔽，而第一区域暴露并且根据步骤170蚀刻。然后可以去除掩模。
在图21A、图21B和图21C中，在步骤170期间基本上仅蚀刻超晶格24的第一层26。由于该蚀刻步骤170，蚀刻的第一层26a的侧壁从相应的侧上的第二层28的侧壁向内偏移向鳍。该蚀刻产生第一改性超晶格24a。在一些实施例中，如图21A、图21B和图21C所示的蚀刻的结果可以是第一层26和第二层28的材料、侧壁的定向和用于蚀刻的蚀刻剂的函数。例如，继续该具体实例，其中每个第一层26均是Si0.50Ge0.50的层，并且每个第二层28均是Si的层，缓冲层22、第一层26和第二层28外延生长在块状Si衬底的(110)表面上，并且第一层26和第二层28的侧壁是(111)晶体表面。此外，蚀刻剂可以是湿蚀刻剂，诸如对Si0.50Ge0.50第一层26的(111)晶体表面具有选择性的稀释氢氧化铵-过氧化氢混合物(APM)、硫酸-过氧化氢混合物(SPM)等。这些条件可以产生从Si第二层28的(111)晶体侧壁表面向内偏移的蚀刻的Si0.50Ge0.50第一层26a的(111)晶体侧壁表面。
图22A、图22B和图22C示出在经受图21A、图21B和图21C中描述的蚀刻步骤170之后和在继续进行如上讨论的处理步骤158至162之后的结构。如图22C所示，栅极电介质42与第一改性超晶格24a中的蚀刻的侧壁共形。此外，由于已经蚀刻蚀刻的第一层26a，所以栅电极44可以至少部分地延伸在第二层28的表面之间或更接近第二层28的表面。
在图23A、图23B和图23C中，在步骤170期间基本上仅蚀刻超晶格24的第一层26。由于该蚀刻步骤170，蚀刻的第一层26b的侧壁被各向异性地凹刻，例如，根据晶面，从相应的侧上的第二层28的侧壁向内凹刻至鳍。该蚀刻产生第二改性超晶格24b。在一些实施例中，如图23A、图23B和图23C所示的蚀刻的结果可以是第一层26和第二层28的材料、侧壁的定向和用于蚀刻的蚀刻剂的函数。例如，继续该具体实例，其中每个第一层26均是Si0.50Ge0.50的层，并且每个第二层28均是Si的层，缓冲层22、第一层26和第二层28外延生长在块状Si衬底的(001)表面上，并且第一层26和第二层28的侧壁是(110)晶体表面。此外，蚀刻剂可以是湿蚀刻剂，诸如对Si0.50Ge0.50第一层26的(111)晶体表面具有选择性的稀释氢氧化铵-过氧化氢混合物(APM)、硫酸-过氧化氢混合物(SPM)等。这些条件可以产生从Si第二层28的(110)晶体侧壁表面向内凹刻的蚀刻的Si0.50Ge0.50第一层26b的(111)晶体凹刻表面。
图24A、图24B和图24C示出在经受图23A、图23B和图23C中描述的蚀刻步骤170之后和在继续进行如上讨论的处理步骤158至162之后的结构。如图24C所示，栅极电介质42与第二改性超晶格24b中的蚀刻的侧壁共形。此外，由于已经蚀刻蚀刻的第一层26b，所以栅电极44可以至少部分地延伸在第二层28的表面之间或更接近第二层28的表面。
在图25A、图25B和图25C中，在步骤170期间基本上仅蚀刻超晶格24的第一层26。由于该蚀刻步骤170，蚀刻的第一层26c的侧壁被各向同性地凹刻，从相应的侧上的第二层28的侧壁向内凹刻至鳍。该蚀刻产生第三改性超晶格24c。在一些实施例中，如图25A、图25B和图25C所示的蚀刻的结果可以是第一层26和第二层28的材料和用于蚀刻的蚀刻剂的函数。例如，继续该具体实例，其中每个第一层26均是Si0.50Ge0.50的层，并且每个第二层28均是Si的层，该蚀刻可以使用干各向同性蚀刻，诸如使用HCl气体、Cl2气体和/或NF3气体等的混合物。本领域技术人员将容易理解，可以通过控制蚀刻工艺的温度和压力更改HCl气体和Cl2气体的选择性。这些条件可以产生从Si第二层28的侧壁表面向内凹刻的蚀刻的Si0.50Ge0.50第一层26c的各向同性凹刻表面。
图26A、图26B和图26C示出在经受图25A、图25B和图25C中描述的蚀刻步骤170之后和在继续进行如上讨论的处理步骤158至162之后的结构。如图26C所示，栅极电介质42与第三改性超晶格24c中的蚀刻的侧壁共形。此外，由于已经蚀刻蚀刻的第一层26c，所以栅电极44可以至少部分地延伸在第二层28的表面之间或更接近第二层28的表面。
在图27A、图27B和图27C中，在步骤170期间基本上仅蚀刻超晶格24的第一层26。由于该蚀刻步骤170，去除第一层26。可以使用以上提供的任何蚀刻实例或对第一层26具有选择性的任何其他蚀刻较长的时间，直到去除第一层26。
图28A、图28B和图28C示出在经受图27A、图27B和图27C中描述的蚀刻步骤170之后和在继续进行如上讨论的处理步骤158至162之后的结构。如图28C所示，栅极电介质42与第二层28共形。如图所示，取决于相邻的第二层28之间的距离，栅极电介质42可以使相邻的第二层28之间合并。在其他实施例中，栅极电介质42可以不使相邻的第二层28之间合并。此外，由于已经去除第一层26，所以栅电极44可以至少部分地延伸在第二层28的表面之间。根据这些实施例的一些的器件可以是全环栅(GAA)器件。
在图22C、图24C、图26C和图28C的每个中的栅极电介质42和栅电极44的产生的配置可以产生由栅电极44生成的较大的电场，该电场影响第二层28中的沟道区中的电流。该较大的电场可以增加短沟道控制，即使在小的技术节点，诸如小于14nm。关于图21A至图21C、图23A至图23C、图25A至图25C和图27A至图27C中的不同蚀刻步骤170讨论的具体实例和图22A至图22C、图24A至图24C、图26A至图26C和图28A至图28C中产生的相应结构可以适用于n型器件，例如，n型finFET。
在图29A、图29B和图29C中，在步骤170期间基本上仅蚀刻超晶格24的第二层28。由于该蚀刻步骤170，蚀刻的第二层28d的侧壁从相应的侧上的第一层26的侧壁向内偏移向鳍。该蚀刻产生第四改性超晶格24d。在一些实施例中，如图29A、图29B和图29C所示的蚀刻的结果可以是第一层26和第二层28的材料、侧壁的定向和用于蚀刻的蚀刻剂的函数。例如，继续该具体实例，其中每个第一层26均是Si0.50Ge0.50的层，并且每个第二层28均是Si的层，缓冲层22、第一层26和第二层28外延生长在块状Si衬底的(110)表面上，并且第一层26和第二层28的侧壁是(111)晶体表面。此外，蚀刻剂可以是湿蚀刻剂，诸如对Si第二层28的(111)晶体表面具有选择性的四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等。这些条件可以产生从Si0.50Ge0.50第一层26的(111)晶体侧壁表面向内偏移的蚀刻的Si第二层28d的(111)晶体侧壁表面。
图30A、图30B和图30C示出在经受图29A、图29B和图29C中描述的蚀刻步骤170之后和在继续进行如上讨论的处理步骤158至162之后的结构。如图30C所示，栅极电介质42与第四改性超晶格24d中的蚀刻的侧壁共形。此外，由于已经蚀刻蚀刻的第二层28d，所以栅电极44可以至少部分地延伸在第一层26的表面之间或更接近第一层26的表面。
在图31A、图31B和图31C中，在步骤170期间基本上仅蚀刻超晶格24的第二层28。由于该蚀刻步骤170，蚀刻的第二层28e的侧壁被各向异性地凹刻，例如，根据晶面，从相应的侧上的第一层26的侧壁向内凹刻至鳍。该蚀刻产生第五改性超晶格24e。在一些实施例中，如图31A、图31B和图31C所示的蚀刻的结果可以是第一层26和第二层28的材料、侧壁的定向和用于蚀刻的蚀刻剂的函数。例如，继续该具体实例，其中每个第一层26均是Si0.50Ge0.50的层，并且每个第二层28均是Si的层，缓冲层22、第一层26和第二层28外延生长在块状Si衬底的(001)表面上，并且第一层26和第二层28的侧壁是(110)晶体表面。此外，蚀刻剂可以是湿蚀刻剂，诸如对Si第二层28的(111)晶体表面具有选择性的TMAH、氢氧化铵(NH4OH)等。这些条件可以产生从Si0.50Ge0.50第一层26的(111)晶体侧壁表面向内凹刻的蚀刻的Si第二层28e的(111)晶体凹刻表面。
图32A、图32B和图32C示出在经受图31A、图31B和图31C中描述的蚀刻步骤170之后和在继续进行如上讨论的处理步骤158至162之后的结构。如图32C所示，栅极电介质42与第五改性超晶格24e中的蚀刻的侧壁共形。此外，由于已经蚀刻蚀刻的第二层28e，所以栅电极44可以至少部分地延伸在第一层26的表面之间或更接近第一层26的表面。
在图33A、图33B和图33C中，在步骤170期间基本上仅蚀刻超晶格24的第二层28。由于该蚀刻步骤170，蚀刻的第二层28f的侧壁被各向同性地凹刻，从相应的侧上的第一层26的侧壁向内凹刻至鳍。该蚀刻产生第六改性超晶格24f。在一些实施例中，如图33A、图33B和图33C所示的蚀刻的结果可以是第一层26和第二层28的材料和用于蚀刻的蚀刻剂的函数。例如，继续该具体实例，其中每个第一层26均是Si0.50Ge0.50的层，并且每个第二层28均是Si的层，该蚀刻可以使用干各向同性蚀刻，诸如使用HCl气体、Cl2气体和/或NF3气体等的混合物。本领域技术人员将容易理解，可以通过控制蚀刻工艺的温度和压力更改HCl气体和Cl2气体的选择性。这些条件可以产生从Si0.50Ge0.50第一层26的侧壁表面向内凹刻的蚀刻的Si第二层28f的各向同性凹刻表面。
图34A、图34B和图34C示出在经受图33A、图33B和图33C中描述的蚀刻步骤170之后和在继续进行如上讨论的处理步骤158至162之后的结构。如图34C所示，栅极电介质42与第六改性超晶格24f中的蚀刻的侧壁共形。此外，由于已经蚀刻蚀刻的第二层28f，所以栅电极44可以至少部分地延伸在第一层26的表面之间或更接近第一层26的表面。
在图35A、图35B和图35C中，在步骤170期间基本上仅蚀刻超晶格24的第二层28。由于该蚀刻步骤170，去除第二层28。可以使用以上提供的任何蚀刻实例或对第二层28具有选择性的任何其他蚀刻较长的时间，直到去除第二层28。
图36A、图36B和图36C示出在经受图35A、图35B和图35C中描述的蚀刻步骤170之后和在继续进行如上讨论的处理步骤158至162之后的结构。如图36C所示，栅极电介质42与第一层26共形。如图所示，取决于相邻的第一层26之间的距离，栅极电介质42可以使相邻的第一层26之间合并。在其他实施例中，栅极电介质42可以不使相邻的第一层26之间合并。此外，由于已经去除第二层28，所以栅电极44可以至少部分地延伸在第一层26的表面之间。根据这些实施例的一些的器件可以是GAA器件。
在图30C、图32C、图34C和图36C的每个中的栅极电介质42和栅电极44的产生的配置可以产生由栅电极44生成的较大的电场，该电场影响第一层26中的沟道区中的电流。该较大的电场可以增加短沟道控制，即使在小的技术节点，诸如小于14nm。关于图29A至图29C、图31A至图31C、图33A至图33C和图35A至图35C中的不同蚀刻步骤170讨论的具体实例和图30A至图30C、图32A至图32C、图34A至图34C和图36A至图36C中产生的相应结构可以适用于p型器件，例如，p型finFET。
一些实施例预期包括应力超晶格的诸如鳍的结构，其中，应力超晶格具有交替层，该交替层具有相反的应变类型(例如，拉伸对压缩)。例如，应力超晶格可以包括交替的压缩应变层和拉伸应变层。超晶格可以具有任何数量的这些层。与差不多的单应变层结构相比，通过交替的压缩应变层和拉伸应变层，每个层中的应力在结构的上部(例如，鳍)中可以不退化。例如，一些应力可能通过弹性弛豫而在单应变层的上部中损失，特别是在较小的技术节点，但是在一些实施例中，抵消邻近的层中的应力可以防止任何层中的显著的弹性弛豫。甚至进一步地，通过增大这些交替层的数量，可以实现每个层中的较少的应力退化。发明人实施了模拟，其中弛豫的缓冲层、压缩应变层和拉伸应变层的材料保持不变并且鳍高度改变以观察不同鳍结构的上部处的应力。该模拟包括单应变层鳍、具有四层超晶格(超晶格具有交替的压缩应变层和拉伸应变层)的鳍以及具有八层超晶格(超晶格具有交替的压缩应变层和拉伸应变层)的鳍。对于每个鳍结构，随着鳍高度增大，具有单应变层的鳍在鳍的上部处具有最显著的应力退化，而具有八层超晶格的鳍在鳍的上部处具有最小量的应力退化。这可以减小布局依赖效应，其可以有助于缩放有源区鳍的布局。由于将鳍的布局按比例缩小至较小的技术节点，可以成比例地增大单应变层中的弹性弛豫。使应力超晶格具有如上讨论的交替的应变层可以减轻这种效应。
通过使层由于自然晶格常数失配而应变以及外延生长，一些实施例可以在沟道区中具有较少依赖于器件的间距缩放的适当的应力。例如，由于器件缩放至较小的技术节点，通过源极区和漏极区中的传统的嵌入应力源在沟道区中引起的应力发生退化。因此，传统的结构的沟道应力可能依赖于器件的尺寸。一些实施例通过引起基于沟道区中的材料的自然晶格常数的失配的应力可以避免这种缺陷，并且因此，器件的沟道区中的应力可以较少依赖于器件的间距缩放。
一些实施例预期诸如鳍中的沟道区，其具有诸如拐角的不规则，其中，沟道区中的电场可以增大，从而使得载流子密度可能增大。如上讨论的，关于图22C、图24C、图26C、图28C、图30C、图32C、图34C和图36C讨论的实施例可以产生由栅电极44生成的较大的电场，该电场影响第一层26或第二层28中的沟道区中的电流。在那些实施例中，该增大的电场可以使未蚀刻的层的拐角附近的载流子密度增大。这可以改进器件的栅极控制并且可以减小短沟道效应。在以上讨论的具有一组蚀刻的层的一些实施例的模拟中，观察到，相对于传统的鳍器件，导通电流(Ion)的电流密度在较小的技术节点处增大，诸如具有14nm或更小的沟道长度的器件。此外，在一些实施例的其他模拟中，相对于传统的鳍器件，亚阈值斜率在较小的技术节点处减小，诸如具有14nm或更小的沟道长度的器件。
在沟道区中具有不规则的这些实施例中，第一层26和第二层28不一定需要应变。一组可以是弛豫的，而另一组是拉伸应变的；一组可以是弛豫的，而另一组是压缩应变的；一组可以是拉伸应变的，而另一组是压缩应变的；或两组均可以是弛豫的。如传统已知的，应力可以增大载流子迁移率。在如以上讨论的具有交替的压缩应变层和拉伸应变层的一些实施例中，蚀刻层的一组(例如，第一层26或第二层28)可以导致层的另一组中的应力的一些退化。然而，层的未蚀刻组可以保持应变以实现更高的载流子迁移率。此外，层的蚀刻组的蚀刻程度可以影响层的未蚀刻组中的应力退化。例如，增大层的蚀刻组的蚀刻量可以导致层的未蚀刻组中的增大的应力退化。
此外，一些实施例可以容易地集成到工艺和器件中。在p型器件和n型器件的制造期间可以使用相同的超晶格结构。因此，相同的超晶格结构可以容易地集成到互补器件内。例如，图37示出根据一些实施例的包括n型器件区200和p型器件区300的互补器件结构的截面图。一些实施例预期具有以上描述的结构的任何组合的互补器件。例如，在具有Si0.50Ge0.50第一层26和Si第二层28的具体实例的背景中，并且对于具有n型器件和p型器件的互补器件，图18A至图18C、图22A至图22C、图24A至图24C、图26A至图26C和图28A至图28C中的任何结构可以用于n型器件区200中的n型器件，例如，n型finFET，并且图18A至图18C、图30A至图30C、图32A至图32C、图34A至图34C和图36A至图36C中的任何结构可以用于p型器件区300中的p型器件，例如，p型finFET。虽然在n型器件区200和p型器件区300中均示出第一层26和第二层28，但是可以从区域200或300去除或省略第一层26(诸如图28A至图28C)，和/或如图36A至图36C，可以从一个区域(例如，在适当的情况下，区域200或300的另一个)去除或省略第二层28。
实施例是一种结构。该结构包括沟道区、第一源极/漏极区、第二源极/漏极区、介电层和栅电极。沟道区包括位于衬底之上的第一半导体层。每个第一半导体层均与相邻的第一半导体层分隔开，并且每个第一半导体层均具有第一侧壁和第二侧壁。第一侧壁沿着垂直于衬底延伸的第一平面对准，并且第二侧壁沿着垂直于衬底延伸的第二平面对准。第一源极/漏极区和第二源极/漏极区设置在沟道区的相对两侧上。每个第一半导体层均从第一源极/漏极区延伸至第二源极/漏极区。介电层接触第一半导体层的第一侧壁和第二侧壁，并且介电层延伸至第一平面和第二平面之间的区域内。栅电极位于介电层上方。
在上述结构中，其中，每个所述第一半导体层均具有顶面和底面，所述介电层接触所述第一半导体层的所述顶面和所述底面。
在上述结构中，其中，每个所述第一半导体层均具有顶面和底面，所述介电层接触所述第一半导体层的所述顶面和所述底面，每个所述第一半导体层均是压缩应变的。
在上述结构中，其中，每个所述第一半导体层均具有顶面和底面，所述介电层接触所述第一半导体层的所述顶面和所述底面，每个所述第一半导体层均是拉伸应变的。
在上述结构中，其中，所述沟道区包括第二半导体层，所述第一半导体层与所述第二半导体层交替和垂直地堆叠。
在上述结构中，其中，所述沟道区包括第二半导体层，所述第一半导体层与所述第二半导体层交替和垂直地堆叠，每个所述第二半导体层均具有第三侧壁和第四侧壁，所述第三侧壁和所述第四侧壁设置在所述第一平面和所述第二平面之间。
在上述结构中，其中，所述沟道区包括第二半导体层，所述第一半导体层与所述第二半导体层交替和垂直地堆叠，每个所述第二半导体层均具有凹刻侧面，所述凹刻侧面具有晶面的表面，所述凹刻侧面在所述第一平面和所述第二平面之间延伸。
在上述结构中，其中，所述沟道区包括第二半导体层，所述第一半导体层与所述第二半导体层交替和垂直地堆叠，每个所述第二半导体层均具有凹刻侧面，所述凹刻侧面具有不是晶面的表面，所述凹刻侧面在所述第一平面和所述第二平面之间延伸。
在上述结构中，其中，所述沟道区包括第二半导体层，所述第一半导体层与所述第二半导体层交替和垂直地堆叠，每个所述第一半导体层均是压缩应变的，并且每个所述第二半导体层均是拉伸应变的。
在上述结构中，其中，所述沟道区包括第二半导体层，所述第一半导体层与所述第二半导体层交替和垂直地堆叠，每个所述第一半导体层均是拉伸应变的，并且每个所述第二半导体层均是压缩应变的。
另一实施例是一种结构。该结构包括n型器件和p型器件。n型器件包括第一沟道区、第一源极/漏极区、第二源极/漏极区、第一栅极电介质和第一栅电极。第一沟道区包括第一超晶格，第一超晶格包括交替的第一层和第二层。第一层是第一半导体材料，并且第二层是第二半导体材料。第一源极/漏极区和第二源极/漏极区设置在第一沟道区的相对两侧上。第一层和第二层的每个均从第一源极/漏极区延伸至第二源极/漏极区。第一栅极电介质位于第一超晶格上。第一栅电极位于第一栅极电介质上。p型器件包括第二沟道区、第三源极/漏极区、第四源极/漏极区、第二栅极电介质和第二栅电极。第二沟道区包括第二超晶格，第二超晶格包括交替的第三层和第四层。第三层是第一半导体材料，并且第四层是第二半导体材料。第一半导体材料和第二半导体材料在第二超晶格中以与第一超晶格中相同的顺序排列。第三源极/漏极区和第四源极/漏极区设置在第二沟道区的相对两侧上。第三层和第四层的每个均从第三源极/漏极区延伸至第四源极/漏极区。第二栅极电介质位于第二超晶格上。第二栅电极位于第二栅极电介质上。
在上述结构中，其中，所述第一层和所述第三层的每个均是压缩应变的，并且所述第二层和所述第四层的每个均是拉伸应变的。
在上述结构中，其中，每个所述第一层均具有第一侧壁和第二侧壁，所述第一侧壁沿着第一平面对准，所述第二侧壁沿着第二平面对准，所述第二层的侧面在所述第一平面和所述第二平面之间延伸，和每个所述第四层均具有第三侧壁和第四侧壁，所述第三侧壁沿着第三平面对准，所述第四侧壁沿着第四平面对准，所述第三层的侧面在所述第三平面和所述第四平面之间延伸。
又一实施例是一种方法。该方法包括形成包括超晶格的鳍，超晶格包括交替的第一层和第二层；在形成鳍之后，选择性地蚀刻第一层；在选择性地蚀刻第一层之后，在第二层上形成栅极电介质；以及在栅极电介质上形成栅电极。
在上述方法中，其中，选择性地蚀刻所述第一层完全去除所述第一层。
在上述方法中，其中，选择性地蚀刻是各向异性蚀刻。
在上述方法中，其中，选择性地蚀刻是各向同性蚀刻。
在上述方法中，其中，所述第一层是压缩应变的，并且所述第二层是拉伸应变的。
在上述方法中，其中，所述第一层是拉伸应变的，并且所述第二层是压缩应变的。
在上述方法中，还包括：在所述超晶格上形成伪栅极堆叠件；在所述伪栅极堆叠件周围形成电介质；以及去除所述伪栅极堆叠件，在去除所述伪栅极堆叠件之后实施选择性蚀刻。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种结构，包括：
沟道区，包括位于衬底之上的第一半导体层，每个所述第一半导体层均与相邻的所述第一半导体层分隔开，每个所述第一半导体层均具有第一侧壁和第二侧壁，所述第一侧壁沿着垂直于所述衬底延伸的第一平面对准，所述第二侧壁沿着垂直于所述衬底延伸的第二平面对准；
第一源极/漏极区和第二源极/漏极区，设置在所述沟道区的相对两侧上，每个所述第一半导体层均从所述第一源极/漏极区延伸至所述第二源极/漏极区；
介电层，接触所述第一半导体层的所述第一侧壁和所述第二侧壁，所述介电层延伸至所述第一平面和所述第二平面之间的区域内；以及
栅电极，位于所述介电层上方。
2.根据权利要求1所述的结构，其中，每个所述第一半导体层均具有顶面和底面，所述介电层接触所述第一半导体层的所述顶面和所述底面。
3.根据权利要求2所述的结构，其中，每个所述第一半导体层均是压缩应变的。
4.根据权利要求2所述的结构，其中，每个所述第一半导体层均是拉伸应变的。
5.根据权利要求1所述的结构，其中，所述沟道区包括第二半导体层，所述第一半导体层与所述第二半导体层交替和垂直地堆叠。
6.根据权利要求5所述的结构，其中，每个所述第二半导体层均具有第三侧壁和第四侧壁，所述第三侧壁和所述第四侧壁设置在所述第一平面和所述第二平面之间。
7.根据权利要求5所述的结构，其中，每个所述第二半导体层均具有凹刻侧面，所述凹刻侧面具有晶面的表面，所述凹刻侧面在所述第一平面和所述第二平面之间延伸。
8.根据权利要求5所述的结构，其中，每个所述第二半导体层均具有凹刻侧面，所述凹刻侧面具有不是晶面的表面，所述凹刻侧面在所述第一平面和所述第二平面之间延伸。
9.一种结构，包括：
n型器件，包括：
第一沟道区，包括第一超晶格，所述第一超晶格包括交替的第一层和第二层，所述第一层是第一半导体材料，所述第二层是第二半导体材料，
第一源极/漏极区和第二源极/漏极区，设置在所述第一沟道区的相对两侧上，所述第一层和所述第二层的每个均从所述第一源极/漏极区延伸至所述第二源极/漏极区，
第一栅极电介质，位于所述第一超晶格上，和
第一栅电极，位于所述第一栅极电介质上；以及
p型器件，包括：
第二沟道区，包括第二超晶格，所述第二超晶格包括交替的第三层和第四层，所述第三层是所述第一半导体材料，所述第四层是所述第二半导体材料，所述第一半导体材料和所述第二半导体材料在所述第二超晶格中以与所述第一超晶格中相同的顺序排列，
第三源极/漏极区和第四源极/漏极区，设置在所述第二沟道区的相对两侧上，所述第三层和所述第四层的每个均从所述第三源极/漏极区延伸至所述第四源极/漏极区，
第二栅极电介质，位于所述第二超晶格上，和
第二栅电极，位于所述第二栅极电介质上。
10.一种方法，包括：
形成包括超晶格的鳍，所述超晶格包括交替的第一层和第二层；
在形成所述鳍之后，选择性地蚀刻所述第一层；
在选择性地蚀刻所述第一层之后，在所述第二层上形成栅极电介质；以及
在所述栅极电介质上形成栅电极。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735804A (zh) * 2017-04-25 2018-11-02 中芯国际集成电路制造(上海)有限公司 晶体管及其制作方法
CN112750769A (zh) * 2019-10-29 2021-05-04 台湾积体电路制造股份有限公司 用于形成堆叠层的方法及其形成的器件
CN114520192A (zh) * 2021-01-13 2022-05-20 台湾积体电路制造股份有限公司 半导体器件和方法
US12463047B2 (en) 2019-10-29 2025-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked layers and devices formed thereof

Families Citing this family (374)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US9917195B2 (en) * 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US9698266B1 (en) * 2016-03-09 2017-07-04 International Business Machines Corporation Semiconductor device strain relaxation buffer layer
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
WO2017189123A1 (en) * 2016-04-25 2017-11-02 Applied Materials, Inc. Horizontal gate all around device nanowire air gap spacer formation
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) * 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
WO2018090001A1 (en) * 2016-11-14 2018-05-17 Tokyo Electron Limited Method of forming gate spacer for nanowire fet device
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR102762543B1 (ko) 2016-12-14 2025-02-05 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR102700194B1 (ko) 2016-12-19 2024-08-28 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
USD876504S1 (en) 2017-04-03 2020-02-25 Asm Ip Holding B.V. Exhaust flow control ring for semiconductor deposition apparatus
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US10325845B2 (en) * 2017-06-21 2019-06-18 Qualcomm Incorporated Layout technique for middle-end-of-line
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR102277610B1 (ko) * 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10685884B2 (en) 2017-07-31 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including a Fin-FET and method of manufacturing the same
TWI815813B (zh) 2017-08-04 2023-09-21 荷蘭商Ａｓｍ智慧財產控股公司 用於分配反應腔內氣體的噴頭總成
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10553495B2 (en) * 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
US11639811B2 (en) 2017-11-27 2023-05-02 Asm Ip Holding B.V. Apparatus including a clean mini environment
TWI779134B (zh) 2017-11-27 2022-10-01 荷蘭商Ａｓｍ智慧財產控股私人有限公司 用於儲存晶圓匣的儲存裝置及批爐總成
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI852426B (zh) 2018-01-19 2024-08-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沈積方法
KR102695659B1 (ko) 2018-01-19 2024-08-14 에이에스엠 아이피 홀딩 비.브이. 플라즈마 보조 증착에 의해 갭 충진 층을 증착하는 방법
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102657269B1 (ko) 2018-02-14 2024-04-16 에이에스엠 아이피 홀딩 비.브이. 주기적 증착 공정에 의해 기판 상에 루테늄-함유 막을 증착하는 방법
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR102600229B1 (ko) 2018-04-09 2023-11-10 에이에스엠 아이피 홀딩 비.브이. 기판 지지 장치, 이를 포함하는 기판 처리 장치 및 기판 처리 방법
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
KR102709511B1 (ko) 2018-05-08 2024-09-24 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
US12272527B2 (en) 2018-05-09 2025-04-08 Asm Ip Holding B.V. Apparatus for use with hydrogen radicals and method of using same
TWI879056B (zh) 2018-05-11 2025-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
TWI840362B (zh) 2018-06-04 2024-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 水氣降低的晶圓處置腔室
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US11362200B2 (en) * 2018-06-08 2022-06-14 Purdue Research Foundation Enhanced cascade field effect transistor
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102854019B1 (ko) 2018-06-27 2025-09-02 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 필름 및 구조체
CN112292477A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
KR102686758B1 (ko) 2018-06-29 2024-07-18 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
TWI698912B (zh) * 2018-09-03 2020-07-11 環球晶圓股份有限公司 磊晶基板及其製造方法
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344B (zh) 2018-10-01 2024-10-25 Asmip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US12378665B2 (en) 2018-10-26 2025-08-05 Asm Ip Holding B.V. High temperature coatings for a preclean and etch apparatus and related methods
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR102748291B1 (ko) 2018-11-02 2024-12-31 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TWI874340B (zh) 2018-12-14 2025-03-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR102727227B1 (ko) 2019-01-22 2024-11-07 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TWI873122B (zh) 2019-02-20 2025-02-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
JP7509548B2 (ja) 2019-02-20 2024-07-02 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
TWI838458B (zh) 2019-02-20 2024-04-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於3d nand應用中之插塞填充沉積之設備及方法
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
KR102782593B1 (ko) 2019-03-08 2025-03-14 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR102858005B1 (ko) 2019-03-08 2025-09-09 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR102809999B1 (ko) 2019-04-01 2025-05-19 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR102869364B1 (ko) 2019-05-07 2025-10-10 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP7598201B2 (ja) 2019-05-16 2024-12-11 エーエスエム・アイピー・ホールディング・ベー・フェー ウェハボートハンドリング装置、縦型バッチ炉および方法
JP7612342B2 (ja) 2019-05-16 2025-01-14 エーエスエム・アイピー・ホールディング・ベー・フェー ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR102918757B1 (ko) 2019-06-10 2026-01-28 에이에스엠 아이피 홀딩 비.브이. 석영 에피택셜 챔버를 세정하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
KR102765096B1 (ko) * 2019-06-26 2025-02-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR102911421B1 (ko) 2019-07-03 2026-01-12 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646B (zh) 2019-07-10 2026-02-10 Asmip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR102895115B1 (ko) 2019-07-16 2025-12-03 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102860110B1 (ko) 2019-07-17 2025-09-16 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
TWI839544B (zh) 2019-07-19 2024-04-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成形貌受控的非晶碳聚合物膜之方法
KR102903090B1 (ko) 2019-07-19 2025-12-19 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
CN112309843B (zh) 2019-07-29 2026-01-23 Asmip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
KR20210015655A (ko) 2019-07-30 2021-02-10 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 방법
CN112309900B (zh) 2019-07-30 2025-11-04 Asmip私人控股有限公司 基板处理设备
CN112309899B (zh) 2019-07-30 2025-11-14 Asmip私人控股有限公司 基板处理设备
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
KR20210018761A (ko) 2019-08-09 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 냉각 장치를 포함한 히터 어셈블리 및 이를 사용하는 방법
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP7810514B2 (ja) 2019-08-21 2026-02-03 エーエスエム・アイピー・ホールディング・ベー・フェー 成膜原料混合ガス生成装置及び成膜装置
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
TWI838570B (zh) 2019-08-23 2024-04-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 使用雙(二乙基胺基)矽烷藉由peald沉積具有經改良品質之氧化矽膜的方法
KR102868968B1 (ko) 2019-09-03 2025-10-10 에이에스엠 아이피 홀딩 비.브이. 칼코지나이드 막 및 상기 막을 포함한 구조체를 증착하기 위한 방법 및 장치
KR102806450B1 (ko) 2019-09-04 2025-05-12 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR102733104B1 (ko) 2019-09-05 2024-11-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11189728B2 (en) * 2019-09-05 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US12469693B2 (en) 2019-09-17 2025-11-11 Asm Ip Holding B.V. Method of forming a carbon-containing layer and structure including the layer
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202128273A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體注入系統、及將材料沉積於反應室內之基板表面上的方法
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
KR102879443B1 (ko) 2019-10-10 2025-11-03 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR102845724B1 (ko) 2019-10-21 2025-08-13 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
US11348840B2 (en) 2019-10-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR102442812B1 (ko) * 2019-10-30 2022-09-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR102890638B1 (ko) 2019-11-05 2025-11-25 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR102861314B1 (ko) 2019-11-20 2025-09-17 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697B (zh) 2019-11-26 2025-07-29 Asmip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885693B (zh) 2019-11-29 2025-06-10 Asmip私人控股有限公司 基板处理设备
CN112885692B (zh) 2019-11-29 2025-08-15 Asmip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN112992667A (zh) 2019-12-17 2021-06-18 Asm Ip私人控股有限公司 形成氮化钒层的方法和包括氮化钒层的结构
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
KR20210089077A (ko) 2020-01-06 2021-07-15 에이에스엠 아이피 홀딩 비.브이. 가스 공급 어셈블리, 이의 구성 요소, 및 이를 포함하는 반응기 시스템
JP7636892B2 (ja) 2020-01-06 2025-02-27 エーエスエム・アイピー・ホールディング・ベー・フェー チャネル付きリフトピン
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102882467B1 (ko) 2020-01-16 2025-11-05 에이에스엠 아이피 홀딩 비.브이. 고 종횡비 피처를 형성하는 방법
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TWI889744B (zh) 2020-01-29 2025-07-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 污染物捕集系統、及擋板堆疊
US11417764B2 (en) * 2020-01-29 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interface profile control in epitaxial structures for semiconductor devices
US11217586B2 (en) 2020-01-31 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having dummy fin physically separating the first and second gate stacks
TWI871421B (zh) 2020-02-03 2025-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 包括釩或銦層的裝置、結構及其形成方法、系統
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146691A (zh) 2020-02-13 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體分配總成、噴淋板總成、及調整至反應室之氣體的傳導率之方法
KR102916725B1 (ko) 2020-02-13 2026-01-23 에이에스엠 아이피 홀딩 비.브이. 수광 장치를 포함하는 기판 처리 장치 및 수광 장치의 교정 방법
TWI855223B (zh) 2020-02-17 2024-09-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法
DE102020115279B4 (de) 2020-02-19 2024-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum ausbilden einer halbleitervorrichtung
TWI895326B (zh) 2020-02-28 2025-09-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 專用於零件清潔的系統
KR20210113043A (ko) 2020-03-04 2021-09-15 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 정렬 고정구
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR102775390B1 (ko) 2020-03-12 2025-02-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
US12173404B2 (en) 2020-03-17 2024-12-24 Asm Ip Holding B.V. Method of depositing epitaxial material, structure formed using the method, and system for performing the method
KR102755229B1 (ko) 2020-04-02 2025-01-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TWI887376B (zh) 2020-04-03 2025-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 半導體裝置的製造方法
TWI888525B (zh) 2020-04-08 2025-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
TW202143328A (zh) 2020-04-21 2021-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於調整膜應力之方法
TW202208671A (zh) 2020-04-24 2022-03-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括硼化釩及磷化釩層的結構之方法
TWI887400B (zh) 2020-04-24 2025-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於穩定釩化合物之方法及設備
KR102866804B1 (ko) 2020-04-24 2025-09-30 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
TWI884193B (zh) 2020-04-24 2025-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含氮化釩層及包含該層的結構之方法
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR102783898B1 (ko) 2020-04-29 2025-03-18 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR102812354B1 (ko) * 2020-04-29 2025-05-27 삼성전자주식회사 반도체 소자
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
JP7726664B2 (ja) 2020-05-04 2025-08-20 エーエスエム・アイピー・ホールディング・ベー・フェー 基板を処理するための基板処理システム
JP7736446B2 (ja) 2020-05-07 2025-09-09 エーエスエム・アイピー・ホールディング・ベー・フェー 同調回路を備える反応器システム
KR102788543B1 (ko) 2020-05-13 2025-03-27 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202146699A (zh) 2020-05-15 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
US11769821B2 (en) 2020-05-15 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a corner spacer
DE102020132620B4 (de) 2020-05-15 2026-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und Verfahren
KR102905441B1 (ko) 2020-05-19 2025-12-30 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145079A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 기판을 처리하기 위한 플랜지 및 장치
KR102795476B1 (ko) 2020-05-21 2025-04-11 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR102702526B1 (ko) 2020-05-22 2024-09-03 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
KR20210146802A (ko) 2020-05-26 2021-12-06 에이에스엠 아이피 홀딩 비.브이. 붕소 및 갈륨을 함유한 실리콘 게르마늄 층을 증착하는 방법
TWI876048B (zh) 2020-05-29 2025-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
KR20210156219A (ko) 2020-06-16 2021-12-24 에이에스엠 아이피 홀딩 비.브이. 붕소를 함유한 실리콘 게르마늄 층을 증착하는 방법
US11855163B2 (en) 2020-06-23 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR102916735B1 (ko) 2020-06-24 2026-01-23 에이에스엠 아이피 홀딩 비.브이. 실리콘이 구비된 층을 형성하는 방법
TWI873359B (zh) 2020-06-30 2025-02-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
US12431354B2 (en) 2020-07-01 2025-09-30 Asm Ip Holding B.V. Silicon nitride and silicon oxide deposition methods using fluorine inhibitor
TW202202649A (zh) 2020-07-08 2022-01-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TWI878570B (zh) 2020-07-20 2025-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
KR20220011092A (ko) 2020-07-20 2022-01-27 에이에스엠 아이피 홀딩 비.브이. 전이 금속층을 포함하는 구조체를 형성하기 위한 방법 및 시스템
US11527653B2 (en) 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
TW202219303A (zh) 2020-07-27 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 薄膜沉積製程
US11764221B2 (en) 2020-07-30 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11501812B2 (en) 2020-07-31 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices including ferroelectric memory and methods of forming the same
US11527621B2 (en) 2020-08-05 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate electrode deposition and structure formed thereby
KR20220020210A (ko) 2020-08-11 2022-02-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 티타늄 알루미늄 카바이드 막 구조체 및 관련 반도체 구조체를 증착하는 방법
US11640983B2 (en) 2020-08-14 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11522062B2 (en) 2020-08-14 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing an etch stop layer and an inter-layer dielectric on a source/drain region
KR102915124B1 (ko) 2020-08-14 2026-01-19 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
US11646377B2 (en) 2020-08-21 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
KR20220026500A (ko) 2020-08-25 2022-03-04 에이에스엠 아이피 홀딩 비.브이. 표면을 세정하는 방법
TW202534193A (zh) 2020-08-26 2025-09-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成金屬氧化矽層及金屬氮氧化矽層的方法
KR20220027772A (ko) 2020-08-27 2022-03-08 에이에스엠 아이피 홀딩 비.브이. 다중 패터닝 공정을 사용하여 패터닝된 구조체를 형성하기 위한 방법 및 시스템
TWI904232B (zh) 2020-09-10 2025-11-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積間隙填充流體之方法及相關系統和裝置
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
KR20220036866A (ko) 2020-09-16 2022-03-23 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물 증착 방법
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TWI889903B (zh) 2020-09-25 2025-07-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
CN114388427A (zh) 2020-10-06 2022-04-22 Asm Ip私人控股有限公司 用于在特征的侧壁上形成氮化硅的方法和系统
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR102873665B1 (ko) 2020-10-15 2025-10-17 에이에스엠 아이피 홀딩 비.브이. 반도체 소자의 제조 방법, 및 ether-cat을 사용하는 기판 처리 장치
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202229620A (zh) 2020-11-12 2022-08-01 特文特大學 沉積系統、用於控制反應條件之方法、沉積方法
TW202229795A (zh) 2020-11-23 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具注入器之基板處理設備
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充間隙之方法與相關之系統及裝置
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US12255053B2 (en) 2020-12-10 2025-03-18 Asm Ip Holding B.V. Methods and systems for depositing a layer
TW202233884A (zh) 2020-12-14 2022-09-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成臨限電壓控制用之結構的方法
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202232639A (zh) 2020-12-18 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具有可旋轉台的晶圓處理設備
TW202226899A (zh) 2020-12-22 2022-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具匹配器的電漿處理裝置
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
TW202242184A (zh) 2020-12-22 2022-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 前驅物膠囊、前驅物容器、氣相沉積總成、及將固態前驅物裝載至前驅物容器中之方法
US11469229B2 (en) 2021-01-15 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11798943B2 (en) 2021-02-18 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor source/drain contacts and methods of forming the same
US11605635B2 (en) 2021-02-26 2023-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming same
US20220285491A1 (en) * 2021-03-02 2022-09-08 Qualcomm Incorporated Transistor source/drain epitaxy blocker
US11652049B2 (en) 2021-03-10 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof
US11742290B2 (en) 2021-03-10 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming thereof
US11695042B2 (en) 2021-04-08 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor contacts and methods of forming the same
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
US12477764B2 (en) 2021-05-13 2025-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a source/drain of a semiconductor device using multiple implantation processes
US12080553B2 (en) 2021-05-13 2024-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US12310050B2 (en) 2021-05-20 2025-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method of forming the same
US12336211B2 (en) 2021-05-27 2025-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric layer on semiconductor device and method of forming the same
US11804532B2 (en) 2021-08-27 2023-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices with superlattice channel
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
US12148672B2 (en) 2021-11-04 2024-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid fin structure of semiconductor device and method of forming same
USD1099184S1 (en) 2021-11-29 2025-10-21 Asm Ip Holding B.V. Weighted lift pin
USD1060598S1 (en) 2021-12-03 2025-02-04 Asm Ip Holding B.V. Split showerhead cover
US12363974B2 (en) 2021-12-29 2025-07-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of semiconductor device and method of forming same
US12272600B2 (en) 2022-01-12 2025-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Contact features of semiconductor device and method of forming same
US12417945B2 (en) 2022-02-14 2025-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contact features of semiconductor device and method of forming same
US20230282750A1 (en) 2022-03-04 2023-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric Layers for Semiconductor Devices and Methods of Forming the Same
US12408420B2 (en) 2022-03-29 2025-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20230378256A1 (en) 2022-05-17 2023-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor Gate Isolation Structures and Methods of Forming the Same
DE102023105499A1 (de) 2022-07-14 2024-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Transistorkontakte und verfahren zum bilden derselben
US20240339524A1 (en) 2023-04-06 2024-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor contact structures and methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100456498C (zh) * 2002-10-01 2009-01-28 三星电子株式会社 具有多个叠置沟道的场效应晶体管
US7518195B2 (en) * 2004-10-21 2009-04-14 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060292765A1 (en) 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
KR100487566B1 (ko) 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8776734B1 (en) 2008-05-19 2014-07-15 Innovative Environmental Solutions, Llc Remedial system: a pollution control device for utilizing and abating volatile organic compounds
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
FR2945891B1 (fr) 2009-05-19 2011-07-15 Commissariat Energie Atomique Structure semiconductrice et procede de realisation d'une structure semiconductrice.
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8609518B2 (en) 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
DE112011105926T5 (de) 2011-12-09 2014-09-18 Intel Corporation Belastungskompensation in Transistoren
CN103999226B (zh) * 2011-12-19 2017-02-15 英特尔公司 在栅绕式架构中的锗和iii‑v纳米线及纳米带的cmos实现
DE112011105995B4 (de) 2011-12-23 2020-08-06 Intel Corporation Herstellungsverfahren für eine nicht-planare Rundum-Gate-Schaltung
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8633516B1 (en) 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8497177B1 (en) 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
DE112013006527B4 (de) * 2013-03-15 2024-08-29 Sony Corporation Nanodrahttransistor mit Unterschicht-Ätzstopps
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US20150069327A1 (en) 2013-09-11 2015-03-12 International Business Machines Corporation Fin field-effect transistors with superlattice channels
US9263338B2 (en) * 2013-10-23 2016-02-16 Stmicroelectronics, Inc. Semiconductor device including vertically spaced semiconductor channel structures and related methods
US9431512B2 (en) * 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9391176B2 (en) * 2014-10-23 2016-07-12 Globalfoundries Inc. Multi-gate FETs having corrugated semiconductor stacks and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100456498C (zh) * 2002-10-01 2009-01-28 三星电子株式会社 具有多个叠置沟道的场效应晶体管
US7518195B2 (en) * 2004-10-21 2009-04-14 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels
US20140151639A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Nanomesh complementary metal-oxide-semiconductor field effect transistors

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735804A (zh) * 2017-04-25 2018-11-02 中芯国际集成电路制造(上海)有限公司 晶体管及其制作方法
CN108735804B (zh) * 2017-04-25 2021-05-14 中芯国际集成电路制造(上海)有限公司 晶体管及其制作方法
CN112750769A (zh) * 2019-10-29 2021-05-04 台湾积体电路制造股份有限公司 用于形成堆叠层的方法及其形成的器件
US12463047B2 (en) 2019-10-29 2025-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked layers and devices formed thereof
CN114520192A (zh) * 2021-01-13 2022-05-20 台湾积体电路制造股份有限公司 半导体器件和方法

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