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CN106206286A - 蚀刻方法 - Google Patents

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CN106206286A
CN106206286A CN201610346574.3A CN201610346574A CN106206286A CN 106206286 A CN106206286 A CN 106206286A CN 201610346574 A CN201610346574 A CN 201610346574A CN 106206286 A CN106206286 A CN 106206286A
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泽田石真之
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Abstract

本发明提供一种蚀刻方法。该蚀刻方法对具有多层膜的第一区域和具有单层的氧化硅膜的第二区域进行蚀刻，该多层膜是通过将氧化硅膜和氮化硅膜交替地层叠而构成的。一个实施方式的方法包括以下工序：第一等离子体处理工序，在等离子体处理装置的处理容器内生成包含碳氟化合物气体和氧气的第一处理气体的等离子体；以及第二等离子体处理工序，在处理容器内生成包含氢气、三氟化氮气体、溴化氢气体以及含碳气体的第二处理气体的等离子体。在第一等离子体处理工序中，将静电卡盘的温度设定为第一温度。在第二等离子体处理工序中，将静电卡盘的温度设定为低于第一温度的第二温度。

Description

蚀刻方法
技术领域
本发明的实施方式涉及一种蚀刻方法，特别是涉及一种对具有多层膜的第一区域和包括单层的氧化硅膜的第二区域进行蚀刻的方法，该多层膜是通过将多个氧化硅膜和多个氮化硅膜交替地层叠而构成的。
背景技术
作为半导体装置的一种，已知具有三维构造的NAND型闪存设备。在具有三维构造的NAND型闪存设备的制造过程中，进行以下工序：对氧化硅膜和氮化硅膜交替地设置而构成的多层膜进行蚀刻，来在该多层膜处形成深孔。在下述专利文献1中记载了这种蚀刻。
具体地说，在专利文献1中记载了以下方法：通过将在多层膜上具有掩膜的被处理体暴露在处理气体的等离子体中，来进行该多层膜的蚀刻。
专利文献1：美国专利申请公开第2013/0059450号说明书
发明内容
发明要解决的问题
作为蚀刻对象的被处理体中具备：第一区域，其具有多层膜，该多层膜是氧化硅膜和氮化硅膜交替地设置而构成的；以及第二区域，其具有单层的氧化硅膜。对这种被处理体进行蚀刻，以期望在第一区域和第二区域这两个区域中形成如孔和沟槽中的任一个那样的空隙。另外，对于该蚀刻，期望形成于第一区域和第二区域的空隙的深度大致相同，该空隙的平面形状的变形(Distortion)的程度小、特别是空隙的底部(深部)的变形的程度小。此外，所谓空隙的变形，是实际形成的空隙的平面形状为与期望的平面形状不同的形状的现象，是在期望的平面形状为正圆形状的情况下、实际形成的空隙的平面形状为不同于正圆形状的形状的现象。
用于解决问题的方案
在一个方式中，提供一种对被处理体的第一区域和第二区域进行蚀刻的方法。第一区域具有通过将氧化硅膜和氮化硅膜交替地层叠而构成的多层膜。第二区域具有单层的氧化硅膜。被处理体具有在第一区域和第二区域上提供开口的掩膜。该方法包括以下工序：(i)将被处理体载置于在等离子体处理装置的处理容器内设置的静电卡盘上；(ii)在处理容器内生成包含碳氟化合物气体和氧气的第一处理气体的等离子体(以下称为“第一等离子体处理工序”)；以及(iii)在处理容器内生成包含氢气、三氟化氮气体、溴化氢气体以及含碳气体的第二处理气体的等离子体(以下称为“第二等离子体处理工序”)。在第一等离子体处理工序中，将静电卡盘的温度设定为第一温度。在第二等离子体处理工序中，将静电卡盘的温度设定为低于第一温度的第二温度。
利用第一处理气体的等离子体进行的蚀刻具有以下特性：第二区域的蚀刻速率高于第一区域的蚀刻速率。另外，利用第一处理气体的等离子体进行的蚀刻具有以下特征：所形成的空隙的底部的变形程度变大。另外，利用第一处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度、即被处理体的温度越高，则第一区域的蚀刻速率越低，但掩膜的开口的变形程度越小。
利用第二处理气体的等离子体进行的蚀刻具有以下特性：第一区域的蚀刻速率高于第二区域的蚀刻速率，所形成的空隙的底部的变形程度小。另外，利用第二处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度、即被处理体的温度越低，则第一区域的蚀刻速率越高。另外，利用第二处理气体的等离子体进行的蚀刻具有以下特性：在静电卡盘的温度、即被处理体的温度是低温的情况下，能够抑制空隙在深度方向的一部分沿横向扩展的现象。
由于利用第一处理气体的等离子体进行的蚀刻具有上述特性，因此在上述一个方式所涉及的方法中，在执行第一等离子体处理工序之后，形成于第二区域的空隙的深度相比形成于第一区域的空隙的深度而言变深。另外，所形成的空隙的底部的变形程度变大。另外，在第一等离子体处理工序中，将静电卡盘的温度设定为温度较高的第一温度，因此，在将被处理体的温度设定为较高温度的状态下，利用第一处理气体的等离子体进行蚀刻。因而，执行第一等离子体处理工序之后的掩膜的开口的变形程度变小。
另外，由于利用第二处理气体的等离子体进行的蚀刻具有上述特性，因此在上述一个方式所涉及的方法中，在执行第二等离子体处理工序之后，形成于第一区域的空隙的深度与形成于第二区域的空隙的深度之间的差异减小或消除。另外，通过第一等离子体处理工序而产生的空隙底部的变形的程度变小。因而，根据该方法，形成于第一区域和第二区域的空隙的深度大致相同，并且底部的空隙的变形程度变小。并且，在第二等离子体处理工序中，将静电卡盘的温度设定为温度较低的第二温度，因此，在将被处理体的温度设定为较低温度的状态下，利用第二处理气体的等离子体进行蚀刻。因而，在第二等离子体处理工序中，能够抑制空隙沿横向扩展，并且能够提高第一区域的蚀刻速率。
在一个实施方式中，也可以是，第一温度是20℃以上、40℃以下的温度，第二温度是低于20℃的温度。
在一个实施方式中，被处理体具有由硅或钨形成的基底层来作为第一区域和第二区域的基底，进行第一等离子体处理工序和第二等离子体处理工序，直到基底层暴露为止。即，执行第一等离子体处理工序和第二等离子体处理工序，使得在基底层上残留少许第一区域和第二区域。该实施方式的方法还包括以下工序：在处理容器内生成包含碳氟化合物气体和氧气的第三处理气体的等离子体(以下称为“第三等离子体处理工序”)。在第三等离子体处理工序中，将静电卡盘的温度设定为高于第一温度的第三温度。在该实施方式的第三等离子体处理工序中所使用的第三处理气体的等离子体实质上不对基底层进行蚀刻。另外，在第三等离子体处理工序中，将静电卡盘的温度设定为温度较高的第三温度，因此被处理体的温度变高，活性物种针对基底层的附着系数变小。因而，根据该实施方式，能够抑制由基底层暴露的期间的蚀刻引起的基底层的损伤。此外，在一个实施方式中，也可以是，第三温度是70℃以上的温度。
在一个实施方式中，也可以执行多次各自包括第一等离子体处理工序和第二等离子体处理工序的顺序处理(日语：シーケンス)。根据该实施方式，能够在确保形成于第一区域和第二区域的空隙的深度之间的差异和空隙的变形程度小的同时进行第一区域和第二区域的蚀刻。
发明的效果
如以上所说明的那样，在对具有多层膜的第一区域和具有单层的氧化硅膜的第二区域进行蚀刻的技术中，能够使形成于第一区域和第二区域这两个区域的空隙的深度大致相同，使该空隙的底部的变形的程度变小，其中，该多层膜是通过将氧化硅膜和氮化硅膜交替地层叠而构成的。
附图说明
图1是表示一个实施方式所涉及的蚀刻方法的流程图。
图2是表示能够应用图1所示的蚀刻方法的被处理体的一例的截面图。
图3是概要地表示能够用于实施图1所示的蚀刻方法的等离子体处理装置的一例的图。
图4是表示执行图1所示的蚀刻方法的过程中的中途阶段的被处理体的状态的一例的截面图。
图5是表示执行图1所示的蚀刻方法的过程中的中途阶段的被处理体的状态的一例的截面图。
图6是表示执行图1所示的蚀刻方法后的被处理体的状态的一例的截面图。
图7是表示实验例1的结果的曲线图。
图8是表示实验例2的结果的曲线图。
图9是表示实验例2的结果的曲线图。
附图标记说明
10：等离子体处理装置；12：处理容器；PD：载置台；16：下部电极；18：静电卡盘；30：上部电极；50：排气装置；62：第一高频电源；64：第二高频电源；Cnt：控制部；W：晶圆；R1：第一区域；R2：第二区域；IL1：氧化硅膜；IL2：氮化硅膜；MSK：掩膜。
具体实施方式
下面，参照附图来详细地说明各种实施方式。此外，在各附图中，对相同或相当的部分附加相同的附图标记。
图1是表示一个实施方式所涉及的蚀刻方法的流程图。在图1所示的方法MT中，对被处理体(以下有时称为“晶圆W”)的第一区域和第二区域进行蚀刻，来在第一区域和第二区域这两个区域中形成孔或沟槽之类的空隙。该方法MT例如能够用于制造具有三维构造的NAND闪存。
图2是表示能够应用图1所示的蚀刻方法的被处理体的一例的截面图。图2所示的晶圆W具有基底层UL、第一区域R1、第二区域R2以及掩膜MSK。基底层UL是设置在基板上的层。基底层UL例如由硅或钨形成。在更具体的一例中，基底层UL是多晶硅层。
第一区域R1和第二区域R2设置在基底层UL的一个主面上。第一区域R1具有多层膜。该多层膜具有多个氧化硅膜IL1和多个氮化硅膜IL2，多个氧化硅膜IL1和多个氮化硅膜IL2交替地层叠。多个氧化硅膜IL1各自的厚度例如为5nm～50nm，多个氮化硅膜IL2各自的厚度例如为10nm～75nm。在一个实施方式中，多层膜由共计24层以上的膜构成。第二区域R2由单层的氧化硅膜构成。第二区域R2的厚度与第一区域R1的厚度大致相同。
在第一区域R1上和第二区域R2上设置有掩膜MSK。掩膜MSK具有用于在第一区域R1和第二区域R2中形成孔或沟槽之类的空隙的图案。即，掩膜MSK在第一区域R1上和第二区域R2上提供了开口OP。掩膜MSK例如能够由无定形碳制成。或者，掩膜MSK也可以由有机聚合物、多晶硅、或非晶硅构成。
再次参照图1。在方法MT的工序ST1中，将晶圆W收容在等离子体处理装置的处理容器内并载置在该等离子体处理装置的静电卡盘上。图3是概要地表示能够用于实施图1所示的蚀刻方法的等离子体处理装置的一例的图。在图3中示出了等离子体处理装置的一例的纵截面的构造。
图3所示的等离子体处理装置10是电容耦合型等离子体蚀刻装置。等离子体处理装置10具备近似圆筒状的处理容器12。处理容器12例如由铝形成，其内壁面被实施了阳极氧化处理。该处理容器12被安全接地。
在处理容器12的底部上设置有支承部14。支承部14具有近似圆筒形状，由石英或氧化铝之类的绝缘材料形成。支承部14在处理容器12内从处理容器12的底部向铅垂方向延伸。在处理容器12内设置有载置台PD。载置台PD被支承部14支承。
载置台PD具有下部电极16和静电卡盘18。下部电极16包括第一构件16a和第二构件16b。第一构件16a和第二构件16b由铝之类的金属形成，具有近似圆盘形状。第二构件16b设置在第一构件16a上，与第一构件16a电连接。
静电卡盘18设置在下部电极16上。具体地说，静电卡盘18设置在第二构件16b上。静电卡盘18构成为对载置在其上表面上的晶圆W进行保持。具体地说，静电卡盘18具有近似圆盘状的绝缘膜，在该绝缘膜的内部具有电极18a。该电极18a经由开关SW而与直流电源22连接。当从直流电源22对电极18a施加直流电压时，静电卡盘18产生库伦力等静电力。静电卡盘18利用所产生的静电力来吸附晶圆W，由此保持该晶圆W。
在下部电极16的周缘部上设置有聚焦环FR。聚焦环FR具有圆环板形状，并被配置为包围晶圆W的边缘和静电卡盘18的边缘。聚焦环FR由根据作为蚀刻对象的膜的材料而适当选择出的材料构成，例如能够由石英构成。
等离子体处理装置10具有用于控制静电卡盘18的温度的温度调整机构。具体地说，在下部电极16的内部设置有流体用的流路16f。流路16f与配管26a及配管26b连接。配管26a和配管26b与设置于处理容器12的外部的冷却单元CU连接。从冷却单元CU经由配管26a向流路16f供给热介质。被供给到流路16f的热介质经由配管26b返回到冷却单元CU。这样，热介质在流路16f与冷却单元CU之间循环。由此，静电卡盘18的温度被调整，其结果，晶圆W的温度被调整。
另外，作为温度调整机构的一部分，在等离子体处理装置10中设置有气体供给线路28。气体供给线路28用于将来自导热气体供给机构的导热气体、例如氦气供给到静电卡盘18的上表面与晶圆W的背面之间。并且，作为温度调整机构的一部分，在静电卡盘18的内部设置有加热器18h。加热器18h与加热器电源HP连接。加热器18h利用来自加热器电源HP的电力来发热。由此，静电卡盘18的温度被调整，其结果，晶圆W的温度被调整。
另外，等离子体处理装置10还具备上部电极30。上部电极30设置于载置台PD的上方，与该载置台PD相向配置。在所述上部电极30与载置台PD之间划分出用于对晶圆W进行等离子体处理的处理空间S。
上部电极30经由绝缘性遮蔽构件32被支承于处理容器12的上部。上部电极30能够包括顶板34和支承体36。顶板34面向处理空间S，提供了多个气体喷出孔34a。该顶板34能够由焦耳热少的低电阻的导电体或半导体构成。
支承体36将顶板34以装卸自如的方式支承，例如能够由铝之类的导电性材料构成。该支承体36能够具有水冷构造。在支承体36的内部设置有气体扩散室36a。从该气体扩散室36a向下方延伸出与气体喷出孔34a连通的多个气体流通孔36b。另外，在支承体36处形成有向气体扩散室36a引导处理气体的气体导入口36c，该气体导入口36c与气体供给管38连接。
气体供给管38经由阀组42和流量控制器组44而与气体源组40连接。气体源组40包含用于第一处理气体、第二处理气体以及第三处理气体的多种气体源。具体地说，多个气体源包含碳氟化合物气体用的一种以上的气体源、氧气(O2气体)用的气体源、氢气(H2气体)用的气体源、氢氟烃气体用的气体源、三氟化氮气体(NF3气体)用的气体源、溴化氢气体(HBr气体)用的气体源、含碳气体用的气体源以及稀有气体用的气体源。在一例中，碳氟化合物气体包含C4F6气体、C4F8气体以及CF4气体中的一种以上。在一例中，氢氟烃气体是CH2F2气体。含碳气体是包含碳的任意气体，在一例中能够是甲烷气体(CH4气体)之类的碳化烃气体。稀有气体是任意的稀有气体，在一例中是Ar气体。
阀组42具有多个阀。另外，流量控制器组44具有质量流量控制器(MFC)之类的多个流量控制器。气体源组40的多个气体源各自经由流量控制器组44的相应的流量控制器和阀组42的相应的阀而与气体供给管38连接。因而，在等离子体处理装置10中，将来自从多个气体源中选择出的气体源的气体供给到处理容器12内。具体地说，将第一处理气体、第二处理气体以及第三处理气体选择性地供给到处理容器12内。此外，在后文中叙述第一处理气体、第二处理气体以及第三处理气体的详细内容。
等离子体处理装置10还能够具备接地导体12a。接地导体12a具有近似圆筒形状，被设置为从处理容器12的侧壁起延伸到比上部电极30的高度位置靠上方的位置处。
另外，在等离子体处理装置10中，沿处理容器12的内壁装卸自如地设置有沉积物屏蔽件46。在支承部14的外周也设置有沉积物屏蔽件46。沉积物屏蔽件46是防止蚀刻副产物附着于处理容器12的构件，能够通过对铝材覆盖Y2O3等的陶瓷来构成。
在支承部14与处理容器12的内壁之间设置有排气板48。在排气板48处形成有沿其板厚方向贯通的多个贯通孔。排气板48例如能够通过对铝材覆盖Y2O3等的陶瓷来构成。在该排气板48的下方，在处理容器12处设置有排气口12e。排气口12e经由排气板52而与排气装置50连接。排气装置50具有压力调整阀和涡轮分子泵之类的真空泵，能够将处理容器12内减压到期望的真空度。另外，在处理容器12的侧壁处设置有用于输送晶圆W的开口12g，该开口12g能够通过闸阀54被打开和关闭。
在处理容器12的内壁处设置有导电性构件(GND块)56。导电性构件56以在高度方向上位于高度与晶圆W的高度大致相同的位置处的方式安装于处理容器12的内壁。该导电性构件56以直流(DC)方式接地，发挥异常放电防止效果。此外，导电性构件56设置于等离子体生成区域即可，其设置位置并不限于图3所示的位置。
另外，等离子体处理装置10还具备第一高频电源62和第二高频电源64。第一高频电源62是产生用于生成等离子体的第一高频的电源，产生27MHz～100MHz的频率，在一例中，产生40MHz的高频。第一高频电源62经由匹配器66而与下部电极16连接。匹配器66具有用于使第一高频电源62的输出阻抗与负载侧(下部电极16侧)的输入阻抗相匹配的电路。此外，第一高频电源62也可以经由匹配器66而与上部电极30连接。
第二高频电源64是产生用于向晶圆W引入离子的第二高频、即高频偏压的电源，产生400kHz～13.56MHz的范围内的频率，在一例中，产生3MHz的高频偏压。第二高频电源64经由匹配器68而与下部电极16连接。匹配器68具有用于使第二高频电源64的输出阻抗与负载侧(下部电极16侧)的输入阻抗相匹配的电路。
另外，等离子体处理装置10还具备直流电源部70。直流电源部70与上部电极30连接。直流电源部70能够产生负的直流电压并将该直流电压施加于上部电极30。
另外，等离子体处理装置10还具备控制部Cnt。该控制部Cnt是具备处理器、存储部、输入装置以及显示装置等的计算机，对等离子体处理装置10的各部进行控制。在该控制部Cnt中，操作者能够使用输入装置进行命令的输入操作等来管理等离子体处理装置10，另外，能够利用显示装置将等离子体处理装置10的运行状况可视地进行显示。并且，在控制部Cnt的存储部中存储有用于利用处理器来控制由等离子体处理装置10执行的各种处理的控制程序、用于根据处理条件使等离子体处理装置10的各部执行处理的程序、即处理制程。
在一个实施方式中，控制部Cnt按照方法MT中使用的处理制程，在方法MT的各工序中对开关SW、阀组42的多个阀、流量控制器组44的多个流量控制器、排气装置50、第一高频电源62、匹配器66、第二高频电源64、匹配器68、冷却单元CU以及加热器电源HP等等离子体处理装置10的各部进行控制。
再次参照图1来继续说明方法MT。在以下的说明中，同时参照图1和图4～图6。图4和图5是表示执行图1所示的蚀刻方法的过程中的中途阶段的被处理体的状态的一例的截面图。另外，图6是表示执行图1所示的蚀刻方法后的被处理体的状态的一例的截面图。
如图1所示，在方法MT中，首先，如上述那样执行工序ST1。在工序ST1中，将晶圆W收容到等离子体处理装置的处理容器内并载置在静电卡盘上。在使用等离子体处理装置10的情况下，晶圆W被载置在静电卡盘18上。之后，对静电卡盘18的电极18a施加来自直流电源22的电压。由此，晶圆W被静电卡盘18保持。
接着，在方法MT中，执行工序ST2。在工序ST2中，在等离子体处理装置的处理容器内生成第一处理气体的等离子体(第一等离子体处理工序)。第一处理气体包含一种以上的碳氟化合物气体和氧气(O2气体)。在一个实施方式中，第一处理气体为包含C4F6气体和C4F8气体的碳氟化合物气体。另外，在一个实施方式中，第一处理气体可以还包含氢氟烃气体和稀有气体中的任意气体。作为氢氟烃气体，能够使用CH2F2气体。作为稀有气体，能够使用任意稀有气体。例如，作为稀有气体，能够使用Ar气体。
在工序ST2中，将处理容器内的空间的压力调整为规定的压力。另外，在工序ST2中，将静电卡盘的温度设定为第一温度。第一温度是高于第二温度的温度，该第二温度是在后述的在工序ST3中设定的静电卡盘的温度。在一个实施方式中，第一温度是20℃以上、40℃以下的温度。此外，晶圆W接收来自等离子体的辐射热，因此晶圆W的温度成为比静电卡盘的温度高10℃～15℃左右的温度。因而，在工序ST2中，将晶圆W的温度设定为30℃以上、55℃以下的温度。并且，在工序ST2中，激发被供给到处理容器内的第一处理气体来生成等离子体。
在使用等离子体处理装置10的情况下，在工序ST2中，从选自气体源组40的多个气体源的气体源向处理容器12内供给第一处理气体。另外，利用排气装置50将处理容器12内的空间的压力调整为规定的压力。另外，利用冷却单元CU和加热器18h中的任一个将静电卡盘18的温度设定为第一温度。并且，向下部电极16供给来自第一高频电源62的高频和来自第二高频电源64的高频偏压。由此，在处理容器12内生成第一处理气体的等离子体。
以下，例示工序ST2中的各种条件的范围。
C4F6气体的流量：20sccm～100sccm
C4F8气体的流量：20sccm～100sccm
CH2F2气体的流量：20sccm～100sccm
Ar气体的流量：100sccm～500sccm
氧气的流量：20sccm～200sccm
第一高频电源62的高频的频率：27MHz～100MHz
第一高频电源62的高频的电力：100W～5000W
第二高频电源64的高频偏压的频率：400kHz～3MHz
第二高频电源64的高频偏压的电力：500W～7000W
处理容器12内的压力：2.66Pa～13.3Pa(20mTorr～100mTorr)
处理时间：180秒～600秒
在工序ST2中，如图4所示，在经由掩膜MSK的开口OP暴露出来的部分对第一区域R1进行蚀刻，在该第一区域R1形成空隙SP1。另外，在经由掩膜MSK的开口OP暴露出来的部分对第二区域R2进行蚀刻，在该第二区域R2形成空隙SP2。另外，在进行工序ST2的蚀刻时，在掩膜MSK的表面和对通过蚀刻而形成的空隙进行限定的壁面上形成堆积物DP。堆积物DP包含碳、碳氟化合物和蚀刻副产物等中的任意物质。
工序ST2中的利用第一处理气体的等离子体进行的蚀刻具有以下特性：第一区域R1的蚀刻速率高于第二区域R2的蚀刻速率。另外，利用第一处理气体的等离子体进行的蚀刻具有以下特性：所形成的空隙的底部(深部)的变形程度变大。另外，利用第一处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度、即晶圆W的温度越高，则第一区域R1的蚀刻速率越低，但掩膜MSK的开口OP的变形程度越小。此外，所谓空隙和开口的“变形”，是该和开口在与深度方向正交的平面内空隙的平面形状为不同于期望的平面形状的形状的现象，是在期望的平面形状为正圆形状的情况下、实际形成的空隙和开口的平面形状为不同于正圆形状的形状的现象。
由于利用第一处理气体的等离子体进行的蚀刻具有上述特性，因此在执行工序ST2之后，形成于第二区域R2的空隙SP2的深度比形成于第一区域R1的空隙SP1的深度深。另外，空隙SP1和空隙SP2的底部的变形程度变大。另外，在工序ST2中，将静电卡盘的温度设定为温度较高的第一温度，因此，在将晶圆W的温度设定为较高温度的状态下，利用第一处理气体的等离子体进行蚀刻。因而，在执行工序ST2之后，掩膜MSK的开口OP的变形程度变小。
接着，在方法MT中，执行工序ST3。在工序ST3中，在等离子体处理装置的处理容器内生成第二处理气体的等离子体(第二等离子体处理工序)。第二处理气体包含氢气(H2气体)、三氟化氮气体(NF3气体)、溴化氢气体(HBr气体)以及含碳气体。第二处理气体中包含的含碳气体是含碳的任意气体，在一例中，能够是甲烷气体(CH4气体)之类的碳化烃气体。在一个实施方式中，第二处理气体可以还包含氢氟烃气体和碳氟化合物气体中的任意气体。作为氢氟烃气体，例如能够使用CH2F2气体。另外，作为碳氟化合物气体，能使用CF4气体。
在工序ST3中，将处理容器内的空间的压力调整为规定的压力。另外，在工序ST3中，将静电卡盘的温度设定为第二温度。第二温度是低于第一温度的温度。在一个实施方式中，第二温度是低于20℃的温度。此外，晶圆W接收来自等离子体的辐射热，因此在工序ST3中，将晶圆W的温度设定为低于30℃的温度。并且，在工序ST3中，激发被供给到处理容器内的第二处理气体来生成等离子体。
在使用等离子体处理装置10的情况下，在工序ST3中，从选自气体源组40的多个气体源的气体源向处理容器12内供给第二处理气体。另外，利用排气装置50将处理容器12内的空间的压力调整为规定的压力。另外，利用冷却单元CU和加热器18h中的任一个将静电卡盘18的温度设定为第二温度。并且，向下部电极16供给来自第一高频电源62的高频和来自第二高频电源64的高频偏压。由此，在处理容器12内生成第二处理气体的等离子体。
以下，例示工序ST3中的各种条件的范围。
H2气体的流量：50sccm～300sccm
HBr气体的流量：5sccm～50sccm
NF3气体的流量：50sccm～100sccm
CH2F2气体的流量：40sccm～80sccm
CH4气体的流量：5sccm～50sccm
CF4气体的流量：20sccm～100sccm
第一高频电源62的高频的频率：27MHz～100MHz
第一高频电源62的高频的电力：100W～5000W
第二高频电源64的高频偏压的频率：400kHz～13.56MHz
第二高频电源64的高频偏压的电力：1000W～7000W
处理容器12内的压力：2.66Pa～13.3Pa(20mTorr～100mTorr)
处理时间：180秒～600秒
在工序ST3中，如图5所示，在经由掩膜MSK的开口OP暴露出来的部分对第一区域R1进一步进行蚀刻，使空隙SP1的深度变深。另外，在经由掩膜MSK的开口OP暴露出来的部分对第二区域R2进行蚀刻，使空隙SP2的深度变深。另外，在进行工序ST3的蚀刻时，在掩膜MSK的表面和对通过蚀刻而形成的空隙进行限定的壁面上形成堆积物DP。堆积物DP包含碳、碳化氢和蚀刻副产物等中的任意物质。
工序ST3中的利用第二处理气体的等离子体进行的蚀刻具有以下特性：第二区域R2的蚀刻速率高于第一区域R1的蚀刻速率，所形成的空隙的底部的变形程度小。另外，利用第二处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度、即晶圆W的温度越低，则第一区域R1的蚀刻速率越高。另外，利用第二处理气体的等离子体进行的蚀刻具有以下特性：在静电卡盘的温度、即晶圆的温度是低温的情况下，能够抑制空隙在深度方向的一部分沿横向(与深度方向正交的方向)扩展的现象。
由于利用第二处理气体的等离子体进行的蚀刻具有上述特性，因此在执行工序ST3之后，形成于第一区域R1的空隙SP1的深度与形成于第二区域R2的空隙SP2的深度之间的差异减小或消除。另外，通过工序ST2产生的空隙底部的变形的程度在执行工序ST3之后变小。因而，通过依次进行工序ST2和工序ST3，形成于第一区域R1和第二区域R2的空隙的深度大致相同，并且空隙底部的变形的程度变小。另外，在工序ST3中，将静电卡盘的温度设定为温度较低的第二温度，因此，在将晶圆W的温度设定为较低温度的状态下，利用第二处理气体的等离子体进行蚀刻。因而，在工序ST3中，能够抑制空隙沿横向扩展，并且能够提高第一区域R1的蚀刻速率。
在方法MT中，在接下来的工序STJ中判定是否满足停止条件。在包括工序ST2和工序ST3的顺序处理的执行次数达到规定次数时，判定为满足停止条件。该规定次数可以是一次，也可以是多次。在规定次数是一次的情况下，不需要工序STJ。在规定次数是多次的实施方式中，在工序STJ中判定为不满足停止条件的情况下，再次依次执行工序ST2和工序ST3。另一方面，在工序STJ中判定为满足停止条件的情况下，结束包括工序ST2和工序ST3的顺序处理的执行。此外，在规定次数是多次的实施方式中，将各顺序处理中的工序ST2的执行时间和工序ST3的执行时间分别设定为比规定次数是一次的实施方式中的工序ST2的执行时间和工序ST3的执行时间短。这样，通过执行多次包括工序ST2和工序ST3的顺序处理，能够在确保形成于第一区域R1和第二区域R2的空隙的深度之间的差异和空隙的变形程度小的同时进行第一区域R1和第二区域R2的蚀刻。
在一个实施方式的方法MT中，执行工序ST2和工序ST3，直到基底层UL即将暴露为止。即，执行工序ST2和工序ST3，使得在基底层上残留少许第一区域R1和第二区域R2。然后，执行工序ST4。在工序ST4中，在等离子体处理装置的处理容器内生成第三处理气体的等离子体。对于第三处理气体，能够使用与第一处理气体相同的处理气体。
在工序ST4中，将处理容器内的空间的压力调整为规定的压力。另外，在工序ST4中，将静电卡盘的温度设定为第三温度。第三温度是高于第一温度的温度。在一个实施方式中，第三温度是70℃以上的温度。此外，晶圆W接收来自等离子体的辐射热，因此晶圆W的温度成为比静电卡盘的温度高10℃～15℃左右的温度。因而，在工序ST4中，将晶圆W的温度设定为80℃以上的温度。并且，在工序ST4中，激发被供给到处理容器内的第三处理气体来生成等离子体。
在使用等离子体处理装置10的情况下，在工序ST4中，从选自气体源组40的多个气体源的气体源向处理容器12内供给第三处理气体。另外，利用排气装置50将处理容器12内的空间的压力调整为规定的压力。另外，利用冷却单元CU和加热器18h中的任一个将静电卡盘18的温度设定为第三温度。并且，向下部电极16供给来自第一高频电源62的高频和来自第二高频电源64的高频偏压。由此，在处理容器12内生成第三处理气体的等离子体。
以下，例示工序ST4中的各种条件的范围。
C4F6气体的流量：20sccm～100sccm
C4F8气体的流量：20sccm～100sccm
CH2F2气体的流量：20sccm～100sccm
Ar气体的流量：100sccm～500sccm
氧气的流量：20sccm～100sccm
第一高频电源62的高频的频率：27MHz～100MHz
第一高频电源62的高频的电力：500W～2700W
第二高频电源64的高频偏压的频率：400kHz～13.56MHz
第二高频电源64的高频偏压的电力：1000W～7000W
处理容器12内的压力：2.66Pa～13.3Pa(20mT～100mT)
处理时间：180秒～600秒
在工序ST4中，如图6所示，在经由掩膜MSK的开口OP暴露出来的部分对第一区域R1和第二区域R2进一步进行蚀刻。由此，使基底层UL经由空隙SP1和空隙SP2暴露出来。另外，在进行工序ST4的蚀刻时，与进行工序ST2的蚀刻时同样地，在掩膜MSK的表面和对通过蚀刻而形成的空隙进行限定的壁面上形成堆积物DP。
在工序ST4中所使用的第三处理气体的等离子体实质上不对基底层进行蚀刻。另外，在工序ST4中，将静电卡盘的温度设定为温度较高的第三温度，因此晶圆W的温度变高，活性物种针对基底层UL的附着系数变小。因而，能够抑制由基底层UL暴露的期间的蚀刻引起的基底层UL的损伤。
以上，对实施方式的方法MT进行了说明，但并不限定于上述的实施方式，而能够构成各种变形方式。例如，执行方法MT时所使用的等离子体处理装置并不限定于电容耦合型等离子体处理装置，也可以是电感耦合型等离子体处理装置，或者还可以是将微波之类的表面波用作等离子体源的等离子体处理装置。另外，方法MT包括工序ST4，但也可以通过执行工序ST2和工序ST3使基底层UL暴露，从而省略工序ST4。
以下，对为了评价方法MT所进行的实验例进行说明，但本发明并不限定于实验例。
(实验例1)
在实验例1中，准备了具有多层膜和掩模的多个晶圆，其中，该多层膜是通过将多个氧化硅膜和多个氮化硅膜交替地层叠而构成的，该掩模在该多层膜上提供近似圆形的开口。各氧化硅膜的膜厚是50nm，各氮化硅膜的膜厚是50nm，氧化硅膜的层数是48层，氮化硅膜的层数是48层。另外，掩膜是由无定形碳制成的，具有1500nm的膜厚，并提供直径为120nm的近似正圆的平面形状的开口。在实验例1中，使用等离子体处理装置10生成第一处理气体的等离子体来对多层膜进行蚀刻，在该多层膜中形成了孔。在对多个晶圆的多层膜进行蚀刻时，将静电卡盘的温度设定为互不相同的温度。以下，表示实验例1的静电卡盘的温度以外的处理条件。
<实验例1中的处理条件>
C4F6气体的流量：40sccm
C4F8气体的流量：30sccm
CH2F2气体的流量：25sccm
Ar气体的流量：400sccm
氧气的流量：35sccm
第一高频电源62的高频的频率：100MHz
第一高频电源62的高频的电力：1250W
第二高频电源64的高频偏压的频率：400kHz
第二高频电源64的高频偏压的电力：700W
处理容器12内的压力：3.333Pa(25mTorr)
处理时间：600秒
然后，获取对多层膜进行蚀刻后的掩膜的开口的SEM图像和形成于多层膜的孔的底部的SEM图像，求出掩膜的开口的圆度和底部的孔的圆度。另外，还求出多层膜的蚀刻速率。此外，求出在SEM图像中穿过掩膜的开口的大致中心且在该开口的边缘处终止的24个线段，并求出对该24个线段的线段长度中的最小的线段长度除以最大的线段长度而得到的值来作为掩膜的开口的圆度。同样地，求出在SEM图像中穿过底部的孔的大致中心且在该底部的孔的边缘处终止的24个线段，并求出对该24个线段的线段长度中的最小的线段长度除以最大的线段长度而得到的值来作为底部的孔的圆度。掩膜的开口的圆度和孔的底部的圆度均是表示越接近1则越接近正圆的参数。
在图7的曲线图中表示在实验例1中求出的掩膜的开口的圆度、孔的底部的圆度以及多层膜的蚀刻速率。在图7中，横轴表示对多层膜进行蚀刻时的静电卡盘的温度，左侧的纵轴表示圆度，右侧的纵轴表示蚀刻速率。如图7所示，确认了利用第一处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度越高，则多层膜的蚀刻速率越低。另外，确认了通过利用第一处理气体的等离子体进行蚀刻而形成的孔的底部的圆度相对于通过利用第二处理气体的等离子体进行蚀刻而形成的孔的底部的圆度(参照后述的实验例2的结果)而言较小。即，确认了通过利用第一处理气体的等离子体进行蚀刻而形成的空隙的底部的变形程度较大。另外，确认了利用第一处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度越高，则掩膜的开口的圆度越高。即，确认了利用第一处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度越高，则掩膜的开口的变形程度越小。此外，确认了通过将静电卡盘的温度设定为20℃以上、40℃以下的范围内的温度，能够得到100nm/分以上的蚀刻速率和0.95以上的掩膜的开口的圆度。
(实验例2)
在实验例2中，准备了与在实验例1中准备的晶圆相同的多个晶圆。然后，使用等离子体处理装置10生成第二处理气体的等离子体来对多层膜进行蚀刻，在该多层膜中形成了孔。在对多个晶圆的多层膜进行蚀刻时，将静电卡盘的温度设定为互不相同的温度。以下，表示实验例2的静电卡盘的温度以外的处理条件。
<实验例2的处理条件>
H2气体的流量：105sccm
HBr气体的流量：40sccm
NF3气体的流量：70sccm
CH2F2气体的流量：65sccm
CH4气体的流量：35sccm
第一高频电源62的高频的频率：60MHz
第一高频电源62的高频的电力：2500W
第二高频电源64的高频偏压的频率：400kHz
第二高频电源64的高频偏压的电力：4000W
处理容器12内的压力：4Pa(30mTorr)
处理时间：333秒
然后，获取形成于多层膜的孔的上部、即多层膜与掩膜的分界附近的孔的SEM图像和该孔的底部的SEM图像，求出上部的孔的宽度和底部的孔的圆度。另外，还求出多层膜的蚀刻速率。此外，利用与实验例1相同的方法求出底部的孔的圆度。
在图8的曲线图中表示在实验例2中求出的底部的孔的圆度，在图9的曲线图中表示在实验例2中求出的上部的孔的宽度和蚀刻速率。在图8中，横轴表示对多层膜进行蚀刻时的静电卡盘的温度，纵轴表示圆度。在图9中，横轴表示对多层膜进行蚀刻时的静电卡盘的温度，左侧的纵轴表示上部的孔的宽度，右侧的纵轴表示蚀刻速率。如图8所示，确认了利用第二处理气体的等离子体进行的蚀刻具有以下特性：底部的孔的圆度不依赖于静电卡盘的温度而变高。即，确认了利用第二处理气体的等离子体进行的蚀刻具有以下特性：所形成的空隙的底部的变形程度不依赖于静电卡盘的温度而变小。另外，如图9所示，确认了利用第二处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度越低，则能够得到的蚀刻速率越高。另外，确认了利用第二处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度越低，则上部的孔的宽度越小。即，确认了利用第二处理气体的等离子体进行的蚀刻具有以下特性：静电卡盘的温度越低，则能够越有效地抑制所形成的空隙的一部分沿横向扩展的现象。另外，确认了以下内容：在利用第二处理气体的等离子体进行蚀刻时，如果将静电卡盘的温度设定为低于20℃的温度，则能够获得充分的蚀刻速率，能够充分地抑制空隙沿横向扩展。

Claims (6)

1.一种蚀刻方法，用于对被处理体的第一区域和第二区域进行蚀刻，该第一区域具有通过将氧化硅膜和氮化硅膜交替地层叠而构成的多层膜，该第二区域具有单层的氧化硅膜，该被处理体具有在该第一区域和该第二区域上提供开口的掩膜，该方法包括以下工序：
将所述被处理体载置于在等离子体处理装置的处理容器内设置的静电卡盘上；
在所述处理容器内生成包含碳氟化合物气体和氧气的第一处理气体的等离子体；以及
在所述处理容器内生成包含氢气、三氟化氮气体、溴化氢气体以及含碳气体的第二处理气体的等离子体，
其中，在生成第一处理气体的等离子体的所述工序中，将所述静电卡盘的温度设定为第一温度，
在生成第二处理气体的等离子体的所述工序中，将所述静电卡盘的温度设定为低于所述第一温度的第二温度。
2.根据权利要求1所述的蚀刻方法，其特征在于，
所述第一温度是20℃以上、40℃以下的温度，所述第二温度是低于20℃的温度。
3.根据权利要求1所述的蚀刻方法，其特征在于，
所述开口是孔。
4.根据权利要求1～3中任一项所述的蚀刻方法，其特征在于，
所述被处理体具有由硅或钨形成的基底层来作为所述第一区域和所述第二区域的基底，
生成第一处理气体的等离子体的所述工序和生成第二处理气体的等离子体的所述工序是进行到所述基底层即将暴露为止，
该方法还包括以下工序：在所述处理容器内生成包含碳氟化合物气体和氧气的第三处理气体的等离子体，
其中，在生成第三处理气体的等离子体的所述工序中，将所述静电卡盘的温度设定为高于所述第一温度的第三温度。
5.根据权利要求4所述的蚀刻方法，其特征在于，
所述第三温度是70℃以上的温度。
6.根据权利要求1～5中任一项所述的蚀刻方法，其特征在于，
执行多次各自包括生成第一处理气体的等离子体的所述工序和生成第二处理气体的等离子体的所述工序的顺序处理。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108289381A (zh) * 2018-01-11 2018-07-17 昆山华晨电子有限公司 一种多层细密线路电路板的生产工艺及线路板加工系统
CN110459545A (zh) * 2019-07-18 2019-11-15 长江存储科技有限责任公司 存储器及其制作方法
CN112530799A (zh) * 2019-09-17 2021-03-19 东京毅力科创株式会社 蚀刻氧化硅膜的方法及等离子体处理装置
CN114695109A (zh) * 2017-01-24 2022-07-01 东京毅力科创株式会社 处理被加工物的方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6159172B2 (ja) * 2013-06-26 2017-07-05 東京エレクトロン株式会社 温度制御方法及びプラズマ処理装置
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9837254B2 (en) 2014-08-12 2017-12-05 Lam Research Corporation Differentially pumped reactive gas injector
US10825652B2 (en) 2014-08-29 2020-11-03 Lam Research Corporation Ion beam etch without need for wafer tilt or rotation
US9406535B2 (en) 2014-08-29 2016-08-02 Lam Research Corporation Ion injector and lens system for ion beam milling
US9536748B2 (en) 2014-10-21 2017-01-03 Lam Research Corporation Use of ion beam etching to generate gate-all-around structure
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US9997374B2 (en) * 2015-12-18 2018-06-12 Tokyo Electron Limited Etching method
US9779955B2 (en) 2016-02-25 2017-10-03 Lam Research Corporation Ion beam etching utilizing cryogenic wafer temperatures
JP2018046185A (ja) 2016-09-15 2018-03-22 東京エレクトロン株式会社 酸化シリコン及び窒化シリコンを互いに選択的にエッチングする方法
JP6688763B2 (ja) * 2017-05-30 2020-04-28 東京エレクトロン株式会社 プラズマ処理方法
JP6878174B2 (ja) 2017-06-29 2021-05-26 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6948181B2 (ja) * 2017-08-01 2021-10-13 東京エレクトロン株式会社 多層膜をエッチングする方法
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
JP6928548B2 (ja) * 2017-12-27 2021-09-01 東京エレクトロン株式会社 エッチング方法
US10361092B1 (en) 2018-02-23 2019-07-23 Lam Research Corporation Etching features using metal passivation
CN113519071B (zh) 2019-02-28 2025-04-22 朗姆研究公司 利用侧壁清洁的离子束蚀刻
CN110114879B (zh) 2019-03-29 2021-01-26 长江存储科技有限责任公司 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法
WO2020198944A1 (en) 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
JP7277225B2 (ja) * 2019-04-08 2023-05-18 東京エレクトロン株式会社 エッチング方法、及び、プラズマ処理装置
US11384428B2 (en) * 2019-07-19 2022-07-12 Applied Materials, Inc. Carbon layer covered mask in 3D applications
JP7557969B2 (ja) * 2020-01-29 2024-09-30 東京エレクトロン株式会社 エッチング方法、基板処理装置、及び基板処理システム
JP7462444B2 (ja) * 2020-03-19 2024-04-05 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
CN112687537B (zh) * 2020-12-17 2024-05-17 北京北方华创微电子装备有限公司 金属硬掩膜刻蚀方法
JP7572123B2 (ja) * 2021-01-28 2024-10-23 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11538692B2 (en) * 2021-05-21 2022-12-27 Tokyo Electron Limited Cyclic plasma etching of carbon-containing materials

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1815697A (zh) * 2005-01-21 2006-08-09 东京毅力科创株式会社 等离子体蚀刻方法
CN101043004A (zh) * 2006-03-23 2007-09-26 东京毅力科创株式会社 等离子体蚀刻方法
US20130043455A1 (en) * 2011-08-15 2013-02-21 Unity Semiconductor Corporation Vertical Cross Point Arrays For Ultra High Density Memory Applications
US20130059450A1 (en) * 2011-09-06 2013-03-07 Lam Research Corporation Etch process for 3d flash structures
US20130102157A1 (en) * 2010-06-29 2013-04-25 Tokyo Electron Limited Etching method and device
US20150037982A1 (en) * 2013-07-31 2015-02-05 Tokyo Electron Limited Semiconductor device manufacturing method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133293A (ja) * 2001-10-30 2003-05-09 Mitsubishi Electric Corp 半導体装置の製造方法
JP5604063B2 (ja) * 2008-12-26 2014-10-08 東京エレクトロン株式会社 基板処理方法及び記憶媒体
JP2012077983A (ja) 2010-09-30 2012-04-19 Daikin Industries Ltd 冷凍回路
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US20130122712A1 (en) * 2011-11-14 2013-05-16 Jong Mun Kim Method of etching high aspect ratio features in a dielectric layer
US9396960B2 (en) * 2012-11-01 2016-07-19 Tokyo Electron Limited Plasma processing method and plasma processing apparatus

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1815697A (zh) * 2005-01-21 2006-08-09 东京毅力科创株式会社 等离子体蚀刻方法
CN101043004A (zh) * 2006-03-23 2007-09-26 东京毅力科创株式会社 等离子体蚀刻方法
US20130102157A1 (en) * 2010-06-29 2013-04-25 Tokyo Electron Limited Etching method and device
US20130043455A1 (en) * 2011-08-15 2013-02-21 Unity Semiconductor Corporation Vertical Cross Point Arrays For Ultra High Density Memory Applications
US20130059450A1 (en) * 2011-09-06 2013-03-07 Lam Research Corporation Etch process for 3d flash structures
US20150037982A1 (en) * 2013-07-31 2015-02-05 Tokyo Electron Limited Semiconductor device manufacturing method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114695109A (zh) * 2017-01-24 2022-07-01 东京毅力科创株式会社 处理被加工物的方法
CN108289381A (zh) * 2018-01-11 2018-07-17 昆山华晨电子有限公司 一种多层细密线路电路板的生产工艺及线路板加工系统
CN110459545A (zh) * 2019-07-18 2019-11-15 长江存储科技有限责任公司 存储器及其制作方法
CN112530799A (zh) * 2019-09-17 2021-03-19 东京毅力科创株式会社 蚀刻氧化硅膜的方法及等离子体处理装置
CN112530799B (zh) * 2019-09-17 2025-09-09 东京毅力科创株式会社 蚀刻氧化硅膜的方法及等离子体处理装置

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