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CN106057896A - 半导体器件 - Google Patents

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CN106057896A
CN106057896A CN201610228211.XA CN201610228211A CN106057896A CN 106057896 A CN106057896 A CN 106057896A CN 201610228211 A CN201610228211 A CN 201610228211A CN 106057896 A CN106057896 A CN 106057896A
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CN
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nmos
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semiconductor layer
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Samsung Electronics Co Ltd
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Abstract

本发明提供了一种包括第一有源区和第二有源区的半导体器件。每个有源区包括多个鳍突起和布置在各鳍突起之间的凹进区域。多个栅极结构布置在多个鳍突起中的每一个上。半导体层布置在每个凹进区域中。第一有源区的栅极结构之间的距离与第二有源区的栅极结构之间的距离相同，并且第一凹进区域的半导体层的底表面与第一有源区的鳍突起中的每一个的顶表面之间的高度差小于第二有源区的凹进区域的半导体层的底表面与第二有源区的鳍突起中的每一个的顶表面之间的高度差。

Description

半导体器件
技术领域
本发明构思的实施例涉及一种半导体器件和一种包括该半导体器件的电子系统。
背景技术
FinFET描述了一种在绝缘体上硅衬底上建立的非平面、双栅晶体管。FinFET晶体管的导电沟道由形成器件的主体的薄硅“鳍”包裹。随着半导体器件高度集成，将诸如FinFET晶体管的离散器件用于半导体器件的集成电路中。可通过在导电性沟道的沟道区域的两侧形成外延层来增加FinFET晶体管中的载流子迁移率。
发明内容
根据本发明构思的示例性实施例，提供了一种半导体器件。该半导体器件包括具有第一晶体管区域和第二晶体管区域的半导体衬底。第一晶体管区域包括：第一有源区，其布置在半导体衬底上，并且包括第一鳍突起和布置在第一鳍突起之间的第一凹进区域；第一栅极结构，其布置在第一鳍突起上；以及第一半导体层，其布置在第一凹进区域中。第二晶体管区域包括：第二有源区，其布置在半导体衬底上，并且包括第二鳍突起和布置在第二鳍突起之间的第二凹进区域，并且第二有源区与第一有源区具有相同的导电类型；第二栅极结构，其布置在第二鳍突起上；以及第二半导体层，其布置在第二凹进区域中。第一栅极结构之间的距离与第二栅极结构之间的距离相同，并且第二鳍突起中的每一个的顶表面与第二凹进区域的底表面之间的高度差大于第一鳍突起中的每一个的顶表面与第一凹进区域的底表面之间的高度差。
在一个实施例中，第一半导体层的顶表面可高于第二半导体层的顶表面。
在一个实施例中，第二半导体层的宽度可大于第一半导体层的宽度。
在一个实施例中，第一晶体管区域的密度可大于第二晶体管区域的密度。
在一个实施例中，第一半导体层和第二半导体层可为由相同材料形成的外延层。
在一个实施例中，第一半导体层和第二半导体层可分别与第一有源区和第二有源区具有不同的导电类型。
在一个实施例中，第一半导体层和第二半导体层中的每一个可包括低浓度杂质区域和布置在低浓度杂质区域上的高浓度杂质区域。
在一个实施例中，第一鳍突起中的每一个可包括面对第一栅极结构中的每一个的顶表面和面对第一栅极结构中的每一个并且彼此相对的两个侧表面，并且第二鳍突起中的每一个可包括面对第二栅极结构中的每一个的顶表面和面对第二栅极结构中的每一个并且彼此相对的两个侧表面。
根据本发明构思的实施例，提供了一种半导体器件。所述半导体器件包括布置在半导体衬底上并且限定具有第一导电类型的第一有源区和第二有源区的隔离区。第一有源区包括多个第一鳍突起和布置在第一鳍突起之间的第一凹进区域，并且第二有源区包括多个第二鳍突起和布置在第二鳍突起之间的第二凹进区域。多个第一栅极结构布置在所述多个第一鳍突起上，并且多个第二栅极结构布置在所述多个第二鳍突起上。第一半导体层布置在第一凹进区域中，并且第二半导体层布置在第二凹进区域中。所述多个第一栅极结构之间的距离与所述多个第二栅极结构之间的距离相同，并且第一半导体层的底表面与第一鳍突起中的每一个的顶表面之间的高度差小于第二半导体层的底表面与第二鳍突起中的每一个的顶表面之间的高度差。
在一个实施例中，半导体器件还可包括布置在半导体衬底中的第一晶体管区域和布置在半导体衬底中的第二晶体管区域。在该实施例中，第一有源区、第一栅极结构和第一半导体层可布置在第一晶体管区域中，并且第二有源区、第二栅极结构和第二半导体层可布置在第二晶体管区域中。此外，在该实施例中，第一晶体管区域的密度可大于第二晶体管区域的密度。
在一个实施例中，第一半导体层的顶表面可布置在第一栅极结构之间。
根据本发明构思的实施例，提供了一种半导体器件。所述半导体器件包括具有第一区域和第二区域的半导体衬底。第一PMOS晶体管区域布置在半导体衬底的第一区域中，并且第二PMOS晶体管区域布置在半导体衬底的第二区域中。第一PMOS晶体管区域包括第一PMOS栅极结构和第一PMOS半导体层，第一PMOS栅极结构与布置在半导体衬底上的第一PMOS有源区的第一PMOS鳍突起重叠，并且第一PMOS半导体层布置在第一PMOS鳍突起之间的第一PMOS凹进区域中。第二PMOS晶体管区域包括第二PMOS栅极结构和第二PMOS半导体层，第二PMOS栅极结构与布置在半导体衬底上的第二PMOS有源区的第二PMOS鳍突起重叠，并且第二PMOS半导体层布置在第二PMOS鳍突起之间的第二PMOS凹进区域中。第一PMOS栅极结构之间的距离与第二PMOS栅极结构之间的距离相同，并且第二PMOS凹进区域比第一PMOS凹进区域更深。
在一个实施例中，第一区域中的第一PMOS晶体管区域的密度可大于第二区域中的第二PMOS晶体管区域的密度。
在一个实施例中，第一PMOS半导体层的顶表面可高于第二PMOS半导体层的顶表面。
在一个实施例中，所述半导体器件还可包括布置在半导体衬底的第三区域中的第三PMOS晶体管区域。在这个实施例中，第三PMOS晶体管区域可包括第三PMOS栅极结构和第三PMOS半导体层，第三PMOS栅极结构与布置在半导体衬底上的第三PMOS有源区的第三PMOS鳍突起重叠，并且第三PMOS半导体层布置在第三PMOS鳍突起之间的第三PMOS凹进区域中。
在一个实施例中，第三PMOS栅极结构之间的距离可与第一PMOS栅极结构之间的距离相同，并且第三PMOS凹进区域可比第二PMOS凹进区域更深。
在一个实施例中，所述半导体器件还可包括布置在半导体衬底的第一区域中的第一NMOS晶体管区域和布置在半导体衬底的第二区域中的第二NMOS晶体管区域。在这个实施例中，第一NMOS晶体管区域可包括第一NMOS栅极结构和第一NMOS半导体层，第一NMOS栅极结构与布置在半导体衬底上的第一NMOS有源区的第一NMOS鳍突起重叠，并且第一NMOS半导体层布置在第一NMOS鳍突起之间的第一NMOS凹进区域中。在这个实施例中，第二NMOS晶体管区域可包括第二NMOS栅极结构和第二NMOS半导体层，第二NMOS栅极结构与布置在半导体衬底上的第二NMOS有源区的第二NMOS鳍突起重叠，并且第二NMOS半导体层布置在第二NMOS鳍突起之间的第二NMOS凹进区域中。在这个实施例中，第一NMOS栅极结构之间的距离可与第二NMOS栅极结构之间的距离相同，并且第一NMOS凹进区域可比第二NMOS凹进区域更深。
在一个实施例中，第二区域中的第二NMOS晶体管区域的密度可大于第一区域中的第一NMOS晶体管区域的密度。
在一个实施例中，第一PMOS凹进区域和第二PMOS凹进区域可比第一NMOS凹进区域和第二NMOS凹进区域更深。
在一个实施例中，半导体器件还可包括布置在半导体衬底的第三区域中的第三NMOS晶体管区域。在这个实施例中，第三NMOS晶体管区域可包括第三NMOS栅极结构和第三NMOS半导体层，第三NMOS栅极结构与布置在半导体衬底上的第三NMOS有源区的第三NMOS鳍突起重叠，并且第三NMOS半导体层布置在第三NMOS鳍突起之间的第三NMOS凹进区域中。在这个实施例中，布置在第三区域中的第三NMOS晶体管区域的密度可大于布置在第二区域中的第二NMOS晶体管区域的密度，并且第二NMOS凹进区域可比第三NMOS凹进区域更深。
根据本发明构思的示例性实施例，提供了一种半导体器件。所述半导体器件包括布置在半导体衬底上并且限定第一有源区和第二有源区的隔离区。第一有源区包括第一鳍突起和布置在第一鳍突起之间的第一凹进区域，并且第二有源区包括第二鳍突起和布置在第二鳍突起之间的第二凹进区域。彼此平行的第一栅极结构布置在第一鳍突起上，并且彼此平行的第二栅极结构布置在第二鳍突起上。第一半导体层布置在第一凹进区域中，并且第二半导体层布置在第二凹进区域中。第一栅极结构之间的距离与第二栅极结构之间的距离相同，并且第一凹进区域与第二凹进区域具有不同的深度或不同的宽度。
在一个实施例中，半导体器件还可包括布置在半导体衬底的第一区域中的至少一个第一晶体管区域和布置在半导体衬底的第二区域中的至少一个第二晶体管区域。第一有源区、第一栅极结构和第一半导体层可布置在第一晶体管区域中，并且第二有源区、第二栅极结构和第二半导体层可布置在第二晶体管区域中，并且布置在第一区域中的第一晶体管区域的密度可大于布置在第二区域中的第二晶体管区域的密度。
在一个实施例中，第二凹进区域可比第一凹进区域更深。
在一个实施例中，第一栅极结构和第二栅极结构中的每一个可包括栅电极和布置在栅电极的底表面和侧表面上的栅极电介质。
在一个实施例中，第一栅极结构可具有与第一鳍突起重叠并且延伸至隔离区上的线形，并且第二栅极结构可具有与第二鳍突起重叠并且延伸至隔离区上的线形。
根据本发明构思的示例性实施例，提供了一种半导体器件，该半导体器件包括：半导体衬底；第一有源区，其布置在半导体衬底上，并且包括第一突起和布置在第一突起之间的第一凹进区域；第一栅极结构，其布置在第一突起上；第一半导体层，其布置在第一凹进区域中；第二有源区，其布置在半导体衬底上，并且包括第二突起和布置在第二突起之间的第二凹进区域，并且第二有源区与第一有源区具有相同的导电类型；第二栅极结构，其布置在第二突起上；以及第二半导体层，其布置在第二凹进区域中。在这个实施例中，第一栅极结构之间的距离与第二栅极结构之间的距离相同，并且第二突起中的一个的顶表面与第二凹进区域的底表面之间的高度差大于第一突起中的一个的顶表面与第一凹进区域的底表面之间的高度差。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思将变得更加清楚，其中：
图1是概念性地示出根据本发明构思的示例性实施例的半导体器件的平面图；
图2是示出第一NMOS晶体管区域至第三NMOS晶体管区域(NMOS_1、NMOS_2和NMOS_3)和第一PMOS晶体管区域至第三PMOS晶体管区域(PMOS_1、PMOS_2和PMOS_3)的平面图；
图3A、图3B和图3C是示出根据本发明构思的示例性实施例的半导体器件的剖视图；
图4A至图12C是用于描述根据本发明构思的示例性实施例的用于形成半导体器件的方法的剖视图；
图13A是概念性地示出根据本发明构思的示例性实施例的半导体模块的图；以及
图13B和图13C是概念性地示出根据本发明构思的示例性实施例的电子系统的框图。
具体实施方式
下文中，现在将参照示出了一些实施例的附图更完全地描述本发明构思的示例性实施例。然而，本发明构思可按照不同的形式实现，并且不应理解为限于本文阐述的示例性实施例。相反，提供这些实施例是为了使得本公开将本发明构思完全传递给本领域技术人员。因此，所有这些修改旨在被包括在本发明构思的范围内。相同的附图标记在说明书始终指代相同的元件。
本文参照作为理想实施例和中间结构的示意图的剖视图、平面图和/或框图来描述实施例。这样，作为例如制造技术和/或公差的结果的附图中的形状的变化是可以预见的。因此，实施例不应被构造为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。在附图中，为了清楚起见可夸大层和区的尺寸和相对尺寸。应该理解，当一层被称作“位于”另一层或衬底“上”或者“下方”时，该层可直接形成在所述另一层或衬底上，或者在该层与所述另一层或衬底之间可存在中间层。除非上下文清楚地另作说明，否则按照单数形式提及的本发明构思的实施例中的元件的数量可为一个或多个。
将参照图1、图2、图3A、图3B和图3C描述根据本发明构思的示例性实施例的半导体器件。图1是概念性地示出根据本发明构思的示例性实施例的半导体器件的平面图。在图1中，标记为“A1”的第一区域概念性地示出了第一NMOS晶体管区域NMOS_1和第一PMOS晶体管区域PMOS_1，标记为“A2”的第二区域概念性地示出了第二NMOS晶体管区域NMOS_2和第二PMOS晶体管区域PMOS_2，并且标记为“A3”的第三区域概念性地示出了第三NMOS晶体管区域NMOS_3和第三PMOS晶体管区域PMOS_3。图2是示出图1的第一NMOS晶体管区域NMOS_1、第一PMOS晶体管区域PMOS_1、第二NMOS晶体管区域NMOS_2、第二PMOS晶体管区域PMOS_2、第三NMOS晶体管区域NMOS_3和第三PMOS晶体管区域PMOS_3的平面图。图3A、图3B和图3C是示出根据本发明构思的示例性实施例的半导体器件的剖视图。在图3A、图3B和图3C中，图3A是沿着图2的线I-I'、II-II'和III-III'截取的剖视图，图3B是沿着图2的线IV-IV'、V-V'和VI-VI'截取的剖视图，并且图3C是沿着图2的线VII-VII'、VIII-VIII'、IX-IX'、X-X'、XI-XI'和XII-XII'截取的剖视图。
参照图1、图2、图3A、图3B和图3C，可提供包括第一区域A1、第二区域A2和第三区域A3的半导体衬底3。半导体衬底3可为由诸如硅的半导体材料形成的衬底。第一PMOS晶体管区域PMOS_1和第一NMOS晶体管区域NMOS_1可布置在半导体衬底3的第一区域A1中。第二PMOS晶体管区域PMOS_2和第二NMOS晶体管区域NMOS_2可布置在半导体衬底3的第二区域A2中。第三PMOS晶体管区域PMOS_3和第三NMOS晶体管区域NMOS_3可布置在半导体衬底3的第三区域A3中。
限定多个有源区的隔离区6可布置在半导体衬底3上。隔离区6可被称作沟槽隔离区。隔离区6可包括二氧化硅。
多个有源区可包括第一PMOS有源区8a、第二PMOS有源区8b、第三PMOS有源区8c、第一NMOS有源区10a、第二NMOS有源区10b和第三NMOS有源区10c。第一PMOS有源区8a可布置在第一区域A1的第一PMOS晶体管区域PMOS_1中，并且第一NMOS有源区10a可布置在第一区域A1的第一NMOS晶体管区域NMOS_1中。第二PMOS有源区8b可布置在第二区域A2的第二PMOS晶体管区域PMOS_2中，并且第二NMOS有源区10b可布置在第二区域A2的第二NMOS晶体管区域NMOS_2中。第三PMOS有源区8c可布置在第三区域A3的第三PMOS晶体管区域PMOS_3中，并且第三NMOS有源区10c可布置在第三区域A3的第三NMOS晶体管区域NMOS_3中。
第一PMOS有源区至第三PMOS有源区(8a、8b和8c)可与第一NMOS有源区至第三NMOS有源区(10a、10b和10c)具有不同的导电类型。第一PMOS有源区至第三PMOS有源区(8a、8b和8c)可布置在半导体衬底3的N阱区中，并且可具有N型导电性。第一NMOS有源区至第三NMOS有源区(10a、10b和10c)可布置在半导体衬底3的P阱区中，并且可具有P型导电性。第一PMOS有源区至第三PMOS有源区(8a、8b和8c)和第一NMOS有源区至第三NMOS有源区(10a、10b和10c)可具有线形或矩形形状。
第一PMOS有源区8a可包括第一PMOS鳍突起Pp1和布置在第一PMOS鳍突起Pp1之间的第一PMOS凹进区域Rp1。第二PMOS有源区8b可包括第二PMOS鳍突起Pp2和布置在第二PMOS鳍突起Pp2之间的第二PMOS凹进区域Rp2。第三PMOS有源区8c可包括第三PMOS鳍突起Pp3和布置在第三PMOS鳍突起Pp3之间的第三PMOS凹进区域Rp3。
第一NMOS有源区10a可包括第一NMOS鳍突起Pn1和布置在第一NMOS鳍突起Pn1之间的第一NMOS凹进区域Rn1。第二NMOS有源区10b可包括第二NMOS鳍突起Pn2和布置在第二NMOS鳍突起Pn2之间的第二NMOS凹进区域Rn2。第三NMOS有源区10c可包括第三NMOS鳍突起Pn3和布置在第三NMOS鳍突起Pn3之间的第三NMOS凹进区域Rn3。
在一个实施例中，第一PMOS鳍突起Pp1、第一NMOS鳍突起Pn1、第二PMOS鳍突起Pp2、第二NMOS鳍突起Pn2、第三PMOS鳍突起Pp3和第三NMOS鳍突起Pn3可设置在比隔离区6更高的水平。
在一个实施例中，第一PMOS凹进区域至第三PMOS凹进区域(Rp1、Rp2和Rp3)可具有不同的深度。第一PMOS凹进区域Rp1可布置在第一PMOS鳍突起Pp1之间，并且具有第一深度ΔHp1。第二PMOS凹进区域Rp2可布置在第二PMOS鳍突起Pp2之间，并且具有大于第一深度ΔHp1的第二深度ΔHp2。第三PMOS凹进区域Rp3可布置在第三PMOS鳍突起Pp3之间，并且具有大于第二深度ΔHp2的第三深度ΔHp3。第一PMOS凹进区域Rp1在第一深度ΔHp1可具有底表面，第二PMOS凹进区域Rp2在大于第一深度ΔHp1的第二深度ΔHp2可具有底表面，并且第三PMOS凹进区域Rp3在大于第二深度ΔHp2的第三深度ΔHp3可具有底表面。
在示例性实施例中，第一PMOS鳍突起Pp1的顶表面Tp1与第一PMOS凹进区域Rp1的底表面之间的差(也就是说，第一深度ΔHp1)可小于第二PMOS鳍突起Pp2的顶表面Tp2与第二PMOS凹进区域Rp2的底表面之间的差(也就是说，第二深度ΔHp2)。在示例性实施例中，第二PMOS鳍突起Pp2的顶表面Tp2与第二PMOS凹进区域Rp2的底表面之间的差(也就是说，第二深度ΔHp2)可小于第三PMOS鳍突起Pp3的顶表面Tp3与第三PMOS凹进区域Rp3的底表面之间的差(也就是说，第三深度ΔHp3)。
在一个实施例中，第一NMOS凹进区域至第三NMOS凹进区域(Rn1、Rn2和Rn3)具有不同深度。在一个实施例中，第一NMOS凹进区域Rn1的深度ΔHn1可大于第二NMOS凹进区域Rn2的深度ΔHn2，并且第二NMOS凹进区域Rn2的深度ΔHn2可大于第三NMOS凹进区域Rn3的深度ΔHn3。在一个实施例中，深度ΔHn1(即，第一NMOS鳍突起Pn1的顶表面Tn1与第一NMOS凹进区域Rn1的底表面之间的差)可大于深度ΔHn2(即，第二NMOS鳍突起Pn2的顶表面Tn2与第二NMOS凹进区域Rn2的底表面之间的差)。在一个实施例中，深度ΔHn2(即，第二NMOS鳍突起Pn2的顶表面Tn2与第二NMOS凹进区域Rn2的底表面之间的差)可大于深度ΔHn3(即，第三NMOS鳍突起Pn3的顶表面Tn3与第三NMOS凹进区域Rn3的底表面之间的差)。
在一个实施例中，第一PMOS凹进区域至第三PMOS凹进区域(Rp1、Rp2和Rp3)的深度ΔHp1、ΔHp2和ΔHp3可大于第一NMOS凹进区域至第三NMOS凹进区域(Rn1、Rn2和Rn3)的深度ΔHn1、ΔHn2和ΔHn3。
在一个实施例中，第一PMOS凹进区域至第三PMOS凹进区域(Rp1、Rp2和Rp3)可具有不同宽度。在一个实施例中，第一PMOS凹进区域Rp1中的每一个可具有第一宽度Wp1，第二PMOS凹进区域Rp2中的每一个可具有大于第一宽度Wp1的第二宽度Wp2，并且第三PMOS凹进区域Rp3中的每一个可具有大于第二宽度Wp2的第三宽度Wp3。
在一个实施例中，第一NMOS凹进区域至第三NMOS凹进区域(Rn1、Rn2和Rn3)可具有不同宽度。在一个实施例中，第一NMOS凹进区域Rn1的宽度Wn1可大于第二NMOS凹进区域Rn2的宽度Wn2，并且第二NMOS凹进区域Rn2的宽度Wn2可大于第三NMOS凹进区域Rn3的宽度Wn3。
第一PMOS晶体管区域PMOS_1可包括布置在第一PMOS有源区8a的第一PMOS鳍突起Pp1上的第一PMOS栅极结构57a以及布置在第一PMOS有源区8a的第一PMOS凹进区域Rp1中的第一PMOS半导体层42a。在一个实施例中，第一PMOS栅极结构57a可与第一PMOS鳍突起Pp1重叠并且延伸至隔离区6上。第一PMOS栅极结构57a可包括平行线形状或矩形形状。在一个实施例中，第一PMOS栅极结构57a可面对第一PMOS鳍突起Pp1的顶表面Tp1和两个侧表面。因此，第一PMOS晶体管区域PMOS_1可包括FinFET晶体管。
第二PMOS晶体管区域PMOS_2可包括布置在第二PMOS有源区8b的第二PMOS鳍突起Pp2上的第二PMOS栅极结构57b以及布置在第二PMOS有源区8b的第二PMOS凹进区域Rp2中的第二PMOS半导体层42b。在一个实施例中，第二PMOS栅极结构57b可与第二PMOS鳍突起Pp2重叠并且延伸至隔离区6上。第二PMOS栅极结构57b可包括平行线形状或矩形形状。在一个实施例中，第二PMOS栅极结构57b可面对第二PMOS鳍突起Pp2的顶表面Tp2和两个侧表面。因此，第二PMOS晶体管区域PMOS_2可包括FinFET晶体管。
第三PMOS晶体管区域PMOS_3可包括布置在第三PMOS有源区8c的第三PMOS鳍突起Pp3上的第三PMOS栅极结构57c以及布置在第三PMOS有源区8c的第三PMOS凹进区域Rp3中的第三PMOS半导体层42c。在一个实施例中，第三PMOS栅极结构57c可与第三PMOS鳍突起Pp3重叠并且延伸至隔离区6上。第三PMOS栅极结构57c可包括平行线形状或矩形形状。在一个实施例中，第三PMOS栅极结构57c可面对第三PMOS鳍突起Pp3的顶表面Tp3和两个侧表面。因此，第三PMOS晶体管区域PMOS_3可包括FinFET晶体管。
在一个实施例中，第一PMOS栅极结构57a之间的距离L、第二PMOS栅极结构57b之间的距离L和第三PMOS栅极结构57c之间的距离L可相同。第一PMOS栅极结构至第三PMOS栅极结构(57a、57b和57c)中的每一个可包括PMOS栅电极59和布置在PMOS栅电极59的底表面和侧表面上的PMOS栅极电介质58。在一个实施例中，电介质可为可通过施加的电场极化的电绝缘体。
在一个实施例中，第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可具有相同导电类型。在一个实施例中，第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可与第一PMOS有源区至第三PMOS有源区(8a、8b和8c)具有不同导电类型。第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可具有P型导电性，并且第一PMOS有源区至第三PMOS有源区(8a、8b和8c)可具有N型导电性。第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可为第一PMOS晶体管区域至第三PMOS晶体管区域(PMOS_1、PMOS_2和PMOS_3)的源极/漏极区域。在一个实施例中，第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)中的每一个可包括PMOS低浓度杂质区域LIp和布置在PMOS低浓度杂质区域LIp上的PMOS高浓度杂质区域HIp。PMOS高浓度杂质区域HIp的杂质浓度可比PMOS低浓度杂质区域LIp的杂质浓度更高。
晶体管的沟道区域可限定在布置在第一PMOS半导体层42a之间的第一PMOS鳍突起Pp1中。类似地，晶体管的沟道区域可限定在第二PMOS鳍突起Pp2和第三PMOS鳍突起Pp3中。第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可用于提高PMOS晶体管的载流子迁移率。
在一个实施例中，第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可由相同的材料(例如，硅锗)形成。在一个实施例中，第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可由不同的材料形成或者由组成比与第一PMOS有源区至第三PMOS有源区(8a、8b和8c)的组成比不同的材料形成。在一个实施例中，第一PMOS有源区至第三PMOS有源区(8a、8b和8c)可由硅形成，并且第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)由硅锗外延层形成。
在一个实施例中，第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)的顶表面可具有不同高度。在一个实施例中，第一PMOS半导体层42a的顶表面可高于第二PMOS半导体层42b的顶表面，并且第二PMOS半导体层42b的顶表面可高于第三PMOS半导体层42c的顶表面。在一个实施例中，第一PMOS半导体层42a的顶表面可高于第一PMOS鳍突起Pp1的顶表面Tp1。第一PMOS半导体层42a的顶表面可布置在第一PMOS栅极结构57a之间。在一个实施例中，第二PMOS半导体层42b的顶表面可与第二PMOS鳍突起Pp2的顶表面Tp2在实质上相同的水平。在一个实施例中，第三PMOS半导体层42c的顶表面可低于第三PMOS鳍突起Pp3的顶表面Tp3。
在一个实施例中，第一PMOS半导体层42a中的每一个的宽度Wp1可小于第二PMOS半导体层42b中的每一个的宽度Wp2。在一个实施例中，第二PMOS半导体层42b中的每一个的宽度Wp2可小于第三PMOS半导体层42c中的每一个的宽度Wp3。
第一NMOS晶体管区域NMOS_1可包括布置在第一NMOS有源区10a的第一NMOS鳍突起Pn1上的第一NMOS栅极结构63a以及布置在第一NMOS有源区10a的第一NMOS凹进区域Rn1中的第一NMOS半导体层33a。在一个实施例中，第一NMOS栅极结构63a可与第一NMOS鳍突起Pn1重叠并且延伸至隔离区6上。第一NMOS栅极结构63a可具有平行线形状或者矩形形状。在一个实施例中，第一NMOS栅极结构63a可面对第一NMOS鳍突起Pn1的顶表面Tn1和两个侧表面。因此，第一NMOS晶体管区域NMOS_1可包括FinFET晶体管。
第二NMOS晶体管区域NMOS_2可包括布置在第二NMOS有源区10b的第二NMOS鳍突起Pn2上的第二NMOS栅极结构63b以及布置在第二NMOS有源区10b的第二NMOS凹进区域Rn2中的第二NMOS半导体层33b。在一个实施例中，第二NMOS栅极结构63b可与第二NMOS鳍突起Pn2重叠并且延伸至隔离区6上。第二NMOS栅极结构63b可具有平行线形状或者矩形形状。在一个实施例中，第二NMOS栅极结构63b可面对第二NMOS鳍突起Pn2的顶表面Tn2和两个侧表面。因此，第二NMOS晶体管区域NMOS_2可包括FinFET晶体管。
第三NMOS晶体管区域NMOS_3可包括布置在第三NMOS有源区10c的第三NMOS鳍突起Pn3上的第三NMOS栅极结构63c以及布置在第三NMOS有源区10c的第三NMOS凹进区域Rn3中的第三NMOS半导体层33c。在一个实施例中，第三NMOS栅极结构63c可与第三NMOS鳍突起Pn3重叠并且延伸至隔离区6上。第三NMOS栅极结构63c可具有平行线形状或者矩形形状。在一个实施例中，第三NMOS栅极结构63c可面对第三NMOS鳍突起Pn3的顶表面Tn3和两个侧表面。因此，第三NMOS晶体管区域NMOS_3可包括FinFET晶体管。
在一个实施例中，第一NMOS栅极结构63a之间的距离L、第二NMOS栅极结构63b之间的距离L和第三NMOS栅极结构63c之间的距离L可相同。第一NMOS栅极结构至第三NMOS栅极结构(63a、63b和63c)中的每一个可包括NMOS栅电极65和布置在NMOS栅电极65的底表面和侧表面上的NMOS栅极电介质64。
在一个实施例中，第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可具有相同导电类型。在一个实施例中，第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可与第一NMOS有源区至第三NMOS有源区(10a、10b和10c)具有不同导电类型。第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可具有N型导电性，并且第一NMOS有源区至第三NMOS有源区(10a、10b和10c)可具有P型导电性。第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可为第一NMOS晶体管区域至第三NMOS晶体管区域(NMOS_1、NMOS_2和NMOS_3)的源极/漏极区域。第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)中的每一个可包括NMOS低浓度杂质区域LIn和布置在NMOS低浓度杂质区域LIn上的NMOS高浓度杂质区域HIn。NMOS高浓度杂质区域HIn的杂质浓度可比NMOS低浓度杂质区域LIn的杂质浓度更高。
晶体管的沟道区域可限定在布置在第一NMOS半导体层33a之间的第一NMOS鳍突起Pn1中。类似地，晶体管的沟道区域可限定在第二NMOS鳍突起Pn2和第三NMOS鳍突起Pn3中。
在一个实施例中，第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可由相同的材料(例如，硅)形成。在一个实施例中，第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可形成在与第一NMOS有源区至第三NMOS有源区(10a、10b和10c)不同的材料的外延层中。例如，第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可由硅外延层形成，并且第一NMOS有源区至第三NMOS有源区(10a、10b和10c)可由硅锗外延层形成。
在一个实施例中，第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)的顶表面可具有不同高度。在一个实施例中，第一NMOS半导体层33a的顶表面可低于第二NMOS半导体层33b的顶表面。在一个实施例中，第二NMOS半导体层33b的顶表面可低于第三NMOS半导体层33c的顶表面。
在一个实施例中，第一NMOS半导体层33a的顶表面可形成在比第一NMOS鳍突起Pn1的顶表面Tn1更低的水平。在一个实施例中，第二NMOS半导体层33b的顶表面可形成在与第二NMOS鳍突起Pn2的顶表面Tn2实质上相同的水平。在一个实施例中，第三NMOS半导体层33c的顶表面可形成在比第三NMOS鳍突起Pn3的顶表面Tn3更高的水平。第三NMOS半导体层33c的顶表面可布置在第三NMOS栅极结构63c之间。
在一个实施例中，第一NMOS半导体层33a中的每一个的宽度Wn1可大于第二NMOS半导体层33b中的每一个的宽度Wn2。在一个实施例中，第二NMOS半导体层33b中的每一个的宽度Wn2可大于第三NMOS半导体层33c中的每一个的宽度Wn3。
第一PMOS接触结构72p1可布置在第一PMOS半导体层42a上，第二PMOS接触结构72p2可布置在第二PMOS半导体层42b上，并且第三PMOS接触结构72p3可布置在第三PMOS半导体层42c上。第一NMOS接触结构72n1可布置在第一NMOS半导体层33a上，第二NMOS接触结构72n2可布置在第二NMOS半导体层33b上，并且第三NMOS接触结构72n3可布置在第三NMOS半导体层33c上。
在一个实施例中，第一PMOS接触结构至第三PMOS接触结构(72p1、72p2和72p3)和第一NMOS接触结构至第三NMOS接触结构(72n1、72n2和72n3)可由导电材料(例如，氮化钛TiN、氮化钨WN或钨W)形成。
第一PMOS硅化物层68p1可布置在第一PMOS半导体层42a与第一PMOS接触结构72p1之间，第二PMOS硅化物层68p2可布置在第二PMOS半导体层42b与第二PMOS接触结构72p2之间，并且第三PMOS硅化物层68p3可布置在第三PMOS半导体层42c与第三PMOS接触结构72p3之间。第一NMOS硅化物层68n1可布置在第一NMOS半导体层33a与第一NMOS接触结构72n1之间，第二NMOS硅化物层68n2可布置在第二NMOS半导体层33b与第二NMOS接触结构72n2之间，并且第三NMOS硅化物层68n3可布置在第三NMOS半导体层33c与第三NMOS接触结构72n3之间。
绝缘栅间隔件24可布置在第一PMOS栅极结构至第三PMOS栅极结构(57a、57b和57c)和第一NMOS栅极结构至第三NMOS栅极结构(63a、63b和63c)的侧表面上。绝缘栅间隔件24可介于第一PMOS栅极结构57a与第一PMOS接触结构72p1之间、第二PMOS栅极结构57b与第二PMOS接触结构72p2之间、第三PMOS栅极结构57c与第三PMOS接触结构72p3之间、第一NMOS栅极结构63a与第一NMOS接触结构72n1之间、第二NMOS栅极结构63b与第二NMOS接触结构72n2之间以及第三NMOS栅极结构63c与第三NMOS接触结构72n3之间。
层间绝缘层51可布置在半导体衬底3上。层间绝缘层51可布置在挨着第一PMOS栅极结构至第三PMOS栅极结构(57a、57b和57c)的隔离区6上，并且可布置在挨着第一NMOS栅极结构至第三NMOS栅极结构(63a、63b和63c)的隔离区6上。
在示例性实施例中，第一区域A1可为第一PMOS晶体管区域PMOS_1的密度较高的电路区，并且第三区域A3是第三PMOS晶体管区域PMOS_3的密度较低的电路区。在这个实施例中，第二区域A2可为第二PMOS晶体管区域PMOS_2的密度低于第一区域A1中的第一PMOS晶体管区域PMOS_1的密度且高于第三区域A3中的第三PMOS晶体管区域PMOS_3的密度的电路区。在一个实施例中，第一区域A1可为第一NMOS晶体管区域NMOS_1的密度较低的电路区，并且第三区域A3可为第三NMOS晶体管区域NMOS_3的密度较高的电路区。在这个实施例中，第二区域A2可为第二NMOS晶体管区域NMOS_2的密度高于第一区域A1中的第一NMOS晶体管区域NMOS_1的密度且低于第三区域A3中的第三NMOS晶体管区域NMOS_3的密度的电路区。
第一区域A1中的第一PMOS晶体管区域PMOS_1的密度可高于第二区域A2中的第二PMOS晶体管区域PMOS_2的密度，并且第二区域A2中的第二PMOS晶体管区域PMOS_2的密度可高于第三区域A3中的第三PMOS晶体管区域PMOS_3的密度。第一区域A1中的第一NMOS晶体管区域NMOS_1的密度可低于第二区域A2中的第二NMOS晶体管区域NMOS_2的密度，并且第二区域A2中的第二NMOS晶体管区域NMOS_2的密度可低于第三区域A3中的第三NMOS晶体管区域NMOS_3的密度。
在一个实施例中，第一PMOS晶体管区域PMOS_1可指布置有多个PMOS晶体管的区域。类似地，第二PMOS晶体管区域PMOS_2和第三PMOS晶体管区域PMOS_3中的每一个可指布置有多个PMOS晶体管的区域。类似地，第一NMOS晶体管区域至第三NMOS晶体管区域(NMOS_1、NMOS2和NMOS_3)中的每一个可指布置有多个NMOS晶体管的区域。
在示例性实施例中，在短句“第一PMOS晶体管区域PMOS_1的密度”中的术语“密度”可指第一区域A1中的第一PMOS晶体管区域PMOS_1的区域的密度。类似地，第二PMOS晶体管区域PMOS_2和第三PMOS晶体管区域PMOS_3的密度和第一NMOS晶体管区域至第三NMOS晶体管区域(NMOS_1、NMOS2和NMOS_3)的密度可为它们的区域的密度。
在示例性实施例中，“密度”可为特定区中的晶体管区域的区域密度。然而，本发明构思的实施例不限于此。例如，“密度”可为构成晶体管的组件或图案的图案密度、排列密度或布置密度。例如，第一区域A1中的第一PMOS晶体管区域PMOS_1的密度和第二区域A2中的第二PMOS晶体管区域PMOS_2的密度之间的关系可被描述为第一区域A1中的第一PMOS栅极结构57a的图案密度和第二区域A2中的第二PMOS栅极结构57b的图案密度之间的关系。例如，构成第一区域A1中的第一PMOS晶体管区域PMOS_1的第一PMOS栅极结构57a的图案密度可大于构成第二区域A2中的第二PMOS晶体管区域PMOS_2的第二PMOS栅极结构57b的图案密度。可替换地，第一区域A1中的第一PMOS晶体管区域PMOS_1的密度和第二区域A2中的第二PMOS晶体管区域PMOS_2的密度之间的关系可被描述为第一区域A1中的第一PMOS半导体层42a的布置密度或区域密度和第二区域A2中的第二PMOS半导体层42b的布置密度或区域密度之间的关系。此外，第一区域A1中的第一PMOS晶体管区域PMOS_1的密度和第二区域A2中的第二PMOS晶体管区域PMOS_2的密度之间的关系可被描述为第一区域A1中的第一PMOS有源区8a的布置密度或区域密度和第二区域A2中的和第二PMOS有源区8b的布置密度或区域密度之间的关系。
在一个实施例中，在第一区域至第三区域(A1、A2和A3)中，第一PMOS栅极结构至第三PMOS栅极结构(57a、57b和57c)和第一NMOS栅极结构至第三NMOS栅极结构(63a、63b和63c)可以规则间隔L布置。此外，在这个实施例中，具有不同尺寸的第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)和具有不同尺寸的第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可布置在所述区域中。第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)和第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可提高晶体管的沟道区域中的载流子迁移率并且提高半导体器件的性能。
接着，将参照图4A至图12C描述形成参照图1、图2、图3A、图3B和图3C描述的根据本发明构思的示例性实施例的半导体器件的方法。在图4A至图12C中，图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A是沿着图2的线I-I'、II-II'和III-III'截取的剖视图，图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B和图12B是沿着图2的线IV-IV'、V-V'和VI-VI'截取的剖视图，并且图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C和图12C是沿着图2的线VII-VII'、VIII-VIII'、IX-IX'、X-X'、XI-XI'和XII-XII'截取的剖视图。
参照图1、图2、图4A、图4B和图4C，根据本发明构思的实施例的形成半导体器件的方法可包括：在包括第一区域A1、第二区域A2和第三区域A3的半导体衬底3中形成限定多个有源区的隔离区6。
根据本发明构思的实施例的形成半导体器件的方法可包括：形成第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)、第一NMOS牺牲栅极图案至第三NMOS牺牲栅极图案(16a、16b和16c)和栅间隔件24。
隔离区6可为沟槽式器件隔离区。在一个实施例中，隔离区6的顶表面可低于多个有源区的顶表面。多个有源区的上部可从隔离区6的顶表面突出。
多个有源区可包括至少一个第一PMOS有源区8a、至少一个第二PMOS有源区8b、至少一个第三PMOS有源区8c、至少一个第一NMOS有源区10a、至少一个第二NMOS有源区10b和至少一个第三NMOS有源区10c。
第一PMOS有源区至第三PMOS有源区(8a、8b和8c)可形成在半导体衬底3的N阱区中。第一NMOS有源区至第三NMOS有源区(10a、10b和10c)可形成在半导体衬底3的P阱区中。
第一PMOS有源区8a和第一NMOS有源区10a可布置在第一区域A1中。第二PMOS有源区8b和第二NMOS有源区10b可布置在第二区域A2中。第三PMOS有源区8c和第三NMOS有源区10c可布置在第三区域A3中。
在一个实施例中，第一区域A1中的第一PMOS有源区8a的密度可高于第二区域A2中的第二PMOS有源区8b的密度，并且第二区域A2中的第二PMOS有源区8b的密度可高于第三区域A3中的第三PMOS有源区8c的密度。在一个实施例中，第一区域A1中的第一NMOS有源区10a的密度可低于第二区域A2中的第二NMOS有源区10b的密度，并且第二区域A2中的第二NMOS有源区10b的密度可低于第三区域A3中的第三NMOS有源区10c的密度。
第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)和第一NMOS牺牲栅极图案至第三NMOS牺牲栅极图案(16a、16b和16c)中的每一个可包括按次序堆叠的缓冲绝缘图案18、下牺牲图案20和上牺牲图案22。
第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)和第一NMOS牺牲栅极图案至第三NMOS牺牲栅极图案(16a、16b和16c)的形成可包括：在多个有源区和隔离区6的表面上共形地形成缓冲绝缘层；在缓冲绝缘层上形成下牺牲层；在下牺牲层上形成上牺牲层；以及图案化上牺牲层、下牺牲层和缓冲绝缘层。缓冲绝缘图案18可由二氧化硅形成，下牺牲图案20可由多晶硅形成，并且上牺牲图案22可由氮化硅形成。
栅间隔件24可形成在第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)和第一NMOS牺牲栅极图案至第三NMOS牺牲栅极图案(16a、16b和16c)的侧表面上。栅间隔件24可由诸如二氧化硅和/或氮化硅的绝缘材料形成。
第一PMOS牺牲栅极图案15a可具有与第一PMOS有源区8a交叉或重叠并且延伸至隔离区6上的线形。第二PMOS牺牲栅极图案15b可具有与第二PMOS有源区8b交叉或重叠并且延伸至隔离区6上的线形。第三PMOS牺牲栅极图案15c可具有与第三PMOS有源区8c交叉或重叠并且延伸至隔离区6上的线形。
第一NMOS牺牲栅极图案16a可具有与第一NMOS有源区10a交叉或重叠并且延伸至隔离区6上的线形。第二NMOS牺牲栅极图案16b可具有与第二NMOS有源区10b交叉或重叠并且延伸至隔离区6上的线形。第三NMOS牺牲栅极图案16c可具有与第三NMOS有源区10c交叉或重叠并且延伸至隔离区6上的线形。
在一个实施例中，第一PMOS牺牲栅极图案15a之间的距离、第二PMOS牺牲栅极图案15b之间的距离和第三PMOS牺牲栅极图案15c之间的距离可相同。在一个实施例中，第一NMOS牺牲栅极图案16a之间的距离、第二NMOS牺牲栅极图案16b之间的距离和第三NMOS牺牲栅极图案16c之间的距离可相同。在一个实施例中，第一PMOS牺牲栅极图案15a之间的距离和第一NMOS牺牲栅极图案16a之间的距离可相同。
参照图1、图2、图5A、图5B和图5C，根据本发明构思的实施例的形成半导体器件的方法可包括：在第一NMOS有源区至第三NMOS有源区(10a、10b和10c)中形成第一NMOS凹进区域至第三NMOS凹进区域(Rn1、Rn2和Rn3)。
第一NMOS凹进区域至第三NMOS凹进区域(Rn1、Rn2和Rn3)的形成包括：形成覆盖第一PMOS有源区至第三PMOS有源区(8a、8b和8c)而不与第一NMOS有源区至第三NMOS有源区(10a、10b和10c)重叠的第一蚀刻掩模30；以及利用第一蚀刻掩模30、第一NMOS牺牲栅极图案至第三NMOS牺牲栅极图案(16a、16b和16c)和栅间隔件24作为蚀刻掩模对第一NMOS有源区至第三NMOS有源区(10a、10b和10c)进行蚀刻。例如，由于第一NMOS有源区至第三NMOS有源区(10a、10b和10c)未被第一蚀刻掩模30覆盖，因此它们被暴露出来。第一蚀刻掩模30可形成有光致抗蚀剂图案。在示例性实施例中，第一区域A1中的第一NMOS有源区10a的暴露的区域可小于第二区域A2中的第二NMOS有源区10b的暴露的区域，并且第二区域A2中的第二NMOS有源区10b的暴露的区域可小于第三区域A3中的第三NMOS有源区10c的暴露的区域。
在一个实施例中，第一NMOS凹进区域至第三NMOS凹进区域(Rn1、Rn2和Rn3)具有不同深度。在一个实施例中，第一区域A1中的第一NMOS有源区10a可比第二区域A2中的第二NMOS有源区10b被蚀刻得更多，并且第二区域A2中的第二NMOS有源区10b可比第三区域A3中的第三NMOS有源区10c被蚀刻得更多。在一个实施例中，第一NMOS凹进区域Rn1的深度ΔHn1可大于第二NMOS凹进区域Rn2的深度ΔHn2，并且第二NMOS凹进区域Rn2的深度ΔHn2可大于第三NMOS凹进区域Rn3的深度ΔHn3。
在一个实施例中，第一NMOS凹进区域至第三NMOS凹进区域(Rn1、Rn2和Rn3)可具有不同宽度。在一个实施例中，第一NMOS凹进区域Rn1的宽度Wn1可大于第二NMOS凹进区域Rn2的宽度Wn2，并且第二NMOS凹进区域Rn2的宽度Wn2可大于第三NMOS凹进区域Rn3的宽度Wn3。
在第一NMOS有源区10a中，布置在第一NMOS牺牲栅极图案16a下方的未蚀刻的有源区可限定为第一NMOS鳍突起Pn1。在第二NMOS有源区10b中，布置在第二NMOS牺牲栅极图案16b下方的未蚀刻的有源区可限定为第二NMOS鳍突起Pn2。在第三NMOS有源区10c中，布置在第三NMOS牺牲栅极图案16c下方的未蚀刻的有源区可限定为第三NMOS鳍突起Pn3。
在一个实施例中，第一NMOS鳍突起Pn1的顶表面Tn1与第一NMOS凹进区域Rn1的底表面之间的高度差ΔHn1可大于第二NMOS鳍突起Pn2的顶表面Tn2与第二NMOS凹进区域Rn2的底表面之间的高度差ΔHn2。在一个实施例中，第二NMOS鳍突起Pn2的顶表面Tn2与第二NMOS凹进区域Rn2的底表面之间的高度差ΔHn2可大于第三NMOS鳍突起Pn3的顶表面Tn3与第三NMOS凹进区域Rn3的底表面之间的高度差ΔHn3。
在一个实施例中，在形成第一蚀刻掩模30之前，第一表面保护层27可形成在有源区8a、8b、8c、10a、10b和10c的暴露的表面上。第一表面保护层27可由二氧化硅形成。第一表面保护层27可形成在布置在第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)之间的第一PMOS有源区至第三PMOS有源区(8a、8b和8c)的表面上。
在形成第一NMOS凹进区域至第三NMOS凹进区域(Rn1、Rn2和Rn3)之后，可去除第一蚀刻掩模30。
参照图1、图2、图6A、图6B和图6C，根据本发明构思的实施例的形成半导体器件的方法可包括：形成第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)。
第一NMOS半导体层33a可形成在第一NMOS凹进区域Rn1中，第二NMOS半导体层33b可形成在第二NMOS凹进区域Rn2中，并且第三NMOS半导体层33c可形成在第三NMOS凹进区域Rn3中。
可通过执行第一选择性外延生长(SEG)工艺形成第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)。在SEG工艺中，可仅在硅衬底的暴露的硅区域上发生生长。在第一SEG工艺中，第一表面保护层27可防止外延层在第一PMOS有源区至第三PMOS有源区(8a、8b和8c)的表面上的生长。
第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可形成为掺杂的外延层。第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可形成为具有N型导电性的硅外延层。
在一个实施例中，第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)的顶表面可具有不同高度。在一个实施例中，第三NMOS半导体层33c的顶表面可高于第二NMOS半导体层33b的顶表面，并且第二NMOS半导体层33b的顶表面可高于第一NMOS半导体层33a的顶表面。
在一个实施例中，第一NMOS半导体层33a的顶表面可形成在比第一NMOS鳍突起Pn1的顶表面Tn1的水平更低的水平。在这个实施例中，第二NMOS半导体层33b的顶表面可形成在与第二NMOS鳍突起Pn2的顶表面Tn2实质上相同的水平。在这个实施例中，第三NMOS半导体层33c的顶表面可形成在比第三NMOS鳍突起Pn3的顶表面Tn3的水平更高的水平。
在一个实施例中，每个第一NMOS半导体层33a的宽度Wn1可大于每个第二NMOS半导体层33b的宽度Wn2。在这个实施例中，每个第二NMOS半导体层33b的宽度Wn2可大于每个第三NMOS半导体层33c的宽度Wn3。
参照图1、图2、图7A、图7B和图7C，根据本发明构思的实施例的形成半导体器件的方法可包括：形成第一PMOS凹进区域至第三PMOS凹进区域(Rp1、Rp2和Rp3)。
第一PMOS凹进区域至第三PMOS凹进区域(Rp1、Rp2和Rp3)的形成可包括：形成覆盖第一NMOS有源区至第三NMOS有源区(10a、10b和10c)而不与第一PMOS有源区至第三PMOS有源区(8a、8b和8c)重叠的第二蚀刻掩模39；以及利用第二蚀刻掩模39、第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)和栅间隔件24作为蚀刻掩模对第一PMOS有源区至第三PMOS有源区(8a、8b和8c)进行蚀刻。第二蚀刻掩模39可形成有光致抗蚀剂图案。例如，由于第一PMOS有源区至第三PMOS有源区(8a、8b和8c)未被第二蚀刻掩模39覆盖，因此它们被暴露出来。在一个实施例中，第一区域A1中的第一PMOS有源区8a的暴露的区域可小于第二区域A2中的第二PMOS有源区8b的暴露的区域，并且第二区域A2中的第二PMOS有源区8b的暴露的区域可小于第三区域A3中的第三PMOS有源区8c的暴露的区域。
在一个实施例中，第一PMOS凹进区域至第三PMOS凹进区域(Rp1、Rp2和Rp3)可具有不同深度。在一个实施例中，第一区域A1中的第一PMOS有源区8a可比第二区域A2中的第二PMOS有源区8b被蚀刻得更少，并且第二区域A2中的第二PMOS有源区8b可比第三区域A3中的第三PMOS有源区8c被蚀刻得更少。在一个实施例中，第一PMOS凹进区域Rp1的深度ΔHp1可比第二PMOS凹进区域Rp2的深度ΔHp2更浅，并且第二PMOS凹进区域Rp2的深度ΔHp2可比第三PMOS凹进区域Rp3的深度ΔHp3更浅。
在一个实施例中，第一PMOS凹进区域至第三PMOS凹进区域(Rp1、Rp2和Rp3)可具有不同宽度。在一个实施例中，第一PMOS凹进区域Rp1的宽度Wp1可小于第二PMOS凹进区域Rp2的宽度Wp2，并且第二PMOS凹进区域Rp2的宽度Wp2可小于第三PMOS凹进区域Rp3的宽度Wp3。
在第一PMOS有源区8a中，布置在第一PMOS牺牲栅极图案15a下方的未蚀刻的有源区可限定为第一PMOS鳍突起Pp1。在第二PMOS有源区8b中，布置在第二PMOS牺牲栅极图案15b下方的未蚀刻的有源区可限定为第二PMOS鳍突起Pp2。在第三PMOS有源区8c中，布置在第三PMOS牺牲栅极图案15c下方的未蚀刻的有源区可限定为第三PMOS鳍突起Pp3。
在一个实施例中，第一PMOS鳍突起Pp1的顶表面Tp1与第一PMOS凹进区域Rp1的底表面之间的高度差ΔHp1可小于第二PMOS鳍突起Pp2的顶表面Tp2与第二PMOS凹进区域Rp2的底表面之间的高度差ΔHp2。在一个实施例中，第二PMOS鳍突起Pp2的顶表面Tp2与第二PMOS凹进区域Rp2的底表面之间的高度差ΔHp2可小于第三PMOS鳍突起Pp3的顶表面Tp3与第三PMOS凹进区域Rp3的底表面之间的高度差ΔHp3。
在一个实施例中，在形成第二蚀刻掩模39之前，第二表面保护层36可形成在第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)的暴露的表面上。第二表面保护层36可由二氧化硅形成。
在形成第一PMOS凹进区域至第三PMOS凹进区域(Rp1、Rp2和Rp3)之后，可去除第二蚀刻掩模39。
参照图1、图2、图8A、图8B和图8C，根据本发明构思的示例性实施例的形成半导体器件的方法包括：形成第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)。
可通过执行第二SEG工艺形成第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)。在第二SEG工艺中，第二表面保护层36可防止外延层在第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)的表面上的生长。
第一PMOS半导体层42a可形成在第一PMOS凹进区域Rp1中，第二PMOS半导体层42b可形成在第二PMOS凹进区域Rp2中，并且第三PMOS半导体层42c可形成在第三PMOS凹进区域Rp3中。
在一个实施例中，第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)的顶表面可具有不同高度。在一个实施例中，第一PMOS半导体层42a的顶表面可高于第二PMOS半导体层42b的顶表面，并且第二PMOS半导体层42b的顶表面可高于第三PMOS半导体层42c的顶表面。
在一个实施例中，第一PMOS半导体层42a的顶表面可高于第一PMOS鳍突起Pp1的顶表面Tp1。在这个实施例中，第二PMOS半导体层42b的顶表面可与第二PMOS鳍突起Pp2的顶表面Tp2在实质上相同的水平。在这个实施例中，第三PMOS半导体层42c的顶表面可低于第三PMOS鳍突起Pp3的顶表面Tp3。
第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可为掺杂的外延层。例如，第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可为具有P型导电性的外延层。
在一个实施例中，第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)与第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可由不同材料形成。例如，第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)可由硅形成，并且第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)可由硅锗形成。
参照图1、图2、图9A、图9B和图9C，根据本发明构思的实施例的形成半导体器件的方法可包括：形成PMOS高浓度杂质区域HIp和NMOS高浓度杂质区域HIn。
通过在第一离子注入工艺48p中将杂质选择性地注入第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)中，可形成杂质浓度比第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)的杂质浓度更高的PMOS高浓度杂质区域HIp。在第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)中，PMOS高浓度杂质区域HIp下方的部分可限定为PMOS低浓度杂质区域LIp。
在执行第一离子注入工艺48p之后或之前，通过在第二离子注入工艺48n中将杂质选择性地注入第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)中，可形成杂质浓度比第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)的杂质浓度更高的NMOS高浓度杂质区域HIn。在第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)中，NMOS高浓度杂质区域HIn下方的部分可限定为NMOS低浓度杂质区域LIn。在一个实施例中，离子注入工艺是这样一种工艺，第一材料的离子通过该工艺在电场中加速并且碰撞到第二材料中。
参照图1、图2、图10A、图10B和图10C，根据本发明构思的实施例的形成半导体器件的方法可包括形成平面化的层间绝缘层51。
平面化的层间绝缘层51的形成可包括：形成覆盖第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)、第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)、第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)和第一NMOS牺牲栅极图案至第三NMOS牺牲栅极图案(16a、16b和16c)的层间绝缘层；以及将层间绝缘层平面化，直至暴露出第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)和第一NMOS牺牲栅极图案至第三NMOS牺牲栅极图案(16a、16b和16c)的上牺牲图案22为止。可通过化学机械抛光(CMP)工艺执行平面化。在一个实施例中，CMP工艺使用化学和机械力的组合以使表面光滑。CMP工艺可结合抛光垫使用研磨和腐蚀化学浆料。
平面化的层间绝缘层51可由二氧化硅形成。
参照图1、图2、图11A、图11B和图11C，根据本发明构思的实施例的形成半导体器件的方法可包括：去除第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)以形成第一PMOS栅极沟槽至第三PMOS栅极沟槽(54a、54b和54c)；以及去除第一NMOS牺牲栅极图案至第三NMOS牺牲栅极图案(16a、16b和16c)以形成第一NMOS栅极沟槽至第三NMOS栅极沟槽(55a、55b和55c)。
可利用蚀刻工艺选择性地去除第一PMOS牺牲栅极图案至第三PMOS牺牲栅极图案(15a、15b和15c)和第一NMOS牺牲栅极图案至第三NMOS牺牲栅极图案(16a、16b和16c)。
可去除第一PMOS牺牲栅极图案15a以形成第一PMOS栅极沟槽54a并暴露出第一PMOS鳍突起Pp1。可去除第二PMOS牺牲栅极图案15b以形成第二PMOS栅极沟槽54b并暴露出第二PMOS鳍突起Pp2。可去除第三PMOS牺牲栅极图案15c以形成第三PMOS栅极沟槽54c并暴露出第三PMOS鳍突起Pp3。
可去除第一NMOS牺牲栅极图案16a以形成第一NMOS栅极沟槽55a并暴露出第一NMOS鳍突起Pn1。可去除第二NMOS牺牲栅极图案16b以形成第二NMOS栅极沟槽55b并暴露出第二NMOS鳍突起Pn2。可去除第三NMOS牺牲栅极图案16c以形成第三NMOS栅极沟槽55c并暴露出第三NMOS鳍突起Pn3。
参照图1、图2、图12A、图12B和图12C，根据本发明构思的实施例的形成半导体器件的方法包括：形成第一PMOS栅极结构至第三PMOS栅极结构(57a、57b和57c)和第一NMOS栅极结构至第三NMOS栅极结构(63a、63b和63c)。
如图12A所示，第一PMOS栅极结构至第三PMOS栅极结构(57a、57b和57c)中的每一个可包括PMOS栅极电介质58和PMOS栅电极59。在一个实施例中，PMOS栅极电介质58可覆盖PMOS栅电极59的底表面和侧表面。
如图12B所示，第一NMOS栅极结构至第三NMOS栅极结构(63a、63b和63c)中的每一个可包括NMOS栅极电介质64和NMOS栅电极65。在一个实施例中，NMOS栅极电介质64可覆盖NMOS栅电极65的底表面和侧表面。
再参照图1、图2、图3A、图3B和图3C，根据本发明构思的实施例的形成半导体器件的方法可包括：形成第一PMOS硅化物层至第三PMOS硅化物层(68p1、68p2和68p3)、第一NMOS硅化物层至第三NMOS硅化物层(68n1、68n2和68n3)、第一PMOS接触结构至第三PMOS接触结构(72p1、72p2和72p3)和第一NMOS接触结构至第三NMOS接触结构(72n1、72n2和72n3)。
在示例性实施例中，第一PMOS硅化物层至第三PMOS硅化物层(68p1、68p2和68p3)和第一NMOS硅化物层至第三NMOS硅化物层(68n1、68n1和68n3)的形成可包括：在光刻和蚀刻工艺中通过选择性地蚀刻布置在第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)和第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)上的平面化的层间绝缘层51来暴露出第一PMOS半导体层至第三PMOS半导体层(42a、42b和42c)和第一NMOS半导体层至第三NMOS半导体层(33a、33b和33c)；以及通过执行硅化工艺或自对准硅化工艺形成第一PMOS硅化物层至第三PMOS硅化物层(68p1、68p2和68p3)和第一NMOS硅化物层至第三NMOS硅化物层(68n1、68n2和68n3)。
第一PMOS硅化物层68p1可形成在第一PMOS半导体层42a上，第二PMOS硅化物层68p2可形成在第二PMOS半导体层42b上，并且第三PMOS硅化物层68p3形成在第三PMOS半导体层42c上。第一NMOS硅化物层68n1可形成在第一NMOS半导体层33a上，第二NMOS硅化物层68n2可形成在第二NMOS半导体层33b上，并且第三NMOS硅化物层68n3可形成在第三NMOS半导体层33c上。
第一PMOS接触结构至第三PMOS接触结构(72p1、72p2和72p3)和第一NMOS接触结构至第三NMOS接触结构(72n1、72n2和72n3)的形成可包括：在具有第一PMOS硅化物层至第三PMOS硅化物层(68p1、68p2和68p3)和第一NMOS硅化物层至第三NMOS硅化物层(68n1、68n2和68n3)的衬底上形成导电材料层；以及将导电材料层平面化。
第一PMOS接触结构72p1可形成在第一PMOS硅化物层68p1上，第二PMOS接触结构72p2可形成在第二PMOS硅化物层68p2上，并且第三PMOS接触结构72p3可形成在第三PMOS硅化物层68p3上。
第一NMOS接触结构72n1可形成在第一NMOS硅化物层68n1上，第二NMOS接触结构72n2可形成在第二NMOS硅化物层68n2上，并且第三NMOS接触结构72n3可形成在第三NMOS硅化物层68n3上。
图13A是概念性地示出根据本发明构思的示例性实施例的半导体模块的图。
参照图13A，根据本发明构思的实施例的半导体模块100可包括安装在模块衬底110上的处理器120和存储器装置130。导电性输入/输出端子140可布置在模块衬底110的至少一侧上。处理器120或存储器装置130可包括根据本发明构思的实施例的半导体器件。在实施例中，模块衬底110可为柔性印刷电路板。
图13B和图13C是概念性地示出根据本发明构思的实施例的电子系统的框图。
首先，参照图13B，根据本发明构思的实施例的电子系统200可包括主体210、显示单元260和外部设备270。主体210可包括微处理器单元220、电源230、功能单元240和显示控制器单元250。主体210可包括具有印刷电路板(PCB)的系统板或母板和/或外壳。微处理器单元220、电源230、功能单元240和显示控制器单元250可安装或布置在主体210的上表面上或内部。显示单元260可布置在主体210的上表面上或内部/外部。显示单元260可显示通过显示控制器单元250处理的图像。例如，显示单元260可包括液晶显示器(LCD)、有源矩阵有机发光二极管(AMOLED)或各种其它显示面板。显示单元260可包括触摸屏。因此，显示单元260可具有输入/输出功能。电源230可将电流或电压供应至微处理器单元220、功能单元240、显示控制器单元250等。电源230可包括可充电电池、用于干电池的电池座或者电压/电流转换器。微处理器单元220可从电源230接收电压以控制功能单元240和显示单元260。例如，微处理器单元220可包括中央处理单元(CPU)或应用处理器(AP)。功能单元240可包括触摸垫、触摸屏、易失性/非易失性存储器、存储卡控制器、相机、灯、音频和视频回播处理器、无线发送/接收天线、扬声器、麦克风、通用串行总线(USB)端口和具有各种功能的其它单元。
微处理器单元220或者功能单元240可包括根据本发明构思的实施例的半导体器件。
接着，参照图13C，根据本发明构思的实施例的电子系统300可包括利用总线320执行数据通信的微处理器314、存储器系统312和用户接口318。微处理器314可包括中央处理单元CPU或应用处理器AP。电子系统300还可包括与微处理器314直接通信的随机存取存储器(RAM)316。微处理器314和/或RAM 316可组装成单个封装件。用户接口318可用于向电子系统300输入数据或从电子系统300输出数据。例如，用户接口318可包括触摸垫、触摸屏、键盘、鼠标、扫描仪、语音检测器、阴极射线管(CRT)监视器、LCD、AMOLED、等离子体显示面板(PDP)、打印机、灯或各种其它输入/输出装置。存储器系统312可存储用于操作微处理器314的代码、由微处理器314处理的数据或者外部输入数据。存储器系统312可包括存储器控制器、硬盘或固态盘(SSD)。微处理器314、RAM 316和/或存储器系统312可包括根据本发明构思的实施例形成的半导体器件。
如上所述，根据本发明构思的至少一个实施例，提供了包括栅极结构和半导体层的多个晶体管区域。半导体层可提高晶体管的沟道区域中的载流子迁移率和提高晶体管的性能。可通过利用SEG工艺使半导体层中的每一个在有源区的凹进区域上形成为外延层。
以上示出了实施例并且不应理解为限制实施例。虽然已经描述了一些示例性实施例，但是本领域技术人员应该容易理解，在不实质脱离本发明构思的情况下，许多修改都是可能的。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，其包括第一晶体管区域和第二晶体管区域，
其中，所述第一晶体管区域包括：
第一有源区，其布置在所述半导体衬底上，并且包括第一鳍突起和布置在各第一鳍突起之间的第一凹进区域；
第一栅极结构，其布置在第一鳍突起上；以及
第一半导体层，其布置在第一凹进区域中，
其中，所述第二晶体管区域包括：
第二有源区，其布置在所述半导体衬底上，并且包括第二鳍突起和布置在各第二鳍突起之间的第二凹进区域，并且所述第二有源区与所述第一有源区具有相同的导电类型；
第二栅极结构，其布置在第二鳍突起上；以及
第二半导体层，其布置在第二凹进区域中，
其中，各第一栅极结构之间的距离与各第二栅极结构之间的距离相同，并且
其中，所述第二鳍突起中的每一个的顶表面与所述第二凹进区域的底表面之间的高度差大于所述第一鳍突起中的每一个的顶表面与所述第一凹进区域的底表面之间的高度差。
2.根据权利要求1所述的半导体器件，其中，所述第一半导体层的顶表面高于所述第二半导体层的顶表面。
3.根据权利要求1所述的半导体器件，其中，所述第二半导体层的宽度大于所述第一半导体层的宽度。
4.根据权利要求1所述的半导体器件，其中，所述第一晶体管区域的密度大于所述第二晶体管区域的密度。
5.根据权利要求1所述的半导体器件，其中，所述第一半导体层和所述第二半导体层是由相同材料形成的外延层。
6.根据权利要求1所述的半导体器件，其中，所述第一半导体层和所述第二半导体层分别与所述第一有源区和所述第二有源区具有不同的导电类型。
7.根据权利要求1所述的半导体器件，其中，所述第一半导体层和所述第二半导体层中的每一个包括低浓度杂质区域和布置在所述低浓度杂质区域上的高浓度杂质区域。
8.根据权利要求1所述的半导体器件，其中，所述第一鳍突起中的每一个包括面对所述第一栅极结构中的每一个的顶表面和面对所述第一栅极结构中的每一个并且彼此相对的两个侧表面，并且
所述第二鳍突起中的每一个包括面对所述第二栅极结构中的每一个的顶表面和面对所述第二栅极结构中的每一个并且彼此相对的两个侧表面。
9.一种半导体器件，包括：
半导体衬底，其包括第一区域和第二区域；
第一PMOS晶体管区域，其布置在所述半导体衬底的第一区域中；以及
第二PMOS晶体管区域，其布置在半导体衬底的第二区域中，
其中，所述第一PMOS晶体管区域包括第一PMOS栅极结构和第一PMOS半导体层，所述第一PMOS栅极结构与布置在所述半导体衬底上的第一PMOS有源区的第一PMOS鳍突起重叠，并且所述第一PMOS半导体层布置在各第一PMOS鳍突起之间的第一PMOS凹进区域中，
其中，所述第二PMOS晶体管区域包括第二PMOS栅极结构和第二PMOS半导体层，所述第二PMOS栅极结构与布置在所述半导体衬底上的第二PMOS有源区的第二PMOS鳍突起重叠，并且所述第二PMOS半导体层布置在各第二PMOS鳍突起之间的第二PMOS凹进区域中，
其中，各第一PMOS栅极结构之间的距离与各第二PMOS栅极结构之间的距离相同，并且
其中，所述第二PMOS凹进区域比所述第一PMOS凹进区域更深。
10.根据权利要求9所述的半导体器件，其中，所述第一区域中的第一PMOS晶体管区域的密度大于所述第二区域中的第二PMOS晶体管区域的密度。
11.根据权利要求10所述的半导体器件，其中，所述第一PMOS半导体层的顶表面高于所述第二PMOS半导体层的顶表面。
12.根据权利要求9所述的半导体器件，还包括布置在所述半导体衬底的第三区域中的第三PMOS晶体管区域，
其中，所述第三PMOS晶体管区域包括第三PMOS栅极结构和第三PMOS半导体层，所述第三PMOS栅极结构与布置在所述半导体衬底上的第三PMOS有源区的第三PMOS鳍突起重叠，并且所述第三PMOS半导体层布置在第三PMOS鳍突起之间的第三PMOS凹进区域中。
13.根据权利要求12所述的半导体器件，其中，各第三PMOS栅极结构之间的距离与各第一PMOS栅极结构之间的距离相同，并且
其中，所述第三PMOS凹进区域比所述第二PMOS凹进区域更深。
14.根据权利要求9所述的半导体器件，还包括：
所述半导体衬底的第一区域中的第一NMOS晶体管区域；以及
所述半导体衬底的第二区域中的第二NMOS晶体管区域，
其中，所述第一NMOS晶体管区域包括第一NMOS栅极结构和第一NMOS半导体层，所述第一NMOS栅极结构与布置在所述半导体衬底上的第一NMOS有源区的第一NMOS鳍突起重叠，并且所述第一NMOS半导体层布置在各第一NMOS鳍突起之间的第一NMOS凹进区域中，
其中，所述第二NMOS晶体管区域包括第二NMOS栅极结构和第二NMOS半导体层，所述第二NMOS栅极结构与布置在所述半导体衬底上的第二NMOS有源区的第二NMOS鳍突起重叠，并且所述第二NMOS半导体层布置在各第二NMOS鳍突起之间的第二NMOS凹进区域中，
其中，各第一NMOS栅极结构之间的距离与各第二NMOS栅极结构之间的距离相同，并且
其中，所述第一NMOS凹进区域比所述第二NMOS凹进区域更深。
15.根据权利要求14所述的半导体器件，其中，所述第二区域中的第二NMOS晶体管区域的密度大于所述第一区域中的第一NMOS晶体管区域的密度。
16.根据权利要求14所述的半导体器件，其中，所述第一PMOS凹进区域和所述第二PMOS凹进区域比所述第一NMOS凹进区域和所述第二NMOS凹进区域更深。
17.根据权利要求14所述的半导体器件，还包括布置在所述半导体衬底的第三区域中的第三NMOS晶体管区域，
其中，所述第三NMOS晶体管区域包括第三NMOS栅极结构和第三NMOS半导体层，所述第三NMOS栅极结构与布置在所述半导体衬底上的第三NMOS有源区的第三NMOS鳍突起重叠，并且所述第三NMOS半导体层布置在各第三NMOS鳍突起之间的第三NMOS凹进区域中，
其中，布置在所述第三区域中的第三NMOS晶体管区域的密度大于布置在所述第二区域中的第二NMOS晶体管区域的密度，并且
其中，所述第二NMOS凹进区域比所述第三NMOS凹进区域更深。
18.一种半导体器件，包括：
半导体衬底；
第一有源区，其布置在所述半导体衬底上，并且包括第一突起和布置在各第一突起之间的第一凹进区域；
第一栅极结构，其布置在第一突起上；
第一半导体层，其布置在第一凹进区域中；
第二有源区，其布置在所述半导体衬底上，并且包括第二突起和布置在各第二突起之间的第二凹进区域，并且所述第二有源区与所述第一有源区具有相同的导电类型；
第二栅极结构，其布置在第二突起上；以及
第二半导体层，其布置在第二凹进区域中，
其中，各第一栅极结构之间的距离与各第二栅极结构之间的距离相同，并且
其中，所述第二突起中的一个的顶表面与所述第二凹进区域的底表面之间的高度差大于所述第一突起中的一个的顶表面与所述第一凹进区域的底表面之间的高度差。
19.根据权利要求18所述的半导体器件，其中，所述第一半导体层的顶表面高于所述第二半导体层的顶表面。
20.根据权利要求18所述的半导体器件，其中，所述第二半导体层的宽度大于所述第一半导体层的宽度。
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