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CN105830217A - 半导体装置 - Google Patents

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CN105830217A
CN105830217A CN201480068878.7A CN201480068878A CN105830217A CN 105830217 A CN105830217 A CN 105830217A CN 201480068878 A CN201480068878 A CN 201480068878A CN 105830217 A CN105830217 A CN 105830217A
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semiconductor device
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龟山悟
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Abstract

本发明提供一种小型且二极管的正向电压不易根据栅极电位而发生变化的半导体装置。在半导体基板的露出于上表面的范围内形成有阳极区和上部IGBT结构(发射区和体区)，沿着阳极区与上部IGBT结构的边界而延伸有沟槽、栅绝缘膜和栅电极，在所述半导体基板的露出于下表面的范围内形成有阴极区和集电区，在上表面侧结构与下表面侧结构之间形成有漂移区，结晶缺陷区跨及阴极区的上侧的漂移区内和集电区的上侧的漂移区内而延伸，在将半导体基板的厚度设为xμm，将结晶缺陷区的向集电区的上侧突出的部分的宽度设为yμm的情况下，满足y≥0.007x2?1.09x+126的关系。

Description

半导体装置
技术领域
关联申请的相互参考
本申请为2013年12月17日提交的日本专利申请特愿2013-260292的关联申请，并要求基于该日本专利申请的优先权，且将该日本专利申请中所记载的全部内容作为构成本说明书的内容而进行援引。
本说明书所公开的技术涉及一种半导体装置。
背景技术
在日本专利申请公开特开2011-216825号公报(以下，称为专利文献1)中，公开了一种具有二极管区和IGBT(InsulatedGateBipolarTransistor,绝缘栅极双极型晶体管)区的半导体装置。在该半导体装置的漂移区内形成有寿命控制区。寿命控制区为，与周围相比结晶缺陷浓度较高的区域，并对漂移区内的载流子的再结合进行促进。
发明内容
发明所要解决的课题
在专利文献1的半导体装置中，通过在阳极区与体区之间设置低浓度的n型区、较深的p型区，从而将上述区域分隔。在该结构中，如果不将阳极区与体区之间的间隔扩大，则无法适当地将两个区域分隔，从而产生半导体装置的尺寸变大的问题。
用于解决课题的方法
本说明书所公开的半导体装置具有：半导体基板；上部电极，其被形成在所述半导体基板的上表面上；下部电极，其被形成在所述半导体基板的下表面上。在半导体基板的露出于上表面的范围内，形成有阳极区和上部IGBT结构。阳极区为与上部电极连接的p型区。上部IGBT结构具有：n型的发射区，其与上部电极连接；p型的体区，其与发射区相接，并与上部电极连接。在半导体基板的上表面上形成有沿着阳极区与上部IGBT结构的边界而延伸的沟槽，在沟槽内配置有栅极绝缘膜和栅电极。在半导体基板的露出于下表面的范围内，形成有阴极区和集电区。阴极区为与下部电极连接的n型区，并被形成在阳极区的下侧的区域中的至少一部分中。集电区为与下部电极连接的p型区，并被形成在上部IGBT结构的下侧的区域中的至少一部分中，并且与阴极区相接。在具有阳极区和上部IGBT结构的上表面侧结构与具有阴极区和集电区的下表面侧结构之间，形成有n型的漂移区。与周围相比结晶缺陷浓度较高的结晶缺陷区以被形成于集电区的上侧的漂移区内的一部分中的方式，跨及阴极区的上侧的漂移区内和集电区的上侧的漂移区内而延伸。在将半导体基板的厚度设为xμm，将结晶缺陷区的从阴极区的上侧的漂移区突出至集电区的上侧的漂移区内的部分的宽度设为yμm的情况下，满足如下关系，即，y≥0.007x2-1.09x+126。
在该半导体装置中，通过具有栅电极和栅绝缘膜的沟槽栅结构，阳极区与上部IGBT结构被分隔。由此，与专利文献1相比能够缩小分隔部分的宽度。此外，由于当如上述方式那样采用由沟槽栅结构实现的分隔结构时，阳极区与上部IGBT结构相接近，因此，存在二极管的特性根据栅极电位而产生差异的情况。以下对此进行说明。
在与沟槽栅结构相邻的位置处，通过阳极区和漂移区而形成有pn结，通过体区和漂移区也形成有pn结。以下，将上述的pn结称作边界附近的pn结。在栅极电位较低从而在体区内未形成有沟道的状态下，当上部电极成为正电位时，边界附近的pn结与主要的二极管一同导通。因此，二极管的正向电压变低。与此相对，在栅极电位较高从而在体区内形成有沟道的状态下，在边界附近的pn结中，漂移区的电位接近上部电极的电位。因此，边界附近的pn结不导通，从而二极管的正向电压变高。如此，二极管的正向电压根据栅极电位而发生变化。
但是，在本说明书所公开的上述的半导体装置中，产生该问题的情况得到了抑制。即，在本说明书所公开的半导体装置中，与周围相比结晶缺陷浓度较高的结晶缺陷区跨及阴极区的上侧的漂移区内和集电区的上侧的漂移区内而延伸。即，在边界附近的pn结导通时的电流路径中形成有结晶缺陷区。结晶缺陷区对载流子的再结合进行促进。因此，电流不易在边界附近的pn结中流通。如此，由于在该半导体装置中，电流不易在边界附近的pn结中流通，因此，二极管的正向电压不易因边界附近的pn结是否导通而受到影响。因而，在该半导体装置中，二极管的正向电压稳定。此外，在该半导体装置中，半导体基板的厚度xμm与结晶缺陷区的突出至集电区的上侧的漂移区内的部分的宽度yμm满足y≥0.007x2-1.09x+126的关系。根据这样的结构，能够得到与在集电区的上侧的漂移区的横向整体中形成了结晶缺陷区的情况相同程度的效果(使二极管的正向电压不易产生变动的效果)。此外，由于仅在集电区的上侧的漂移区的一部分中形成有结晶缺陷区，因此，由结晶缺陷所引起的IGBT的导通电压的上升等也不太会产生。因此，能够在对IGBT的导通电压的上升进行抑制的同时，使二极管的正向电压稳定。
结晶缺陷区也可以被形成在阳极区的下侧的漂移区的横向整体中。另外，“阳极区的下侧的漂移区的横向整体”是指，半导体基板的横向(与半导体基板的上表面平行的方向)上的整体。因此，在半导体基板的厚度方向上，设置有结晶缺陷区的范围也可以是局部的。
阳极区也可以与阴极区相比向上部IGBT结构侧突出。此外，晶体缺陷区也可以从阴极区的上侧的漂移区内跨至上部IGBT结构的下侧的漂移区内而延伸。
附图说明
图1为实施例1的半导体装置10的纵剖视图。
图2为表示突出量y与变动量ΔVF之间的关系的曲线图。
图3为表示变动量ΔVF成为1时的半导体基板12的厚度x与突出量y之间的关系的曲线图。
图4为实施例2的半导体装置200的纵剖视图。
图5为实施例3的半导体装置300的纵剖视图。
具体实施方式
实施例1
图1所示的实施例的半导体装置10具有半导体基板12、上部电极14、下部电极16。半导体基板12为硅制的基板。上部电极14被形成在半导体基板12的上表面上。下部电极16被形成在半导体基板12的下表面上。
半导体基板12具有形成有纵型的IGBT的IGBT区20和形成有纵型的二极管的二极管区40。
在IGBT区20内的半导体基板12内形成有发射区22、体区24、漂移区26、缓冲区28以及集电区30。
发射区22为n型区，并被形成半导体基板12的露出于上表面的范围内。发射区22与上部电极14欧姆接触。
体区24为p型区，并被形成在半导体基板12的露出于上表面的范围内。体区24从发射区22的侧方延伸至发射区22的下侧。体区24具有体接触区24a和低浓度体区24b。体接触区24a具有较高的p型杂质浓度。体接触区24a被形成在半导体基板12的露出于上表面的范围内，并与上部电极14欧姆接触。低浓度体区24b具有与体接触区24a相比较低的p型杂质浓度。低浓度体区24b被形成在发射区22和体接触区24a的下侧。
漂移区26为n型区域，并被形成在体区24的下侧。漂移区26通过体区24而与发射区22分隔。漂移区26的n型杂质浓度较低。优选为，漂移区26的n型杂质浓度小于1×1014atoms/cm3。
缓冲区28为n型区域，并被形成在漂移区26的下侧。缓冲区28的n型杂质浓度与漂移区26相比较高。
集电区30为p型区域，并被形成在缓冲区28的下侧。集电区30被形成在半导体基板12的露出于下表面的范围内。集电区30与下部电极16欧姆接触。集电区30通过漂移区26以及缓冲区28而与体区24分隔。
在IGBT区20内的半导体基板12的上表面上形成有多个沟槽。各个沟槽被形成在与发射区22相邻的位置处。各个沟槽延伸至到达漂移区26的深度。
IGBT区20内的各个沟槽的内表面被栅绝缘膜32所覆盖。此外，在各个沟槽内配置有栅电极34。各个栅电极34通过栅绝缘膜32而与半导体基板12绝缘。各个栅电极34隔着栅绝缘膜32而与发射区22、低浓度体区24b以及漂移区26对置。在各个栅电极34的上部处形成有绝缘膜36。各个栅电极34通过绝缘膜36而与上部电极14绝缘。
另外，上述的沟槽中的一个沟槽沿着IGBT区20与二极管区40的边界80而延伸。即，沿着边界80而形成有具有栅电极34和栅绝缘膜32的沟槽栅结构。通过该沟槽栅结构，IGBT区20(即，发射区22和体区24)与二极管区40(即，阳极区42)分隔。
在二极管区40内的半导体基板12内，形成有阳极区42、漂移区26、缓冲区28以及阴极区44。
阳极区42被形成在半导体基板12的露出于上表面的范围内。阳极区42具有阳极接触区42a和低浓度阳极区42b。阳极接触区42a具有较高的p型杂质浓度。阳极接触区42a被形成在半导体基板12的露出于上表面的范围内，并与上部电极14欧姆接触。低浓度阳极区42b具有与阳极接触区42a相比较低的p型杂质浓度。低浓度阳极区42b被形成在阳极接触区42a的侧方以及下侧。另外，区域42a、42b也可以为p型杂质浓度大致相等的共同的区域。此外，区域42a和区域24a也可以为，通过一个p型杂质注入工序而形成的实质上为相同浓度的区域。
在阳极区42的下侧形成有上述的漂移区26。即，漂移区26从IGBT区20内连续地延伸到二极管区40内。
在二极管区40内的漂移区26的下侧形成有上述的缓冲区28。即，缓冲区28从IGBT区20内连续地延伸到二极管区40内。
阴极区44为n型区，并被形成在二极管区40内的缓冲区28的下侧。阴极区44被形成在半导体基板12的露出于下表面的范围内。阴极区44具有与缓冲区28相比较高的n型杂质浓度。优选为，阴极区44的n型杂质浓度在1×1014atoms/cm3以上。阴极区44与下部电极16欧姆接触。
在IGBT区20内的半导体基板12的上表面上形成有多个沟槽。各个沟槽延伸至到达漂移区26的深度。
二极管区40内的各个沟槽的内表面被绝缘膜46所覆盖。此外，在各个沟槽内配置有控制电极48。各个控制电极48通过绝缘膜46而与半导体基板12绝缘。各个控制电极48隔着绝缘膜46而与阳极区42以及漂移区26对置。在各个控制电极48的上部处形成有绝缘膜50。各个控制电极48通过绝缘膜50而与上部电极14绝缘。
在漂移区26内形成有结晶缺陷区52。结晶缺陷区52与其外侧的漂移区26相比结晶缺陷浓度较高。结晶缺陷区52内的结晶缺陷是通过对半导体基板12注入氦离子等带电粒子而形成的。如此形成的结晶缺陷作为载流子的再结合中心而发挥作用。因此，在结晶缺陷区52内，与在结晶缺陷区52的外侧的漂移区26内相比，载流子寿命较短。结晶缺陷区52主要被形成在漂移区26中的上表面侧的范围内。另外，在其他的实施例中，结晶缺陷区也可以被形成在漂移区26内的其他的深度处。此外，结晶缺陷区也可以被形成在漂移区26的深度方向整个区域内。但是，优选为，结晶缺陷区被形成在漂移区26中的至少上表面侧(靠近阳极区42以及体区24的一侧)的范围内。此外，在半导体基板12的横向(与半导体基板12的上表面平行的方向)上，结晶缺陷区52被形成在二极管区40的整个区域内。此外，结晶缺陷区52的一部分从二极管区40突出至IGBT区20。即，结晶缺陷区52跨及二极管区40内和IGBT区20内而延伸。在IGBT区20内，结晶缺陷区52仅被形成在靠近二极管区40的范围内。
图1的半导体装置10能够通过如下方式制造出。首先，准备具有与漂移区26大致相等的n型杂质浓度的n型的半导体基板。最初，在半导体基板的上表面侧形成半导体装置10的上表面侧的结构(发射区22、体区24、阳极区42、沟槽栅结构、上部电极14等)。接下来，对半导体基板的下表面进行研磨，以使半导体基板变薄。接下来，向半导体基板的下表面整体注入n型杂质以及p型杂质，以形成缓冲区28和集电区30。在该阶段，在二极管区40内也形成集电区30(但是，在其他的示例中，也可以使集电区30仅形成在IGBT区20内)。接下来，通过向二极管区40内的半导体基板的下表面注入n型杂质，从而形成阴极区44。接下来，通过使用Al、Si或抗蚀剂等的掩膜而选择范围并且向半导体基板的下表面注入氦离子，从而形成结晶缺陷区52(另外，在其他的示例中，也可以从半导体基板的上表面侧注入氦离子而形成结晶缺陷区52)。接下来，在半导体基板的下表面上形成下部电极16。由此，图1的半导体装置10被制造出。另外，结晶缺陷区52的形成也可以在对半导体基板12的下表面进行研磨之前实施。
IGBT区20内的IGBT与通常的IGBT同样地进行动作。另外，在实施例1的半导体装置10中，在IGBT区20内的漂移区26内形成有结晶缺陷区52。通常，当在IGBT的漂移区内形成有结晶缺陷时，会产生IGBT的导通电压的上升、栅极阈值的下降以及泄漏电流的增加等问题。但是，在实施例1中，由于IGBT区20内的结晶缺陷区52仅局部地形成在IGBT区20与二极管区40的边界80附近，因此，由结晶缺陷区52产生的对IGBT的特性的影响是极其有限的。因而，在实施例1的半导体装置10中，能够对上述的问题进行抑制。
当向上部电极14与下部电极16之间施加使上部电极14成为正极的电压时，二极管区40内的二极管将导通。即，电流从阳极区42经由漂移区26和缓冲区28而向阴极区44流通。此外，在IGBT区20内，通过体区24与漂移区26的边界的pn结，而形成有寄生二极管。在二极管区40内的二极管导通的状态下，寄生二极管也导通。因此，如图1的箭头标记62所示，电流在IGBT区20与二极管区40的边界80附近流通。但是，即使在二极管区40内的二极管导通的状态下，在栅极电位处于栅极阈值以上的情况下，寄生二极管也不会导通。即，在栅极电位处于栅极阈值以上的情况下，在体区24中形成有沟道，从而体区24的下端附近的漂移区26的电位变得与上部电极14大致相等。于是，由于向构成寄生二极管的pn结施加的施加电压变低，因此，寄生二极管不会导通，从而不会流通有箭头标记62所示的电流。如以上所说明那样，箭头标记62所示的电流是否流通是根据栅极电位而发生变化的。因此，二极管的正向电压根据栅极电位而发生变化。但是，在实施例1的半导体装置10中，箭头标记62所示的电流从结晶缺陷区52通过。由于结晶缺陷区52中的寿命较短，因此，箭头标记62所示的电流较小。如此，由于箭头标记62所示的电流较小，因此，由该电流的有无而产生的对二极管的正向电压的影响较小。因此，在实施例1的半导体装置10中，二极管的正向电压不易根据栅极电位而发生变化。
图2的曲线图表示结晶缺陷区52的突出量y(μm)与正向电压的变动量ΔVF之间的关系。突出量y为，由图1的参照符号y所示的距离，是指结晶缺陷区52从阴极区44与集电区30的边界82向集电区30侧突出的距离。变动量ΔVF是指，栅极电位在栅极阈值以上的情况下的二极管的正向电压VFp与栅极导通电位小于栅极阈值的情况下的二极管的正向电压VF0之差。另外，变动量ΔVF是通过将在IGBT区20内的漂移区26的横向整体内形成了结晶缺陷区52的情况(即，将突出量y设为最大的情况)设为1而进行标准化的方式被表示的。因此，变动量ΔVF为1的情况是指，可得到与在IGBT区20内的漂移区26的横向整体内形成了结晶缺陷区52的情况同等的效果(对箭头标记62所示的电流进行抑制的效果)。此外，图2的实验是使用厚度x(μm)不同的多个半导体基板而实施的。如图2所示，突出量y变得越大，变动量ΔVF越接近1。这是因为，突出量y变得越大，图1的箭头标记62所示的电流越被抑制。此外，当突出量y增大到某一程度时，即使将突出量y在该程度的基础上继续增大，变动量ΔVF也被维持在1附近的值。这一点意味着，由于图1的箭头标记62所示的电流在IGBT区20与二极管区40的边界80附近流通，因此，即使将突出量y增大至所需以上，箭头标记62所示的电流的抑制效果也不会发生改变。
图3以图2的曲线图为基础，表示变动量ΔVF成为大致1时的突出量y与半导体基板12的厚度x之间的关系。在与图3所示的曲线图相比突出量y较大的情况下，变动量ΔVF成为大致1。根据图3可知，在突出量y和半导体基板12的厚度x满足y≥0.007x2-1.09+126的关系的情况下，变动量ΔVF成为大致1。由于在实施例1的半导体装置10中，突出量y满足该关系，因此，变动量ΔVF被最小化。
如此，由于在实施例1的半导体装置10中，满足y≥0.007x2-1.09+126的关系，因此，尽管只在IGBT区20的漂移区26内的一部分中形成有晶体缺陷区52，但变动量ΔVF也被最小化。此外，由于结晶缺陷区52只形成在IGBT区20内的漂移区26内的一部分中，因此，IGBT的导通电压的上升、栅极阈值的下降以及泄漏电流的增加得到抑制。如此，根据实施例1的结构，能够在维持IGBT的较高的特性的同时使变动量ΔVF最小化。此外，在实施例1的半导体装置10中，能够通过沟槽栅结构而使IGBT区20与二极管区40分隔，从而实现了半导体装置10的小型化。
实施例2
图4所示的实施例2的半导体装置200具有与实施例1的半导体装置10相同的上表面侧的结构。在实施例2的说明中，通过半导体基板12的上表面侧的结构，而对IGBT区20和二极管区40进行区别。即，将半导体基板12中的形成有发射区22和体区24的区域称作IGBT区20，将形成有阳极区42的区域称作二极管区40。在实施例2的半导体装置200中，集电区30与阴极区44的边界82位于比IGBT区20与二极管区40的边界80靠二极管区40侧的位置处。换言之，阳极区42与阴极区44相比向IGBT区20侧突出。此外，在实施例2的半导体装置200中，结晶缺陷区52的IGBT区20侧的端部52a的位置同IGBT区20与二极管区40的边界80的位置大致一致。即，结晶缺陷区52未向IGBT区20侧突出。
在实施例2的半导体装置200中，当在栅极电位小于栅极阈值电位的状态下二极管导通时，电流将在边界80附近如图2的箭头标记64、66所示那样流通。即，在与IGBT区20相邻的阳极区42的正下方未形成有阴极区44。因此，电流从该阳极区42起如箭头标记64所示那样流通。此外，由于边界80附近的体区24作为寄生二极管而进行动作，因此，电流如箭头标记66所示那样流通。当栅极电位成为栅极阈值电位以上从而在体区24中形成有沟道时，体区24的下端附近的漂移区26的电位将上升。因此，寄生二极管断开，如箭头标记66所示的电流不流通。此外，在这种情况下，在IGBT区20与二极管区40的边界80附近，阳极区42的下端附近的漂移区26的电位也上升。因此，箭头标记64所示的电流也不会流通。因此，在实施例2的半导体装置200中，二极管的正向电压也根据栅极电位而发生变动。因此，需要降低变动量ΔVF。
如图4所示，箭头标记64、66所示的电流从结晶缺陷区52通过。因此，能够对这样的电流进行抑制。在实施例2的半导体装置200中，当对结晶缺陷区52的从阴极区44与集电区30的边界82向集电区30侧的突出量y(参照图4)与变动量ΔVF之间的关系进行研究时，可得到与图2、图3相同的关系。因此，即使在实施例2的半导体装置200中，通过满足y≥0.007x2-1.09+126的关系，也能够在维持IGBT的较高的特性的同时使变动量ΔVF最小化。
实施例3
图5所示的实施例3的半导体装置300具有与实施例2的半导体装置200相同的上表面侧的结构。因而，在实施例3的说明中，与实施例2相同地，通过上表面侧的结构而对IGBT区20和二极管区40进行区别。在实施例3的半导体装置300中，集电区30与阴极区44的边界82同实施例2的半导体装置相比，进一步位于二极管区40侧。此外，在实施例3的半导体装置300中，结晶缺陷区52的IGBT区20侧的端部52a的位置处于比IGBT区20与二极管区40的边界80靠二极管区40侧。
在实施例3的半导体装置300中，当在栅极电位小于栅极阈值电位的状态下二极管导通时，电流将在边界80附近如图5的箭头标记68所示那样流通。当栅极电位成为栅极阈值电位以上从而在体区24中形成有沟道时，体区24的下端附近的漂移区26的电位将上升，而且在边界80附近的阳极区42的附近，漂移区26的电位也上升。因此，箭头标记68所示的电流不流通。因此，在实施例3的半导体装置300中，二极管的正向电压也根据栅极电位而发生变动。因此，需要降低变动量ΔVF。
如图5所示，箭头标记68所示的电流从结晶缺陷区52通过。因此，能够对这样的电流进行抑制。在实施例3的半导体装置300中，当对晶体缺陷区52的从阴极区44与集电区30的边界82向集电区30侧的突出量y(参照图5)与变动量ΔVF之间的关系进行研究时，可得到与图2、图3相同的关系。因此，在实施例3的半导体装置300中，通过满足y≥0.007x2-1.09+126的关系，从而能够在维持IGBT的较高的特性的同时使变动量ΔVF最小化。另外，根据图3可以明确，在厚度x小于80μm的情况下，也可以将突出量y设为83μm以上。
另外，只要满足y≥0.007x2-1.09+126的关系，则半导体装置的上表面侧的结构(IGBT区20与二极管区40的边界80的位置)、半导体装置的下表面侧的结构(集电区30与阴极区44的边界82的位置)与结晶缺陷区52之间的位置关系可以是任意的位置关系。例如，在图4或图5中，结晶缺陷区52也可以从二极管区40突出至IGBT区20内。
在y满足上述的关系的情况下，优选为，半导体基板12的厚度x满足165≥x≥60。
此外，突出量y特别优选为，y≥120。根据图2可以明确，根据这样的结构，只要半导体基板12的厚度x在165≥x≥60的范围内，便能够使变动量ΔVF最小化。
此外，例如在如图1那样使结晶缺陷区52突出至IGBT区20内的情况下，突出至IGBT区20内的结晶缺陷区52的宽度优选在IGBT区20的宽度的90％以下。根据这样的结构，几乎不会产生结晶缺陷区52对IGBT的特性的影响，并且能够使变动量ΔVF最小化。
以上，虽然对本发明的具体示例进行了详细说明，但是，这些只不过是例示，并不对权利要求书进行限定。权利要求书中所记载的技术包括对以上所例示的具体示例实施了各种各样改变、变更的技术。
本说明书或附图所说明的技术要素通过单独或者各种组合的方式来发挥技术上的有用性，并不限定于申请时权利要求记载的组合。此外，本说明书或附图所例示的技术为同时达到多个目的的技术，达到其中的一个目的本身便具有技术上的有用性。
符号说明
10：半导体装置；12：半导体基板；14：上部电极；16：下部电极；20：IGBT区；22：发射区；24：体区；24a：体接触区；24b：低浓度体区；26：漂移区；28：缓冲区；30：集电区；32：栅绝缘膜；34：栅电极；40：二极管区；42：阳极区；42a：阳极接触区；42b：低浓度阳极区；44：阴极区；46：绝缘膜；48：控制电极；52：结晶缺陷区。

Claims (4)

1.一种半导体装置，具有：
半导体基板；
上部电极，其被形成在所述半导体基板的上表面上；
下部电极，其被形成在所述半导体基板的下表面上，
在所述半导体基板的露出于上表面的范围内，形成有阳极区和上部绝缘栅双极型晶体管结构，
所述阳极区为与所述上部电极连接的p型区，
所述上部绝缘栅双极型晶体管结构具有：n型的发射区，其与所述上部电极连接；p型的体区，其与所述发射区相接，并与所述上部电极连接，
在所述半导体基板的上表面上形成有沿着所述阳极区与所述上部绝缘栅双极型晶体管结构的边界而延伸的沟槽，在所述沟槽内配置有栅极绝缘膜和栅电极，
在所述半导体基板的露出于下表面的范围内，形成有阴极区和集电区，
所述阴极区为与所述下部电极连接的n型区，并被形成在所述阳极区的下侧的区域的至少一部分中，
所述集电区为与所述下部电极连接的p型区，并被形成在所述上部绝缘栅双极型晶体管结构的下侧的区域的至少一部分中，并且与所述阴极区相接，
在具有所述阳极区和所述上部绝缘栅双极型晶体管结构的上表面侧结构与具有所述阴极区和所述集电区的下表面侧结构之间，形成有n型的漂移区，
与周围相比结晶缺陷浓度较高的结晶缺陷区以被形成于所述集电区的上侧的所述漂移区内的一部分中的方式，跨及所述阴极区的上侧的所述漂移区内和所述集电区的上侧的所述漂移区内而延伸，
在将所述半导体基板的厚度设为xμm，将所述结晶缺陷区的从所述阴极区的上侧的所述漂移区突出至所述集电区的上侧的所述漂移区内的部分的宽度设为yμm的情况下，满足如下关系，即，
y≥0.007x2-1.09x+126。
2.如权利要求1所述的半导体装置，其中，
所述结晶缺陷区被形成在所述阳极区的下侧的所述漂移区的横向整体中。
3.如权利要求1或2所述的半导体装置，其中，
所述阳极区与所述阴极区相比向上部绝缘栅双极型晶体管结构侧突出。
4.如权利要求1至3中任意一项所述的半导体装置，其中，
所述结晶缺陷区从所述阴极区的上侧的所述漂移区内跨至上部绝缘栅极双极型晶体管结构的下侧的所述漂移区内而延伸。
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WO (1) WO2015093086A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109314134A (zh) * 2016-12-16 2019-02-05 富士电机株式会社 半导体装置及制造方法
CN109390335A (zh) * 2017-08-09 2019-02-26 富士电机株式会社 半导体装置
CN110085671A (zh) * 2018-01-25 2019-08-02 丰田自动车株式会社 半导体装置及其制造方法
CN110546767A (zh) * 2017-11-15 2019-12-06 富士电机株式会社 半导体装置
CN110622320A (zh) * 2017-03-22 2019-12-27 丰田自动车株式会社 半导体装置
CN111656497A (zh) * 2018-08-14 2020-09-11 富士电机株式会社 半导体装置及制造方法
CN111834440A (zh) * 2019-04-16 2020-10-27 富士电机株式会社 半导体装置
CN113745312A (zh) * 2020-05-27 2021-12-03 三菱电机株式会社 半导体装置

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6277814B2 (ja) * 2014-03-25 2018-02-14 株式会社デンソー 半導体装置
KR101921844B1 (ko) * 2014-08-26 2019-02-13 미쓰비시덴키 가부시키가이샤 반도체 소자
JP6164372B2 (ja) * 2014-09-17 2017-07-19 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6197773B2 (ja) 2014-09-29 2017-09-20 トヨタ自動車株式会社 半導体装置
CN106062960B (zh) * 2014-09-30 2019-12-10 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
JP6334465B2 (ja) * 2015-06-17 2018-05-30 富士電機株式会社 半導体装置
US9722059B2 (en) * 2015-08-21 2017-08-01 Infineon Technologies Ag Latch-up free power transistor
JP6443267B2 (ja) * 2015-08-28 2018-12-26 株式会社デンソー 半導体装置
DE112016001611B4 (de) 2015-09-16 2022-06-30 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP6281548B2 (ja) * 2015-09-17 2018-02-21 トヨタ自動車株式会社 半導体装置
JP6531589B2 (ja) * 2015-09-17 2019-06-19 株式会社デンソー 半導体装置
WO2018056233A1 (ja) * 2016-09-20 2018-03-29 富士電機株式会社 半導体装置および半導体装置の製造方法
US10867798B2 (en) 2016-12-08 2020-12-15 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
WO2018105299A1 (ja) 2016-12-08 2018-06-14 富士電機株式会社 半導体装置の製造方法
JP6645594B2 (ja) 2017-02-15 2020-02-14 富士電機株式会社 半導体装置
JP6784921B2 (ja) * 2017-02-17 2020-11-18 株式会社デンソー スイッチング素子とその製造方法
JP7325167B2 (ja) 2017-03-16 2023-08-14 富士電機株式会社 半導体装置の製造方法
JP6747593B2 (ja) * 2017-07-14 2020-08-26 富士電機株式会社 半導体装置
DE102017118864A1 (de) * 2017-08-18 2019-02-21 Infineon Technologies Austria Ag Leistungsdiode
JP7052322B2 (ja) * 2017-11-28 2022-04-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2019111572A1 (ja) 2017-12-06 2019-06-13 富士電機株式会社 半導体装置
JP6992476B2 (ja) * 2017-12-14 2022-01-13 富士電機株式会社 半導体装置
US11393812B2 (en) * 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US10957537B2 (en) * 2018-11-12 2021-03-23 Hrl Laboratories, Llc Methods to design and uniformly co-fabricate small vias and large cavities through a substrate
CN113544824B (zh) * 2019-09-05 2024-12-03 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP7456113B2 (ja) * 2019-10-11 2024-03-27 富士電機株式会社 半導体装置
WO2021145080A1 (ja) 2020-01-17 2021-07-22 富士電機株式会社 半導体装置
JP7484224B2 (ja) 2020-03-02 2024-05-16 富士電機株式会社 半導体装置の製造方法
CN114730804B (zh) 2020-05-01 2026-01-06 富士电机株式会社 半导体装置
JP7533146B2 (ja) * 2020-11-16 2024-08-14 三菱電機株式会社 半導体装置
CN113644114B (zh) * 2021-07-26 2024-06-07 珠海格力电器股份有限公司 芯片、芯片制备方法及电子器件
JP2024089750A (ja) * 2022-12-22 2024-07-04 株式会社 日立パワーデバイス 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197715A (ja) * 1997-09-19 1999-04-09 Toshiba Corp 半導体装置
CN101764139A (zh) * 2008-12-24 2010-06-30 株式会社电装 包括绝缘栅极双极晶体管和二极管的半导体器件
CN101794778A (zh) * 2009-01-27 2010-08-04 株式会社电装 半导体器件
JP2011210800A (ja) * 2010-03-29 2011-10-20 Toyota Motor Corp 半導体装置
CN102376709A (zh) * 2010-08-17 2012-03-14 株式会社电装 半导体器件
CN102414817A (zh) * 2009-09-14 2012-04-11 丰田自动车株式会社 具备具有二极管区和igbt区的半导体基板的半导体装置
CN102473705A (zh) * 2010-04-02 2012-05-23 丰田自动车株式会社 半导体装置
CN103125023A (zh) * 2011-09-28 2013-05-29 丰田自动车株式会社 半导体装置及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2883017B2 (ja) * 1995-02-20 1999-04-19 ローム株式会社 半導体装置およびその製法
JP4791704B2 (ja) * 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP2008091705A (ja) * 2006-10-03 2008-04-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE102006050338B4 (de) * 2006-10-25 2011-12-29 Infineon Technologies Austria Ag Halbleiterbauelement mit verbessertem Speicherladung zu Dioden-Softness Trade-off
JP2008192737A (ja) * 2007-02-02 2008-08-21 Denso Corp 半導体装置
EP2003694B1 (en) * 2007-06-14 2011-11-23 Denso Corporation Semiconductor device
DE102007036147B4 (de) * 2007-08-02 2017-12-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
JP4788734B2 (ja) * 2008-05-09 2011-10-05 トヨタ自動車株式会社 半導体装置
JP2010147381A (ja) 2008-12-22 2010-07-01 Denso Corp 半導体装置の製造方法
WO2011027474A1 (ja) * 2009-09-07 2011-03-10 トヨタ自動車株式会社 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
KR101298886B1 (ko) * 2009-12-15 2013-08-21 도요타 지도샤（주） 반도체 장치의 제조 방법
WO2011125156A1 (ja) * 2010-04-02 2011-10-13 トヨタ自動車株式会社 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
JP5695343B2 (ja) * 2010-05-13 2015-04-01 株式会社豊田中央研究所 半導体装置
JP5605073B2 (ja) * 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
JP5636808B2 (ja) * 2010-08-17 2014-12-10 株式会社デンソー 半導体装置
JP5472462B2 (ja) * 2010-11-10 2014-04-16 トヨタ自動車株式会社 半導体装置の製造方法
JP5321669B2 (ja) * 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
JP5937413B2 (ja) * 2011-06-15 2016-06-22 株式会社デンソー 半導体装置
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
JP5817686B2 (ja) * 2011-11-30 2015-11-18 株式会社デンソー 半導体装置
JP5724887B2 (ja) * 2012-01-16 2015-05-27 トヨタ自動車株式会社 半導体装置
JP5811861B2 (ja) 2012-01-23 2015-11-11 株式会社デンソー 半導体装置の製造方法
JP6078961B2 (ja) * 2012-03-19 2017-02-15 富士電機株式会社 半導体装置の製造方法
JP5787853B2 (ja) * 2012-09-12 2015-09-30 株式会社東芝 電力用半導体装置
JP5895950B2 (ja) * 2014-01-20 2016-03-30 トヨタ自動車株式会社 半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197715A (ja) * 1997-09-19 1999-04-09 Toshiba Corp 半導体装置
CN101764139A (zh) * 2008-12-24 2010-06-30 株式会社电装 包括绝缘栅极双极晶体管和二极管的半导体器件
CN101794778A (zh) * 2009-01-27 2010-08-04 株式会社电装 半导体器件
CN102414817A (zh) * 2009-09-14 2012-04-11 丰田自动车株式会社 具备具有二极管区和igbt区的半导体基板的半导体装置
JP2011210800A (ja) * 2010-03-29 2011-10-20 Toyota Motor Corp 半導体装置
CN102473705A (zh) * 2010-04-02 2012-05-23 丰田自动车株式会社 半导体装置
CN102376709A (zh) * 2010-08-17 2012-03-14 株式会社电装 半导体器件
CN103125023A (zh) * 2011-09-28 2013-05-29 丰田自动车株式会社 半导体装置及其制造方法

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109314134A (zh) * 2016-12-16 2019-02-05 富士电机株式会社 半导体装置及制造方法
US11552165B2 (en) 2016-12-16 2023-01-10 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of 1HE same
CN113506800B (zh) * 2016-12-16 2026-01-13 富士电机株式会社 半导体装置
CN109314134B (zh) * 2016-12-16 2021-11-05 富士电机株式会社 半导体装置及制造方法
CN113506800A (zh) * 2016-12-16 2021-10-15 富士电机株式会社 半导体装置
US11043555B2 (en) 2016-12-16 2021-06-22 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
CN110622320A (zh) * 2017-03-22 2019-12-27 丰田自动车株式会社 半导体装置
CN110622320B (zh) * 2017-03-22 2023-08-08 丰田自动车株式会社 半导体装置
CN109390335A (zh) * 2017-08-09 2019-02-26 富士电机株式会社 半导体装置
CN109390335B (zh) * 2017-08-09 2023-08-22 富士电机株式会社 半导体装置
CN110546767A (zh) * 2017-11-15 2019-12-06 富士电机株式会社 半导体装置
CN110546767B (zh) * 2017-11-15 2022-07-29 富士电机株式会社 半导体装置
CN110085671A (zh) * 2018-01-25 2019-08-02 丰田自动车株式会社 半导体装置及其制造方法
CN110085671B (zh) * 2018-01-25 2022-05-31 株式会社电装 半导体装置及其制造方法
CN111656497A (zh) * 2018-08-14 2020-09-11 富士电机株式会社 半导体装置及制造方法
US12148817B2 (en) 2018-08-14 2024-11-19 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method
CN111656497B (zh) * 2018-08-14 2023-08-08 富士电机株式会社 半导体装置及制造方法
US11901443B2 (en) 2018-08-14 2024-02-13 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method
CN111834440A (zh) * 2019-04-16 2020-10-27 富士电机株式会社 半导体装置
CN111834440B (zh) * 2019-04-16 2025-02-21 富士电机株式会社 半导体装置
US12342607B2 (en) 2019-04-16 2025-06-24 Fuji Electric Co., Ltd. Semiconductor device
CN113745312B (zh) * 2020-05-27 2024-08-06 三菱电机株式会社 半导体装置
US12159944B2 (en) 2020-05-27 2024-12-03 Mitsubishi Electric Corporation RC-IGBT with lifetime control layer
CN113745312A (zh) * 2020-05-27 2021-12-03 三菱电机株式会社 半导体装置

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