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CN105575966A - 具有金属-绝缘体-硅接触件的存储器件和集成电路器件 - Google Patents

具有金属-绝缘体-硅接触件的存储器件和集成电路器件 Download PDF

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CN105575966A
CN105575966A CN201510713319.3A CN201510713319A CN105575966A CN 105575966 A CN105575966 A CN 105575966A CN 201510713319 A CN201510713319 A CN 201510713319A CN 105575966 A CN105575966 A CN 105575966A
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Abstract

本发明提供了存储器件和集成电路器件。该集成电路器件可包括有源区、有源区中的栅电极以及与有源区中的栅电极的一侧相邻的源极/漏极区。源极/漏极区可包括经掺杂的半导体材料。该器件还可包括位于有源区上的层间绝缘层，并且该层间绝缘层可包括暴露出源极/漏极区的上表面的凹进。该器件还可包括导电插塞，其位于凹进中且包括第一金属；以及绝缘层，其位于凹进中且包括第二金属。绝缘层可以位于源极/漏极区的上表面与导电插塞的下表面之间，并且可与经掺杂的半导体材料接触。

Description

具有金属-绝缘体-硅接触件的存储器件和集成电路器件
技术领域
本发明构思的各实施例涉及这样的集成电路器件(例如，存储器件)，即，在该器件中堆叠了相对于硅衬底具有较小的导带带阶的低电阻绝缘层以及位于硅衬底和绝缘层之间的导电金属，从而可保证工艺裕度，可减小接触电阻并且尽可能使泄漏电流最小化。
背景技术
随着增加存储器件(例如，DRAM)中的集成度的趋势，布置在存储单元中的图案已被进一步小型化。
具体地，当用多晶硅来形成将晶体管电连接至电容的隐埋接触件时，较小尺寸的隐埋接触件会导致出现缺陷，例如裂缝缺陷、多晶空隙、多晶硅的掺杂浓度不足。
为了改善这一问题，已经有人提出了许多不同的技术。
发明内容
一种存储器件可以包括：在衬底中具有源极/漏极区的有源区、与有源区交叉的栅线、与所述源极/漏极区的上表面接触的低电阻绝缘层以及位于所述源极/漏极区的上表面上的接触件。所述接触件可与所述低电阻绝缘层接触，并且可包括导电金属。该器件还可包括电连接至所述接触件的存储电容。
一种存储器件可以包括：衬底、在衬底中具有第一源极/漏极区和第二源极/漏极区的至少一个有源区、与有源区交叉的栅线、与第一源极/漏极区接触的第一低电阻绝缘层、与第一低电阻绝缘层接触且包括导电金属的位线插塞、与位线插塞接触且与栅线交叉的位线、与第二源极/漏极区接触的第二低电阻绝缘层以及与第二低电阻绝缘层接触且包括导电金属的隐埋接触件。
一种存储器件可以包括：具有源极/漏极区的衬底、与源极/漏极区接触的低电阻绝缘层，以及与低电阻绝缘层接触且包括导电金属的棒形接触电极。
一种集成电路器件可以包括：衬底中的有源区、有源区中的栅电极、与有源区中的栅电极的一侧相邻的源极/漏极区，以及位于有源区上的层间绝缘层。所述源极/漏极区可包括经掺杂的半导体材料，所述层间绝缘层可包括暴露出源极/漏极区的上表面的凹进。该器件还包括位于所述凹进中且包括第一金属的导电插塞，以及位于凹进中且包括第二金属的绝缘层。所述绝缘层可在源极/漏极区的上表面与导电插塞的下表面之间延伸，并且可以接触经掺杂的半导体材料。
附图说明
通过参照示出了本发明构思的各实施例的附图，将对本发明构思的以上及其他特征和优势进行讨论。在不同的视图中，相同的附图标记始终表示相同的部分。附图无需符合比例，而是着重于说明本发明构思的原理。在附图中：
图1是根据本发明构思的一些实施例的存储器件的单元区域和外围区域的平面图；
图2A、图2B和图2C是存储器件分别沿着图1中的线I-I’、线II-II’和线III-III’的截面图；
图3A是示出金属-半导体(MS)接触件和金属-绝缘体-半导体(MIS)接触的电阻率的曲线图，这些接触件的肖特基势垒高度(SBH)根据各自掺杂浓度而有所不同；
图3B是示出接触电阻率根据绝缘材料层的厚度而变化的曲线图；
图3C是根据本发明构思的一些实施例示出根据绝缘材料层的厚度的MIS接触件的接触电阻特性的曲线图；
图4A和图4B是存储器件沿着图1的线I-I’和线II-II’的截面图，图4C是该存储器件沿着图1的线III-III’的截面图；
图5A是图2A中的局部F1的放大图，图5B是图4A中的局部F2的放大图；
图6A和图6B是图2A中的局部F3的放大图；
图6C是示出隐埋接触件、接合焊盘和第一存储电极的布置的平面图；
图7A、图8A、图9A、图10A和图11A是存储器件沿着图1的线I-I’的截面图，图7B、图8B、图9B、图10B和图11B是该存储器件沿着图1的线II-II’的截面图，图8C、图9C、图10C和图11C是该存储器件沿着图1的线III-III’的截面图；
图12A、图13A和图14A，图12B、图13B和图14B，以及图13C和图14C分别是存储器件沿着图1中的线I-I’、线II-II’和线III-III’的截面图；
图15是包括根据本发明构思的一些实施例的存储器件的模块；
图16是包括根据本发明构思的一些实施例的存储器件的电子系统的框图；以及
图17是包括根据本发明构思的一些实施例的存储器件的电子系统的示意性框图。
具体实施方式
现在将结合示出了部分实施例的附图，更加全面地描述多种不同的实施例。然而，可以按照不同的方式实施这些发明构思，而不应将这些发明构思理解为限于本文阐述的实施例。相反，提供这些实施例是为了使本公开是彻底和完整的，并且向本领域的技术人员充分传达本发明构思。
本文所使用的数据仅用于描述特定的实施例，而非旨在限定本发明构思。如本文所使用的那样，除非在上下文中另外明确表示，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。应当理解，当术语“包含”、“包含……的”、“包括”和/或“包括……的”用于本说明书时，其指示了存在所陈述的特征、步骤、操作、元件和/或部件，但并不排除存在或增加其他一个或多个特征、步骤、操作、元件、部件和/或它们的组。
应当理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“耦接至”另一元件或层时，所述一个元件或层可以直接位于另一元件或层上、直接连接或耦接至另一元件或层，也可以存在中间元件或中间层。与之相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接耦接至”另一元件或层时，则不存在中间元件或中间层。如本文所使用的那样，术语“和/或”包括所列相关项目中的一个或多个的任意和所有组合。
为了便于描述，本文可以使用空间相对术语，诸如“之下”、“位于……下方”、“下部”、“位于……上方”、“上部”等，来描述附图所示的一个元件或特征与另一个(一些)元件或特征的关系。应当理解，空间相对术语旨在涵盖在使用中或操作中的器件除了附图所示的指向之外的不同的指向。例如，如果附图中的器件被翻转，则被描述为“位于”其他元件或特征“下方”或者其他元件或特征“之下”的器件将指向为“位于”其他元件或特征“上方”。因此，术语“位于……下方”可以涵盖“位于……上方”和“位于……下方”这两个指向。可以对器件另外地进行指向(旋转90度或以其他指向)，并相应地解释本文所使用的空间相对描述词。
下面将参照作为理想示图的截面图和/或平面图描述本发明构思的部分实施例。在附图中，为了有效描述技术内容，放大了层和区域的厚度。可以通过制造技术和/或公差修改各实施例的形式。因此，本发明构思的各实施例并非旨在限于示出的具体形式，而是包括根据制造过程而产生的各种形式的修改。例如，示为具有直角的刻蚀区可以是圆形或者具有特定的曲率。因此，在附图中示出的区域可以具有概述属性，并且各区域的形状被示为器件的各区域的特定形式，而非旨在限定本发明构思的范围。
在本文中，相同的附图标记在附图中表示相同的元件。因此，虽然并未在某一附图中提及或描述相同的附图标记或相似的附图标记，但是将参照其他附图对它们进行描述。此外，虽然并未示出附图标记，但是将参照其他附图对其进行描述。
在本文中，可以相对地使用诸如“前侧”和“后侧”之类的术语，以便易于理解本发明构思。相应地，“前侧”和“后侧”不会表示任何特定的方向、位置或部件，而是能够可交换地进行使用。例如，“前侧”可被解释为“后侧”，反之亦然。此外，可以将“前侧”表示为“第一侧面”，并将“后侧”表示为“第二侧面”，反之亦然。然而，在同一个实施例中不能可交换地使用“前侧”和“后侧”。
术语“附近”旨在表示两个或两个以上的部件中的一个位于相对靠近另一个特定元件的邻近区域内。例如，应当理解，当第一末端在第一侧附近时，第一末端可以比第二末端更靠近第一侧，或者第一末端可以更靠近第一侧而非更靠近第二侧。
图1是根据本发明构思的一些实施例的存储器件的单元区域和外围区域的平面图。
参照图1，根据本发明构思的一些实施例的存储器件100可包括衬底102、栅线叠层108、位线插塞114、位线叠层BLS、隐埋接触件138、外围栅电极叠层PGS以及源极/漏极接触件146。
衬底102可以包括单元区域CA和外围区域PA。衬底102可以包括硅衬底或锗硅衬底。单元区域CA可以包括棒形有源区AA和器件隔离区DI，每个器件隔离区DI对有源区AA进行分隔。此外，外围区域PA可以包括外围有源区PAA和外围器件隔离区PDI。
在单元区域CA中，栅线叠层108可以沿着第一方向延伸穿过有源区AA和器件隔离区DI，并可以在垂直于第一方向的第二方向上彼此分离。位线叠层BLS可以沿着第二方向延伸，并可以在第一方向上彼此分离。可以将栅线叠层108隐埋在衬底102中。位线叠层BLS可以电连接至位线插塞114。位线叠层BLS和位线插塞114可以分离地形成，或者可以一体化地形成。在一些实施例中，位线叠层BLS和位线插塞114可以具有整体结构，从而彼此相连。可以在被两个相邻的位线叠层BLS和两个相邻的栅线叠层108包围的区域中形成隐埋接触件138。在平面图中，每个隐埋接触件138可以具有矩形。
在外围区域PA中，可以形成外围栅电极叠层PGS，使其与外围有源区PAA交叉，并在外围有源区PAA不接触外围栅电极叠层PGS的部分中形成源极/漏极接触件146。与源极/漏极接触件146接触的外围有源区PAA可以是掺杂有杂质的外围源极/漏极区PSD。此外，可以在外围源极/漏极区PSD中形成硅化物层。例如，可在开关器件中包含外围栅电极叠层PGS、具有外围源极/漏极区PSD的外围有源区PAA以及源极/漏极接触件146。
由于存储器件100的集成度较高，因此在由多晶硅形成的隐埋接触件138中会出现若干缺陷。例如，隐埋接触件138可能包括含有杂质的多晶硅，因而随着隐埋接触件138的尺寸减小，会出现裂缝缺陷、多晶空隙、杂质浓度不足等问题。
下面，将参照图2A至图2C描述根据本发明构思的部分实施例的存储器件。
图2A、图2B和图2C是存储器件分别沿着图1中的线I-I’、线II-II’和线III-III’的截面图。
参照图1、图2A、图2B和图2C，根据本发明构思的一些实施例的存储器件100a可包括衬底102，该衬底包括单元区域CA和外围区域PA。单元区域CA可包括栅线叠层108、位线插塞114、位线叠层BLS、低电阻绝缘层134、隐埋接触件138以及与隐埋接触件138接触的存储电容SC。外围区域PA可包括外围栅电极叠层PGS和源极/漏极接触件146。
单元区域CA可包括有源区AA以及限定了有源区AA的边界的器件隔离区DI。在一些实施例中，器件隔离区DI可以围绕有源区AA。可以通过使衬底102的表面凹进来形成沟槽T，并且隔离层106可以填充器件隔离区DI中的沟槽T。例如，有源区AA可以具有沿着一个方向延伸的棒形，并且可以将所述棒形的有源区AA布置在单元区域CA中以具有恒定的梯度。例如，有源区AA可以包括位于有源区AA中心的第一源极/漏极区SD1以及分别位于第一源极/漏极区SD1一侧和另一侧的第二源极/漏极区SD2。衬底102可以包括例如硅衬底或锗硅衬底。隔离层106可以包括例如氧化硅(SiO2)。
可以形成栅极沟槽GT，使其与器件隔离区DI和有源区AA交叉。这种情况下，可在器件隔离区DI和有源区AA中以不同的深度形成栅极沟槽GT。例如，栅极沟槽GT在器件隔离区DI中的深度可以大于栅极沟槽GT在有源区AA中的深度。
相邻的栅线叠层108可以与任意棒形有源区AA交叉。有源区AA不与栅线叠层108交叉的部分可以是第一源极/漏极区SD1和第二源极/漏极区SD2。第一源极/漏极区SD1可以位于两个相邻的栅线叠层108之间，并且第二源极/漏极区SD2可以分别位于其他区域。第一源极/漏极区SD1可以邻近一个栅线叠层108的第一侧，而第二源极/漏极区SD2可以邻近所述一个栅线叠层108的第二侧。第二源极/漏极区SD2中的每一个可包括以低于第一源极/漏极区SD1的杂质浓度掺杂的杂质。第二源极/漏极区SD2中的较低的掺杂浓度可以减少泄漏电流。例如，所述杂质可包括N型杂质。在一些实施例中，第一源极/漏极区SD1和第二源极/漏极SD2可以包括经掺杂的半导体材料，并且可以不含硅化物。在一些实施例中，第二源极/漏极区SD2的上表面可以不含硅化物，并且低电阻绝缘层134与第二源极/漏极区SD2的上表面接触。
每个栅线叠层108可以包括覆盖栅极沟槽GT的内壁的栅极绝缘层108a、与栅极绝缘层108a接触并填充栅极沟槽GT的一部分的栅线108b，以及形成在栅线108b上并填充栅极沟槽GT的剩余部分的栅极覆盖层108c。栅线108b可以填充栅极沟槽GT的二分之一或二分之一以下。栅极覆盖层108c的上表面可以位于与有源区AA和隔离层106的上表面相同的水平面上。栅极绝缘层108a可以包括二氧化硅(SiO2)或具有高介电常数的绝缘材料，例如氧化铱(IrO2)和氧化铪(HfO2)。栅线108b可以包括诸如钨(W)之类的导电材料。栅极覆盖层108c可以包括诸如氮化硅(SiNx)之类的绝缘材料。
每个位线叠层BLS可以包括按顺序堆叠的位线阻挡层118、位线120和位线覆盖层122。此外，可以形成位线侧壁间隔件126，其覆盖位线阻挡层118、位线120和位线覆盖层122这三者的侧表面。可以在外围区域PA中形成外围栅电极叠层PGS。每个外围栅电极叠层PGS可以包括栅极绝缘层116a、第一栅极116b、栅极阻挡层116c、第二栅极116d以及栅电极覆盖层116e。此外，可以形成外围栅电极侧壁间隔件116f，其覆盖外围栅电极叠层PGS的侧表面。保护层116g可以覆盖外围栅电极侧壁间隔件116f。
可以形成贯穿保护层116g的源极/漏极接触孔140，并且源极/漏极接触孔140的底部可以是衬底102的表面。在源极/漏极接触孔140的底部，外围源极/漏极区PSD中可以包括杂质。每个外围源极/漏极区PSD可以包括N型杂质或P型杂质。可以在外围源极/漏极区PSD中形成硅化物层142，其可以包括与外围源极/漏极区PSD的杂质类型相同的杂质。源极/漏极接触件146可与外围源极/漏极区PSD接触，并填充源极/漏极接触孔140。
位线阻挡层118和栅极阻挡层116c中的每一个可以包括例如钛(Ti)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)或其他阻挡金属。位线120和第二栅极116d中的每一个可以包括例如钨(W)、铝(Al)、铜(Cu)或镍(Ni)，位线覆盖层122和栅电极覆盖层116e中的每一个可以包括例如氮化硅(SiNx)。位线侧壁间隔件126和外围栅电极侧壁间隔件116f中的每一个可以包括例如氮化硅(SiNx)。可使用形成位线插塞114和位线叠层BLS的工艺来形成外围栅电极叠层PGS，或者可以使用不同的工艺形成外围栅电极叠层PGS。例如，可以使用不同的工艺形成位线侧壁间隔件126和外围栅电极侧壁间隔件116f。
可以在位线叠层BLS下方形成第一层间绝缘层110。位线插塞114可以穿过第一层间绝缘层110，并且可接触第一源极/漏极区SD1的凹进表面。位线插塞114可与第一源极/漏极区SD1和位线叠层BLS进行物理连接和电连接。例如，第一层间绝缘层110可包括氧化硅(SiO2)，并且位线插塞114可包括诸如多晶硅、金属或金属硅化物之类的导电材料。
可以形成隐埋接触孔132，以暴露第二源极/漏极区SD2的表面(例如，上表面)。隐埋接触孔132的内壁可以是位线侧壁间隔件126的侧表面。可以沿着第二源极/漏极区SD2和隐埋接触孔132的内壁共形地形成低电阻绝缘层134。在一些实施例中，低电阻绝缘层134可以接触第二源极/漏极区SD2的表面。具体地，低电阻绝缘层134可以接触第二源极/漏极区SD2中经掺杂的半导体材料。隐埋接触件138可以填充隐埋接触孔132以接触低电阻绝缘层134。隐埋接触件阻挡层136可以介于低电阻绝缘层134与隐埋接触件138之间。
由于低电阻绝缘层134处于硅衬底102和隐埋接触件138之间，因此隐埋接触件138可由导电金属材料形成。当导电金属用于隐埋接触件138时，可以减少或尽可能最小化由于使用多晶硅形成包含在高度集成的半导体器件中的隐埋接触件138而引起的问题。
目前，在隐埋接触件138的形成过程中使用了多晶硅。如同本发明的发明人所理解的那样，随着半导体器件的集成度的增加，隐埋接触件138的尺寸进一步缩小，会因为多晶空隙、裂缝缺陷以及多晶硅中杂质浓度不足导致肖特基(Schottky)接触特性等。为了缓解这一问题，可由金属材料形成隐埋接触件138，然而此时会出现费米(Fermi)能级钉扎现象，在该现象中，金属材料层与硅衬底102之间的肖特基势垒增加了器件的阈值电压。为了缓解这一问题，可以增加第二源极/漏极区SD2的掺杂浓度，但是这样会增加泄漏电流。然而，当根据本发明构思的一些实施例在硅衬底102与隐埋接触件138之间插入相对于硅衬底具有较小的导带带阶的低电阻绝缘材料层(低电阻绝缘层)时，会发生硅衬底102与隐埋接触件138之间的费米能级脱钉(depinning)现象。也即，可以获得这样的效果，即，减小了硅衬底102与隐埋接触件138之间的肖特基势垒。换言之，可改善硅衬底102与隐埋接触件138之间的接触电阻。由于利用这些特性，在第二源极/漏极区SD2与图2A至图2C的硅衬底102的隐埋接触件138之间使用了具有较小的导带带阶的低电阻绝缘层134，因此隐埋接触件138可由导电金属材料制成。因而，可以减少隐埋接触件138由多晶硅形成时表现出的上述现象所涉及的问题。此外，由于可在不增加掺杂浓度的前提下改善接触电阻特性，因此可减少泄漏电流。在这种情况下，低电阻绝缘层134可以具有不会引起电阻问题的厚度水平。例如，可以形成具有单层厚度水平的低电阻绝缘层134。
低电阻绝缘层134可包括例如氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)。隐埋接触件阻挡层136可包括诸如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钌(Ru)、氮化钌(RuN)或氮化钨(WN)之类的阻挡金属。隐埋接触件138可以包括导电金属材料，其包括氮化钛(TiN)。导电金属材料可以包括例如钨(W)。
根据本发明构思的一些实施例的存储器件100a还可以包括存储电容SC。例如，存储电容SC可以具有柱形。存储电容SC可包括第一存储电极154、电介质层156以及第二存储电极158。第一存储电极154可以电连接至隐埋接触件138和低电阻绝缘层134。
可以形成刻蚀停止层148来覆盖隐埋接触件138、位线侧壁间隔件126和位线覆盖层122这三者的上表面。可以形成第一存储电极154使其穿过刻蚀停止层148，并且第一存储电极154可以与隐埋接触件138的上表面接触。第一存储电极154可以从刻蚀停止层148的上表面突起。
第一存储电极154可以包括例如多晶硅、导电金属或含有杂质的导电金属化合物。电介质层156可包括例如具有高介电常数的材料，诸如ZrO、LaO、HfO、NbO、TaO、TiO、SrTiO或SrTaO。第二存储电极158可以包括例如导电金属或导电金属化合物。刻蚀停止层148可以包括例如氮化硅(SiNx)。
下面，将参照图3A、图3B和图3C描述根据本发明构思的一些实施例的包括低电阻绝缘层的金属-绝缘体-半导体(MIS)接触件的物理特性。下面可将半导体理解为“硅衬底”，可将绝缘体理解为上述“低电阻绝缘层”，并将金属理解为“隐埋接触件”。
图3A是示出金属-半导体(MS)接触件和金属-绝缘体-半导体(MIS)接触件的电阻率的曲线图，这些接触件的肖特基势垒高度(SBH)根据其掺杂浓度而有所不同。曲线图的X轴表示掺杂浓度，曲线图的Y轴表示电阻率。各个样本包括具有不同的SBH水平(0.5eV、0.6eV、0.7eV以及0.8eV)的四类MS接触件，以及具有不同的SBH水平(0.0eV、0.1eV、0.2eV以及0.3eV)的四类MIS接触件。可以将掺杂浓度理解为半导体中包含的杂质的浓度。这种情况下，可将电导率理解为接触电阻率。
参照图3A，当掺杂浓度增加时，所有MIS接触件和MS接触件的全部电阻率趋于减小。然而，当在同一掺杂浓度下比较MIS样本和MS样本时，MIS样本的电阻率趋向于比MS样本的电阻率更低。具体地，当在同一掺杂浓度下比较各个MIS样本时，电阻率的值随该接触的SBH的减小而以近似为一阶的方式减小。这种情况下，当绝缘材料层相对于半导体层具有的较小的导带带阶值时，SBH进一步减少。
通过上述趋势，MIS接触件的电阻率小于MS接触件的电阻率，在MIS接触件中，相对于半导体具有较小的导带带阶的低电阻绝缘层介于金属接触件与半导体接触件之间。凭借这一特性，MIS接触件可以具有与MS接触件相比相同的接触电阻现有值，而没有增加掺杂浓度。也即，与MS接触件相比，MIS接触件可以改善接触电阻特性。因而，可改善泄漏电流的特性。这种情况下，如上所述，绝缘材料层可以具有不会引起电阻问题的厚度水平。这一点将在下文进行描述。
图3B是示出接触电阻率根据绝缘材料层的厚度而变化的曲线图。曲线图的X轴表示绝缘材料层的厚度的变化，曲线图的Y轴表示接触电阻率的变化。
参照图3B，MIS接触件的接触电阻可以根据绝缘材料层的厚度而变化，但是，即使绝缘材料层的厚度变化到预定值或预定值以下，MIS接触件的接触电阻都不应当明显变化。为了实现这个目标，可以形成绝缘材料层，使其具有隧穿电阻不会明显变化的厚度。
因此，绝缘材料层可以具有不会使MIS接触件的接触电阻出现问题的厚度水平。也即，通过费米能级脱钉效应可以获得如由k表示的虚线所示的减少MIS接触件的接触电阻的效果，除非没有形成具有预定厚度或大于预定厚度的绝缘材料层。具有这一特性的根据本发明构思的一些实施例的绝缘材料可以包括氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)。
下面，将参照图3C对根据上述绝缘材料厚度的MIS接触件的接触电阻特性进行描述。
图3C是根据本发明构思的一些实施例示出根据绝缘材料层厚度的MIS接触件的接触电阻特性的曲线图。
参照图3C，绝缘材料(氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO))层的厚度可以是不影响半导体与金属之间的接触电阻的厚度。应当理解，当包括绝缘材料的MIS接触件的接触电阻小于或等于10-7(1E-07)时，MIS接触件会具有优势。
如示出的那样，即使绝缘材料层的厚度变为具有预定值或小于预定值(例如，2nm或小于2nm)，氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)仍然可以具有10-7或小于10-7的接触电阻。因而，当形成参照图2A至图2C描述的低电阻绝缘层，使其具有在使用上述绝缘材料的前提下保持上述接触电阻值的厚度时，可以减小MIS接触件的接触电阻。
根据一些实施例，MIS接触件可应用于如图1所示的硅衬底和隐埋接触件，还可应用于如下所述的位线插塞。将参照图4A至图4C对这种情况进行描述。
图4A和图4B是对存储器件沿着图1中的线I-I’和线II-II’截取的截面图，图4C是对该存储器件沿着图1中的线III-III’截取的截面图。
参照图4A、图4B、图4C及图1，根据本发明构思的一些实施例的存储器件100b可以包括：衬底102，其具有单元区域CA和外围区域PA；形成在单元区域CA中的栅线叠层108、第一低电阻绝缘层160a、位线插塞结构BPS、第二低电阻绝缘层160b、位线叠层BLS、隐埋接触件138和存储电容SC；以及形成在外围区域PA中的外围栅电极叠层PGS和源极/漏极接触件146。
单元区域CA可以包括有源区AA和器件隔离区DI。可在器件隔离区DI中形成通过使衬底102的表面凹进而形成的沟槽T以及填充沟槽T的隔离层106。例如，有源区AA可具有沿着一个方向延伸的棒形，并且棒形的有源区AA可被布置在单元区域CA中以具有恒定的梯度。例如，可在有源区AA的中心沿着有源区AA的纵向方向形成第一源极/漏极区SD1，并且可在有源区AA的一端和另一端分别形成第二源极/漏极区SD2。
可以形成栅极沟槽GT，使其与器件隔离区DI和有源区AA交叉。可以用栅线叠层108填充栅极沟槽GT。相邻的栅线叠层108可与任意棒形的有源区AA交叉。第一源极/漏极区SD1可包括以高于第二源极/漏极区SD2的杂质浓度掺杂的杂质。例如，杂质可包括N型杂质。在一些实施例中，第一源极/漏极区SD1和第二源极/漏极区SD2可包括掺杂的半导体材料且不含硅化物。在一些实施例中，第一源极/漏极区SD1和第二源极/漏极区SD2的上表面可以不含硅化物，第一低电阻绝缘层160a可与第一源极/漏极区SD1的上表面接触，并且第二低电阻绝缘层160b可与第二源极/漏极区SD2的上表面接触。
栅线叠层108可包括覆盖栅极沟槽GT的内壁的栅极绝缘层108a、与栅极绝缘层108a接触并填充栅极沟槽GT的一部分的栅线108b，以及形成在栅线108b上并填充栅极沟槽GT的剩余部分的栅极覆盖层108c。可以在衬底102上顺序堆叠栅极绝缘层108a、栅线108b和栅极覆盖层108c。
位线叠层BLS可以在位线插塞结构BPS上一体化地形成。位线叠层BLS和位线插塞结构BPS可具有整体结构，并且因此能够彼此相连。可在位线叠层BLS下方形成第一层间绝缘层110。可以沿着第一源极/漏极区SD1的凹进表面和第一层间绝缘层110的表面形成第一低电阻绝缘层160a。在一些实施例中，第一低电阻绝缘层160a可与第一源极/漏极区SD1的表面接触。具体地，第一低电阻绝缘层160a可以与第一源极/漏极区SD1中的掺杂的半导体材料接触。可在第一低电阻绝缘层160a的表面上形成位线叠层BLS和位线插塞结构BPS。
位线叠层BLS可包括顺序堆叠的位线阻挡层162b、位线164b和位线覆盖层122。位线插塞结构BPS可包括位线插塞阻挡层162a和位线插塞164a。位线插塞阻挡层162a和位线阻挡层162b可以形成为一体。位线插塞阻挡层162a和位线阻挡层162b可以具有整体结构。位线插塞164a和位线164b可以形成为一体。位线插塞164a和位线164b可具有整体结构。可以在位线叠层BLS的侧壁处形成位线侧壁间隔件126。
可以形成暴露出第二源极/漏极区SD2的表面的隐埋接触孔128。每个隐埋接触孔128的内壁可以是位线侧壁间隔件126的侧表面。可以沿着第二源极/漏极区SD2的表面和隐埋接触孔128的内壁共形地形成第二低电阻绝缘层160b。隐埋接触件138可以接触第二低电阻绝缘层160b，并且可填充隐埋接触孔128。隐埋接触件阻挡层136可介于第二低电阻绝缘层160b与隐埋接触件138之间。
外围栅电极叠层PGS可包括栅极绝缘层166a、第一栅极阻挡层166b、第二栅极阻挡层166c、栅电极166d以及栅极覆盖层166e。可在外围栅电极叠层PGS的侧表面上形成外围栅电极侧壁间隔件166f。保护层166g可覆盖外围栅电极叠层PGS。可以形成贯穿保护层166g的源极/漏极接触孔140。源极/漏极接触孔140的底部可以是衬底102的表面。衬底102的表面可包括掺杂有杂质的外围源极/漏极区PSD。源极/漏极接触件146可以接触外围源极/漏极区PSD。可在外围源极/漏极区PSD与源极/漏极接触件146之间形成硅化物层142。此外，可在源极/漏极接触件146与外围源极/漏极区PSD之间形成源极/漏极接触件阻挡层144。
第一低电阻绝缘层160a、第二低电阻绝缘层160b和第一栅极阻挡层166b中的每一个可包括例如氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)。位线插塞阻挡层162a、位线阻挡层162b和第二栅极阻挡层166c中的每一个可包括例如钛(Ti)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)、氮化钛(TiN)或其他阻挡金属。位线插塞164a、位线164b和栅电极166d中的每一个可包括例如钨(W)、铝(Al)、铜(Cu)或镍(Ni)。位线覆盖层122和栅极覆盖层166e中的每一个可包括例如氮化硅(SiNx)。位线侧壁间隔件126和外围栅电极侧壁间隔件166f中的每一个可包括例如氮化硅(SiNx)。
存储电容SC可具有柱形。存储电容SC可包括第一存储电极154、电介质层156和第二存储电极158。第一存储电极154可以电连接至隐埋接触件138和第二低电阻绝缘层160b。
可以在隐埋接触件138、位线侧壁间隔件126和位线覆盖层122这三者的上表面之上形成刻蚀停止层148。可形成第一存储电极154使其穿过刻蚀停止层148，从而使第一存储电极154可以接触隐埋接触件138的表面。第一存储电极154可从刻蚀停止层148的上表面突起。
可以在第一源极/漏极区SD1的表面与位线插塞164a的下表面之间以及第二源极/漏极区SD2的表面与隐埋接触件138的下表面之间形成上述实施例中描述的低电阻绝缘层。将参照图5A至图5B对这种情况进行描述。
图5A是图2A中的局部F1的放大图，图5B是图4A中的局部F2的放大图。将参照图5A和图5B对上述低电阻绝缘层的其他形式进行描述。
参照图5A，可以在通过隐埋接触孔132暴露的衬底102的表面上形成图2A和图2B中的低电阻绝缘层134以及图4A和图4B中的第二低电阻绝缘层160b。例如，可以在隐埋接触孔132的底部(也即，下表面)与第二源极/漏极区SD2之间形成图2A和图2B中的低电阻绝缘层134以及图4A和图4B中的第二低电阻绝缘层160b。
参照图5B，可在第一源极/漏极区SD1的表面上形成图4A和图4B中的第一低电阻绝缘层160a。这种情况下，参照图4C，可以省略在外围区域PA中形成的外围栅电极叠层PGS的第一栅极阻挡层166b。
在一些实施例中，还可以在隐埋接触件138和存储电容SC之间插入接合焊盘。将参照图6A至图6C对这种情况进行描述。
图6A和图6B是图2A中的局部F3的放大图，它们示出了包括位于隐埋接触件与第一存储电极之间的接合焊盘在内的结构。图6C是示出接合焊盘和第一存储电极的布置的平面图。
参照图6A和图6B，可以在第一存储电极154和隐埋接触件138之间进一步包括接合焊盘LP。可在隐埋接触件138上一体化地形成接合焊盘LP。在一些实施例中，接合焊盘LP和隐埋接触件138可具有整体结构，并且因此彼此相连。可以沿着隐埋接触件138和接合焊盘LP的表面形成低电阻绝缘层134。此外，可在接合焊盘LP和低电阻绝缘层134之间形成接合焊盘阻挡层LPB。可以形成额外的层间绝缘层IL，使其围绕接合焊盘LP。
在一些实施例中，参照图6B，可省略低电阻绝缘层134。更具体地，可以如图5A中描述的那样在隐埋接触件138的底部与第二源极/漏极区SD2之间有选择地形成低电阻绝缘层134，也可以不在隐埋接触件138的一侧形成低电阻绝缘层134。
参照图6C，接合焊盘LP可以用作中间电极，以使第一存储电极154电连接至隐埋接触件138。接合焊盘LP的一侧可以沿着离开隐埋接触件138的方向延伸。可以将第一存储电极154和隐埋接触件138的中心布置为彼此没有对齐。当在接合焊盘LP上形成低电阻绝缘层134或160b时，可以根据接合焊盘LP的形状将低电阻绝缘层134或160b与接合焊盘LP竖直地进行对齐。
下面，将参照各截面图描述一种制造根据本发明构思的一些实施例的存储器件的方法。这种情况下，为了便于描述，将对在外围区域中形成的开关晶体管的形成过程进行简要说明。
图7A至图11A、图7B至图11B以及图8C至图11C是示出了制造根据本发明构思的一些实施例的存储器件的方法的截面图。图7A、图8A、图9A、图10A和图11A以及图7B、图8B、图9B、图10B和图11B分别是将存储器件沿着图1中的线I-I’和线II-II’截取的截面图，图8C、图9C、图10C和图11C是将存储器件沿着图1中的线III-III’截取的截面图。
参照图1、图7A和图7B，制造根据本发明构思的一些实施例的存储器件的方法可包括在衬底102上形成沟槽T、隔离层106、栅极沟槽GT和栅线叠层108的步骤。
衬底102可包括单元区域CA和位于单元区域CA周围的外围区域PA。单元区域CA可包括单元有源区AA和器件隔离区DI，外围区域PA可包括外围有源区PAA和外围器件隔离区PDI。可通过使衬底102对应于器件隔离区DI的表面凹进来形成沟槽T。隔离层106可填充沟槽T。因此，隔离层106可以限定单元有源区AA和外围有源区PAA的形状。单元有源区AA可以具有沿着一个方向延伸的棒形。可以根据设计规则均匀地布置棒形的单元有源区AA。
栅极沟槽GT可以在衬底102上沿着第一方向延伸。栅极沟槽GT可以在垂直于第一方向的第二方向上彼此分离。可形成栅极沟槽GT，使其与器件隔离区DI和单元有源区AA交叉。可用栅线叠层108填充栅极沟槽GT。栅线叠层108可包括顺序形成在栅极沟槽GT中的栅极绝缘层108a、栅线108b以及栅极覆盖层108c。可以使栅线108b的表面凹进，以使其低于栅极沟槽GT的深度的二分之一。
隔离层106可包括氧化硅(SiO2)。栅极绝缘层108a可包括氧化硅(SiO2)或具有高介电常数的绝缘材料。例如，栅线108b可包括钨(W)。栅极覆盖层108c可包括例如氮化硅(SiNx)。
该方法还可以包括这样的步骤：通过将杂质掺杂到单元有源区AA来形成第一源极/漏极区SD1和第二源极/漏极区SD2。例如，单个单元有源区AA可与两个栅线叠层108交叉。这种情况下，可在通过这两个栅线叠层108暴露出的单元有源区AA中形成第一源极/漏极区SD1和第二源极/漏极区SD2。可在栅线叠层108之间形成第一源极/漏极区SD1。可形成第二源极/漏极区SD2，使其与栅线叠层108的每一侧相邻。例如，第一源极/漏极区SD1和第二源极/漏极区SD2中包含的杂质可以包括N型杂质或P型杂质。第一源极/漏极区SD1中的杂质浓度可以大于第二源极/漏极区SD2中的杂质浓度。
参照图8A、图8B和图8C，制造根据本发明构思的一些实施例的存储器件100a的方法可以包括形成层间绝缘层110、位线插塞114、位线叠层BLS和外围栅电极叠层PGS的步骤。
位线插塞114可以穿过第一层间绝缘层110，并可与第一源极/漏极区SD1的凹进表面111接触。位线叠层BLS可包括位线阻挡层118、位线120和位线覆盖层122。外围栅电极叠层PGS可包括栅极绝缘层116a、第一栅极116b、栅极阻挡层116c、第二栅极116d和栅电极覆盖层116e。
层间绝缘层110和栅极绝缘层116a可包括例如氧化硅(SiO2)。位线插塞114和第一栅极116b可包括例如多晶硅。位线阻挡层118和栅极阻挡层116c可包括例如钛(Ti)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)或氮化钛(TiN)。位线120和第二栅极116d可包括例如钨(W)、铝(Al)、铜(Cu)或镍(Ni)。位线覆盖层122和栅电极覆盖层116e可包括例如氧化硅(SiO2)。
在外围区域PA中形成外围栅电极叠层PGS的过程可以与在单元区域CA中形成位线插塞114和位线叠层BLS的过程相同。例如，形成位线插塞114的过程可以与形成第一栅极116b的过程相同。形成位线120的过程可以与形成第二栅极116d的过程相同。具体地，在采用相同过程的情况下，当形成位线插塞114和第一栅极116b时，位线插塞114中包含的杂质与第一栅极116b中包含的杂质可以具有相同的类型或不同的类型，并且当这两者中包含的杂质具有不同类型时，可执行另外的用杂质进行掺杂的过程。在一些实施例中，可省略第一栅极116b。
可将位线覆盖层122用作硬掩模层以形成位线120、位线阻挡层118和第一层间绝缘层110。可将栅电极覆盖层116e用作硬掩模层以在其下方形成第二栅极116d、栅极阻挡层116c、第一栅极116b和栅极绝缘层116a。
参照图1、图9A、图9B和图9C，制造根据本发明构思的一些实施例的存储器件100a的方法可以包括形成位线侧壁间隔件126、隐埋接触孔128和外围栅电极侧壁间隔件116f的步骤。
可以沿着位线叠层BLS的侧壁形成位线侧壁间隔件126。可以沿着外围栅电极叠层PGS的侧表面形成外围栅电极侧壁间隔件116f。可以在与栅线叠层108和位线叠层BLS竖直地交叉的共享区域中形成隐埋接触孔128。在一些实施例中，可以在被相邻栅线叠层108和相邻位线叠层BLS围绕的区域中形成隐埋接触孔128。隐埋接触孔128的底部的一部分可以是第二源极/漏极区SD2的表面。
例如，制造根据本发明构思的一些实施例的存储器件的方法可以包括在形成外围栅电极侧壁间隔件116f之后形成位线侧壁间隔件126的步骤。该方法还可以包括形成保护层116g的步骤，该保护层116g覆盖外围区域PA中的外围栅电极侧壁间隔件116f。位线侧壁间隔件126可包括例如氮化硅(SiNx)。保护层116g可包括例如氧化硅(SiO2)。
参照图1、图10A、图10B和图10C，制造根据本发明构思的一些实施例的存储器件100a的方法可以包括在隐埋接触孔128内部形成低电阻绝缘层134、隐埋接触件阻挡层136和隐埋接触件138的步骤。该方法可以包括在外围区域PA中形成源极/漏极接触孔140、外围源极/漏极区PSD和硅化物层142的步骤。
可以沿着隐埋接触孔128的内壁共形地形成低电阻绝缘层134，并且可以沿着低电阻绝缘层134的表面共形地形成隐埋接触件阻挡层136。可以沿着隐埋接触件阻挡层136共形地形成隐埋接触件138，并且隐埋接触件138可填充隐埋接触孔128。在这个过程中，也可以在隐埋接触件138上一体化地形成参照图6A和图6B描述的接合焊盘LP。
例如，低电阻绝缘层134可包括例如氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)。隐埋接触件阻挡层136可包括例如氮化钛(TiN)。隐埋接触件138可包括导电金属材料。导电金属材料可包括例如钨(W)。
如上文参照图3A至图3C描述的那样，低电阻绝缘层134可包括相对于硅衬底(或半导体衬底)具有较小的导带带阶的材料。由于低电阻绝缘层134具有较小的隧穿电阻，因此可改善第二源极/漏极区SD2的表面(同时是硅衬底102的表面)与隐埋接触件138的表面之间的接触电阻特性。
因此，由于第二源极/漏极区SD2的表面(同时是硅衬底102的表面)与隐埋接触件阻挡层136(或隐埋接触件138)的表面之间的接触电阻特性得到改善，而没有增加第二源极/漏极区SD2中的杂质浓度。因而，减小了泄漏电流。
在外围区域PA中形成源极/漏极接触孔140的步骤可以包括：通过对保护层116g进行图形化，来暴露衬底102上的与外围栅电极侧壁间隔件116f相邻的表面。形成外围源极/漏极区PSD的步骤可以包括：通过源极/漏极接触孔140进行杂质掺杂。进行掺杂的杂质可从衬底102的表面扩散到预定的深度。杂质可以包括N型杂质或P型杂质。
形成硅化物层142的步骤可以包括：在将金属布置在外围源极/漏极区PSD的表面上之后，进行加热处理。硅化物层142可包括这样的层，即：形成该层，从而使金属从硅衬底102的表面开始扩散并与衬底102的硅结合。硅化物层142可包括与外围源极/漏极区PSD中所包含的杂质类型相同的杂质。
参照图11A、图11B和图11C，制造根据本发明构思的一些实施例的存储器件100a的方法可以包括以下步骤：形成外围区域PA中的源极/漏极接触件146，以及形成单元区域CA中的刻蚀停止层148、第二层间绝缘层150、存储接触孔152和第一存储电极154。
可在外围区域PA中形成源极/漏极接触件146，使其与硅化物层142的上表面接触并填充源极/漏极接触孔140。此外，该方法可以包括以下步骤：在硅化物层142的上表面之上、以及源极/漏极接触孔140的内壁与源极/漏极接触件146之间，形成源极/漏极接触件阻挡层144。
单元区域CA中的刻蚀停止层148可覆盖隐埋接触件138、隐埋接触件阻挡层136、低电阻绝缘层134和位线侧壁间隔件126。可在刻蚀停止层148的表面上堆叠第二层间绝缘层150。存储接触孔152可以穿过第二层间绝缘层150和刻蚀停止层148。存储接触孔152的底部可以是隐埋接触件138的上表面。
源极/漏极接触件阻挡层144可包括例如氮化钛(TiN)。源极/漏极接触件146可包括例如钨(W)。刻蚀停止层148可包括例如氮化硅(SiNx)。第二层间绝缘层150可包括例如氧化硅(SiO2)。第一存储电极154可包括例如多晶硅、导电金属或包含杂质的导电金属化合物。
在后续过程中，参照图2A和图2B，制造根据本发明构思的一些实施例的存储器件100a的方法可以包括形成存储电容SC的步骤。
存储电容SC可包括第一存储电极154、沿着第一存储电极154的表面共形地形成的电介质层156，以及与电介质层156的表面接触的第二存储电极158。形成存储电容SC的步骤可以包括：通过去除第二层间绝缘层150来暴露出位于刻蚀停止层148的上部之上的第一存储电极154。该方法可以包括沿着第一存储电极154的被暴露的表面和刻蚀停止层148的表面共形地形成电介质层156的步骤。该方法可以包括形成与电介质层156接触的第二存储电极158的步骤。
电介质层156可包括具有高介电常数的材料。例如，具有高介电常数的材料可包括ZrO、LaO、HfO、NbO、TaO、TiO、SrTiO或SrTaO。第二存储电极158可包括导电金属或导电金属化合物。
图12A至图14A、图12B至图14B以及图13C至图14C是示出制造根据本发明构思的一些实施例的存储器件100b的方法的示意图。图12A、图13A和图14A，图12B、图13B和图14B，以及图13C和图14C分别是将存储器件沿着图1中的线I-I’、线II-II’和线III-III’截取的截面图。
参照图1、图12A和图12B，制造根据本发明构思的一些实施例的存储器件100b的方法可以包括在衬底102上形成沟槽T、隔离层106、栅极沟槽GT、栅线叠层108、第一源极/漏极区SD1和第二源极/漏极区SD2的步骤。
衬底102可包括单元区域CA和外围区域PA。可在单元区域CA中形成有源区AA和器件隔离区DI。隔离区106可填充沟槽T。栅线叠层108可包括顺序形成在栅极沟槽GT中的栅极绝缘层108a、栅线108b和栅极覆盖层108c。栅线叠层108可填充栅极沟槽GT。第一源极/漏极区SD1中的杂质浓度可以大于第二源极/漏极区SD2中的杂质浓度。
制造根据本发明构思的一些实施例的存储器件100b的方法可以包括以下步骤：在单元区域CA中形成第一层间绝缘材料层110a；以及形成位线插塞接触孔112，每个位线插塞接触孔112穿过第一层间绝缘材料层110a，并且具有作为第一源极/漏极区SD1的凹进表面的底部。制造根据本发明构思的一些实施例的存储器件100b的方法可以包括以下步骤：形成低电阻材料层160、阻挡材料层162和导电金属层164，它们沿着第一源极/漏极区SD1的凹进表面、位线插塞接触孔112的内壁和第一层间绝缘材料层110a的表面共形地且顺序地进行堆叠。
第一层间绝缘材料层110a可包括例如氧化硅(SuO2)。低电阻材料层160可包括相对于硅衬底102具有较小的导带带阶的材料。低电阻材料层160可包括例如氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)。阻挡材料层162可包括例如氮化钽(TaN)、氮化钨(WN)或氮化钛(TiN)。导电金属层164可包括例如钨(W)。
参照图1、图13A、图13B和图13C，制造根据本发明构思的一些实施例的存储器件100b的方法可以包括以下步骤：在单元区域CA中形成第一低电阻绝缘层160a、位线插塞结构BPS和位线叠层BLS，以及在外围区域PA中形成外围栅电极叠层PGS。
位线插塞结构BPS可包括位线插塞阻挡层162a和位线插塞164a。位线叠层BLS可包括位线阻挡层162b、位线164b和位线覆盖层122。可以将位线插塞结构BPS和位线叠层BLS形成为一体。可以沿着第一源极/漏极区SD1的表面、位线插塞接触孔112的内壁和第一层间绝缘层110的表面共形地形成第一低电阻绝缘层160a。
外围栅电极叠层PGS可包括栅极绝缘层166a、第一栅极阻挡层166b、第二栅极阻挡层166c、栅电极166d和栅极覆盖层166e。例如，可以利用与形成单元区域CA中的位线插塞结构BPS和位线叠层BLS的过程相同的过程，来形成外围栅电极叠层PGS。这种情况下，第一栅极阻挡层166b可以具有与第一低电阻绝缘层160a的材料相同的材料，第二栅极阻挡层166c可以具有与位线阻挡层162b和位线插塞阻挡层162a的材料相同的材料，并且栅电极166d可以具有与位线164b和位线插塞164a相同的材料。
由于下面的过程与参照图9A至图11A、图9B至图11B以及图9C至图11C描述的过程相同，因此将对其进行简要描述。
参照图14A、图14B和图14C，制造根据本发明构思的一些实施例的存储器件100b的方法可以包括形成位线侧壁间隔件126、隐埋接触孔128和外围栅电极侧壁间隔件166f的步骤。
制造根据本发明构思的一些实施例的存储器件100b的方法可以包括在隐埋接触孔128中形成第二低电阻绝缘层160b、隐埋接触件阻挡层136和隐埋接触件138的步骤。可以沿着第二源极/漏极区SD2的凹进表面和隐埋接触孔128的内壁形成第二低电阻绝缘层160b。可以沿着第二低电阻绝缘层160b的表面形成隐埋接触件阻挡层136。隐埋接触件138可以接触第二低电阻绝缘层160b，并填充隐埋接触孔128。第二低电阻绝缘层160b可包括例如氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)。
外围栅电极侧壁间隔件166f可覆盖外围栅电极叠层PGS的侧壁。可形成保护层166g以覆盖外围栅电极叠层PGS和外围区域PA。可形成源极/漏极接触孔140，使其贯穿保护层166g以暴露出衬底102的表面。可在源极/漏极接触孔140的底部上形成掺杂有杂质的外围源极/漏极区PSD。可在外围源极/漏极区PSD中形成硅化物层142。硅化物层142可包括杂质，这些杂质可以包括与外围源极/漏极区PSD的杂质类型相同类型的杂质。
可沿着硅化物层142的表面和源极/漏极接触孔140的内壁形成源极/漏极接触件阻挡区144。可形成源极/漏极接触件146，使其接触源极/漏极接触件阻挡层144的表面，并使其填充源极/漏极接触孔140。
制造根据本发明构思的一些实施例的存储器件100b的方法可以包括在单元区域CA中形成第一存储电极154的步骤。第一存储电极154可接触隐埋接触件138。可以形成贯穿刻蚀停止层148和第二层间绝缘层150的第一存储电极154。
在后续过程中，参照图4A和图4B，制造根据本发明构思的一些实施例的存储器件100b的方法可以包括形成存储电容SC的步骤。
存储电容SC可包括第一存储电极154、沿着第一存储电极154的表面共形地形成的电介质层156、以及与电介质层156的表面接触的第二存储电极158。形成存储电容SC的步骤可以包括：通过去除第二层间绝缘层150，来暴露出位于刻蚀停止层148的上部之上的第一存储电极154。该方法可以包括沿着第一存储电极154的被暴露的表面和刻蚀停止层148的表面共形地形成电介质层156的步骤。该方法可以包括形成与电介质层156接触的第二存储电极158的步骤。
图15是包括根据本发明构思的一些实施例的存储器件的模块。参照图15，模块500可包括装配在模块基板510上的根据本发明构思的一些实施例的存储器件100a和存储器件100b。模块500还可以包括装配在模块基板510上的微处理器520。可在模块基板510的至少一侧布置输入/输出端子530。
图16是包括根据本发明构思的一些实施例的存储器件的电子系统的框图。
参照图16，可将根据本发明构思的一些实施例制造的存储器件100a和存储器件100b应用于电子系统600。电子系统600可包括机身610、微处理器单元620、电源630、功能单元640，以及/或者显示控制器单元650。机身610可以是系统板或带有PCB的母板等。可在机身610中安装或装配微处理器单元620、电源630、功能单元640和显示控制器单元650。显示单元660可被布置在机身610的上表面上或布置在机身610之外。例如，显示单元660可被布置在机身610的表面上，并显示由显示控制器单元650处理的图像。电源630可从外部电源接收恒定的电压、将该电压分为多个不同的电压电平，并且将这些电压提供给微处理器单元620、功能单元640、显示控制器单元650等。微处理器单元620可从电源630接收电压，以控制功能单元640和显示单元660。功能单元640可执行电子系统600的多种不同的功能。例如，当电子系统600是移动电子产品(例如蜂窝电话等)时，功能单元640可包括执行无线通信功能(例如拨号、将图像输出至显示单元660或通过与外部设备670的通信将语音输出至扬声器)的多种不同的部件，并且当电子系统600包含摄像头时，功能单元640可充当图像处理器。在一些实施例中，当电子系统600连接存储卡以扩展容量时，功能单元640可以是存储卡控制器。功能单元640可以通过有线或无线通信单元680与外部设备670交换信号。此外，当电子系统600需要通用串行总线(USB)来扩展功能时，功能单元640可充当接口控制器。在功能单元640中可包括根据本发明构思的一些实施例制造的存储器件100a和存储器件100b。
图17是包括根据本发明构思的一些实施例的存储器件的电子系统的示意性框图。
参照图17，电子系统700可包括根据本发明构思的一些实施例的存储器件100a和存储器件100b。
可将电子系统700应用于移动装置或计算机。例如，电子系统700可包括使用总线进行数据通信的存储系统712、微处理器714、RAM716和用户接口718。微处理器714可以对电子系统700进行编程和控制。RAM716可用作微处理器714的可操作存储器。例如，微处理器714和RAM716可包括根据本发明构思的一些实施例的存储器件100a和存储器件100b中的一个。可以在单个封装件内部组装微处理器714、RAM716和/或其他部件。可以使用用户接口718将数据输入至电子系统700或从电子系统700输出数据。存储系统712可以对微处理器714的可操作代码、由微处理器714处理的数据或者从外面接收的数据进行存储。存储系统712可包括控制器和存储器。
按照根据本发明构思的一些实施例的存储器件，低电阻绝缘层可介于金属隐埋接触件和硅衬底之间。因而，可以获得费米能级脱钉效应，该效应减小了金属隐埋接触件与硅衬底之间的肖特基势垒。
由于硅衬底与金属隐埋接触件之间的接触电阻因费米能级脱钉效应而减小，因此改善了接触电阻特性，而没有增加杂质浓度。因而，可以减少泄漏电流，或者尽可能使泄漏电流最小化。
虽然已经描述了一些实施例，但是所属技术领域的技术人员将易于理解，在不实质性背离本发明的新颖性指教和优点的前提下，可以对各实施例进行多种修改。相应地，所有这些修改均旨在被包括在权利要求书中定义的本发明的范围之内。

Claims (20)

1.一种存储器件，包括：
在衬底中具有源极/漏极区的有源区；
与所述有源区交叉的栅线；
低电阻绝缘层，其与所述源极/漏极区的上表面接触；
位于所述源极/漏极区的上表面上的接触件，所述接触件与所述低电阻绝缘层接触且包括导电金属；以及
电连接至所述接触件的存储电容。
2.根据权利要求1所述的存储器件，其中所述低电阻绝缘层包括相对于所述源极/漏极区具有较小的导带带阶的金属氧化物。
3.根据权利要求2所述的存储器件，其中所述低电阻绝缘层包括氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)。
4.根据权利要求1所述的存储器件，还包括位于所述低电阻绝缘层与所述接触件之间的阻挡层。
5.根据权利要求1所述的存储器件，其中所述低电阻绝缘层位于所述接触件的下表面与所述源极/漏极区的上表面之间。
6.根据权利要求1所述的存储器件，其中与所述低电阻绝缘层接触的所述源极/漏极区的上表面不含硅化物。
7.根据权利要求1所述的存储器件，其中所述源极/漏极区包括与所述栅线的第一侧相邻的第一源极/漏极区，并且所述低电阻绝缘层包括与所述第一源极/漏极区的上表面接触的第一低电阻绝缘层，并且
其中所述存储器件还包括：
与所述栅线的第二侧相邻的第二源极/漏极区；
位于所述第二源极/漏极区上的位线插塞，所述位线插塞包括导电金属；以及
位于所述位线插塞与所述第二源极/漏极区之间的第二低电阻绝缘层。
8.根据权利要求7所述的存储器件，还包括位线，其中所述位线插塞与所述位线具有整体结构，并且所述第二低电阻绝缘层与所述位线插塞和所述位线接触。
9.根据权利要求1所述的存储器件，还包括位于衬底的外围区域中的外围有源区，其中所述外围有源区包括外围源极/漏极区以及位于所述外围源极/漏极区中的硅化物层。
10.一种集成电路器件，包括：
在衬底中的有源区；
所述有源区中的栅电极；
与所述有源区中的栅电极的一侧相邻的源极/漏极区，所述源极/漏极区包括经掺杂的半导体材料；
位于所述有源区上的层间绝缘层，所述层间绝缘层包括暴露出所述源极/漏极区的上表面的凹进；
位于所述凹进中且包括第一金属的导电插塞；以及
位于所述凹进中且包括第二金属的绝缘层，所述绝缘层在所述源极/漏极区的上表面与所述导电插塞的下表面之间延伸，并与所述经掺杂的半导体材料接触。
11.根据权利要求10所述的集成电路器件，其中所述绝缘层包括氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)。
12.根据权利要求11所述的集成电路器件，其中所述绝缘层在与所述源极/漏极区的上表面垂直的竖直方向上的厚度小于2nm。
13.根据权利要求10所述的集成电路器件，其中所述源极/漏极区包括与所述栅电极的第一侧相邻的第一源极/漏极区，
其中所述集成电路器件还包括与所述栅电极的第二侧相邻的第二源极/漏极区，并且
其中所述第一源极/漏极区的掺杂浓度低于所述第二源极/漏极区的掺杂浓度。
14.根据权利要求13所述的集成电路器件，还包括含有电极的存储电容，其中所述导电插塞电连接至所述存储电容的电极。
15.根据权利要求10所述的集成电路器件，其中所述源极/漏极区的上表面不含硅化物。
16.根据权利要求10所述的集成电路器件，其中所述源极/漏极区包括与所述栅电极的第一侧相邻的第一源极/漏极区，所述凹进包括位于所述层间绝缘层中且暴露出第一源极/漏极区的上表面的第一凹进，所述导电插塞包括位于第一凹进中的第一导电插塞，所述绝缘层包括位于第一凹进中的第一绝缘层，并且
其中所述集成电路器件还包括：
与所述栅电极的第二侧相邻的第二源极/漏极区；
第二凹进，其位于所述层间绝缘层中并且暴露出所述第二源极/漏极区的上表面；
第二导电插塞，其位于所述第二凹进中且包括第三金属；以及
第二绝缘层，其位于所述第二凹进中且包括第四金属，所述第二绝缘层在所述第二源极/漏极区的上表面与所述第二导电插塞的下表面之间延伸，并与所述第二源极/漏极区的上表面接触。
17.根据权利要求16所述的集成电路器件，其中所述第二绝缘层包括氧化钛(TiO2)、氧化钽(Ta2O5)或氧化锌(ZnO)。
18.根据权利要求16所述的集成电路器件，还包括位线，其中所述第二导电插塞电连接至所述位线。
19.根据权利要求10所述的集成电路器件，还包括阻挡层，其包括阻挡金属且位于所述绝缘层与所述导电插塞之间。
20.根据权利要求10所述的集成电路器件，其中所述绝缘层位于所述凹进的内壁上。
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