CN105470237A - 基于穿硅电容的三维容性耦合立体集成互连结构 - Google Patents

Abstract

本发明公开基于穿硅电容的三维容性耦合立体集成互连结构，包括两个结构相同的芯片；所述芯片包括硅衬底；硅衬底中部具有一个通孔，通孔的侧壁和底部设有一层通孔绝缘层；通孔绝缘层中设有金属柱；金属柱与通孔绝缘层之间设有包裹金属柱的底部和侧壁的阻挡层(例如Ta/TaN、Ti/TiN等)；硅衬底的背面设有一层下绝缘层；下绝缘层接触通孔绝缘层；硅衬底的正面也设有与通孔绝缘层接触的上绝缘层；两块芯片堆叠安装到一起，上芯片的金属柱和下芯片的金属柱同轴设置。本发明结构融合了垂直互连结构和电容/电感耦合垂直互连结构的优点。

Description

基于穿硅电容的三维容性耦合立体集成互连结构

技术领域

本发明属于微电子技术领域，特别涉及一种三维容性耦合立体集成互连结构。

背景技术

目前常用的立体集成互连结构主要有穿硅通孔(TSV：ThroughSiliconVia)及电容/电感耦合两类。TSV最早源于威廉·肖克利(WilliamShockley)1958年申请的美国专利“Semiconductivewaferandmethodofmakingthesame”(3,0044,909)中提出的采用“deeppits”结构实现信号由正面向背面的传输。TSV垂直互连结构以文献“ThroughSiliconViaTechnology–ProcessesandReliabilityforWafer-Level3DSystemIntegration”(Ramm,P.和Wolf,M.J2008年发表于ECTC58th)和“Through-SiliconVia(TSV)”(MakotoMotoyoshi2009年发表于ProceedingsoftheIEEE)中提出的结构为主，此结构(参见图1)需要在晶圆内部制作TSV垂直通孔，然后在通孔侧壁进行阻挡层/种子层制作，并通孔金属化，最后通过背面减薄露铜、背面绝缘、凸点制作、叠层键合等工艺实现芯片的垂直互连。但是TSV结构制作工艺复杂，特别是引入的背面露孔工艺存在衬底短路隐患，造成器件性能和良率降低，限制了TSV结构在3D-IC的大规模应用(JinOuyang等，Evaluationofusinginductive/capacitive-couplingverticalinterconnectsin3Dnetwork-on-chip，2010年发表于ProceedingsoftheInternationalConferenceonComputer-AidedDesign)。为解决这一问题，提出了电容/电感耦合垂直互连结构，该结构以文献“2.8Gb/sInductivelyCoupledInterconnectfor3-DICs”(JianXu等2005年发表于VLSICircuits,2005)和“3Dcapacitiveinterconnectionswithmono-andbi-directionalcapabilities”(Fazzi,Alberto等2007年发表于Solid-StateCircuitsConference,2007)中提出的结构为主，此结构(参见图2)通常使用大面积的顶层金属作为平行电容板或制作特定的电感线圈，通过电容或电感耦合效应实现芯片的垂直互连。此结构制作工艺简单，只需通过传统的平面工艺即可完成。但是电容耦合立体集成互连结构仅能实现两层芯片面对面的垂直互连，无法实现多层芯片的立体集成，且电感耦合立体集成互连结构占用面积过大，通常报道的电容/电感耦合垂直互连结构占用面积约为数百到数万平方微米(JinOuyang等，Evaluationofusinginductive/capacitive-couplingverticalinterconnectsin3Dnetwork-on-chip，2010年发表于ProceedingsoftheInternationalConferenceonComputer-AidedDesign)。即使额外增加专门设计的辅助电路等其它手段，电容/电感耦合垂直互连结构占用面积仍明显大于最新的TSV互连结构面积。这就制约了该结构的应用范围，使得电容/电感耦合垂直互连结构基本用于只能在芯片外围(例如焊盘处)实现立体耦合互连，无法像TSV结构一样直接用于3D-IC芯片内部实现立体集成互连。

发明内容

本发明的目的在于提供一种基于穿硅电容的三维容性耦合立体集成互连结，以解决TSV垂直互连结构制作工艺复杂造成器件立体集成后性能和良率降低，以及电容/电感耦合垂直互连结构无法实现多层芯片叠层且由于占用面积大基本只能用于芯片外围(例如焊盘处)实现立体耦合互连，无法像TSV结构一样直接用于3D-IC芯片内部实现立体集成互连的问题。本发明为融合垂直互连结构和电容/电感耦合垂直互连结构优点，提出一种新型穿硅电容(TSC：Through-siliconCapacitor)三维容性耦合互连结构；本发明结构与TSV结构占用面积基本相同，可以直接用于3D-IC芯片内部立体集成互连实现多层芯片的立体集成，但制作工艺和工艺复杂度明显降低，对立体集成器件性能和良率的影响大幅降低。

为了实现上述目的，本发明采用如下技术方案：

基于穿硅电容的三维容性耦合立体集成互连结构，包括两个结构相同的芯片；所述芯片包括硅衬底；硅衬底中部具有一个通孔，通孔的侧壁和底部设有一层通孔绝缘层；通孔绝缘层中设有金属柱；金属柱与通孔绝缘层之间设有包裹金属柱底部和侧壁的阻挡层；硅衬底背面设有一层下绝缘层；下绝缘层接触通孔绝缘层；硅衬底的正面也设有与通孔绝缘层接触的上绝缘层；两块芯片堆叠安装到一起，上芯片的金属柱和下芯片的金属柱同轴设置。

进一步的，下芯片的金属柱的顶部设有金属微凸点，金属微凸点的顶部露出下芯片的上绝缘层外部；位于下芯片的金属柱顶部的微凸点和上芯片的金属柱同轴设置。

进一步的，下芯片的金属柱接触上芯片的下绝缘层。

进一步的，下芯片的金属柱顶部的微凸点接触上芯片的下绝缘层。

进一步的，上芯片的金属柱和下芯片的金属柱分别作为电容耦合的上下极板，上芯片的金属柱和下芯片的金属柱之间为二氧化硅介质。

进一步的，上芯片的信号通过RDL引至上芯片的金属柱，然后通过电容耦合效应，使下芯片的金属柱感应出相应信号，该信号通过RDL引至下芯片的I/O口中，实现上下两块芯片之间的信号传递。

进一步的，硅衬底为P型/N型掺杂体硅衬底或SOI衬底；通孔绝缘层、上绝缘层和下绝缘层的材质均为SiO₂；金属柱为铜柱。

进一步的，硅衬底的初始厚度为675μm；通孔绝缘层的厚度0.2μm；金属柱的直径为5μm，高度为30μm；阻挡层的厚度为0.8μm；下绝缘层的厚度为0.2μm。

进一步的，所述阻挡层为Ta/TaN阻挡层或Ti/TiN阻挡层。

进一步的，上芯片的信号也可通过RDL引至上芯片的金属柱，然后通过电容耦合效应，使下芯片的金属柱感应出相应信号，该信号通过RDL引至下芯片的I/O口中，实现上下两块芯片之间的信号传递。

进一步的，硅衬底为P型/N型掺杂体硅或SOI衬底；通孔绝缘层、上绝缘层和下绝缘层的材质均为SiO₂；金属柱为铜柱。

进一步的，硅衬底的初始厚度为675μm；通孔绝缘层的厚度0.2μm；金属柱的直径为5μm，高度为30μm；阻挡层Ta/TaN的厚度为0.8μm；下绝缘层的厚度为0.2μm。

相对于现有技术，本发明具有以下有益效果：本发明提出的基于穿硅电容(TSC)的三维容性耦合互连结构，由位于不同芯片的穿硅金属柱和绝缘介质层形成容性耦合互连构成；该TSC结构融合了垂直互连结构和电容/电感耦合垂直互连结构的优点：TSC结构避免了TSV结构制作过程中晶圆背面减薄露铜、绝缘、微凸点制作等工艺过程，工艺过程明显缩短，TSV立体集成器件中工艺缺陷对器件性能和良率的影响大幅降低；TSC结构通过制作在芯片内部的金属柱代替平行电容板，利用金属柱横截面产生的耦合电容和金属柱耗尽层电容共同作用实现信号的立体传送，所需占用面积与TSV结构基本一致，较电容/电感耦合垂直互连结构大幅降低，可以像TSV结构一样直接用于3D-IC芯片内部实现立体集成互连；TSC结构可以实现多层芯片容性耦合垂直互连。TSC结构在不额外增加占用芯片面积的前提下大大减小工艺复杂程度，减小了立体集成工艺对器件性能及良率的影响，具有成本低、效率高等特点。

附图说明

图1：是目前常用的TSV垂直互连结构示意图；其中，1为硅衬底，2为TSV通孔绝缘层，3为阻挡层(例如Ta/TaN、Ti/TiN等)，4为金属柱；

图2(a)和图2(b)是目前常用的电容/电感耦合垂直互连结构示意图；其中，5为电感线圈，6为电容极板；

图3：是本发明基于穿硅电容的三维容性耦合立体集成互连结构示意图；其中，7为穿硅电容，8为RDL，9为第2层金属柱；10为第1层金属柱，11为器件有源区，12为金属焊盘(AlPad)。

具体实施方式

实施例1：

请参阅图3所示，本发明一种基于穿硅电容的新型三维容性耦合互连结构，包括：结构相同的两个芯片，芯片包括：硅衬底1；硅衬底1为P型硅，初始厚度为675μm；减薄后硅衬底1中部具有一个通孔，通孔的侧壁和底部设有一层通孔绝缘层2，通孔绝缘层2为SiO₂，厚度0.2μm；通孔绝缘层2中设有金属柱(上芯片的金属柱称为第1层金属铜柱10，下芯片的金属柱称为第2层金属铜柱9)，金属柱为铜柱，(直径5μm，金属柱高度30μm)；金属柱与通孔绝缘层2之间设有包裹金属柱的底部和侧壁的阻挡层Ta/TaN3，阻挡层Ta/TaN3的厚度为0.8μm；硅衬底1的背面减薄至通孔绝缘层2，再在硅衬底1背面生长一层绝缘层(SiO₂)，绝缘层厚度0.2μm。绝缘层接触通孔绝缘层2，与通孔绝缘层2成为一体。

硅衬底1的正面也设有与通孔绝缘层2接触的绝缘层(SiO₂)；金属柱的上部设有电连接金属柱的金属微凸点，金属微凸点的顶部露出硅衬底1的正面绝缘层外部。

将两块芯片堆叠安装到一起，第1层金属铜柱10和第2层金属铜柱9同轴设置，第2层金属铜柱9顶部的金属微凸点接触上芯片的硅衬底1背面的绝缘层；第1层金属铜柱10作为电容上极板，第2层金属铜柱9作为电容下极板，第1层金属铜柱10和第2层金属铜柱9之间为二氧化硅介质，二氧化硅介质厚度为0.4μm；第1层电路信号通过RDL8引至第1层金属铜柱10，然后通过电容耦合效应，使第2层金属铜柱9感应出相应信号，该信号通过RDL8引至第二层电路I/O口中，从而实现两层电路之间的信号传递。

实施例2：

如图3所示，SOI晶圆衬底为P型硅，埋氧层厚度顶层硅厚度底层硅厚度80μm，金属柱(铜柱)直径5μm，通孔绝缘层(SiO₂)厚度0.1μm，阻挡层Ta/TaN厚度为0.05μm，背面减薄至埋氧层，第1层金属铜柱作为电容上极板，第2层金属铜柱作为电容下极板，其中埋氧层及绝缘层作为二氧化硅介质，二氧化硅介质厚度为0.45μm，第1层电路信号通过RDL引至第1层金属(SiO₂)柱层，然后通过电容耦合效应，使第2层金属(SiO₂)柱层感应出相应信号，该信号通过RDL引至第二层电路I/O口中，从而实现两层电路之间的信号传递。

Claims (9)

1.基于穿硅电容的三维容性耦合立体集成互连结构，其特征在于，包括两个结构相同的芯片；所述芯片包括硅衬底(1)；硅衬底(1)中部具有一个通孔，通孔的侧壁和底部设有一层通孔绝缘层(2)；通孔绝缘层(2)中设有金属柱；金属柱与通孔绝缘层(2)之间设有包裹金属柱底部和侧壁的阻挡层(3)；硅衬底(1)背面设有一层下绝缘层；下绝缘层接触通孔绝缘层(2)；硅衬底(1)的正面也设有与通孔绝缘层(2)接触的上绝缘层；两块芯片堆叠安装到一起，上芯片的金属柱和下芯片的金属柱同轴设置。

2.根据权利要求1所述的基于穿硅电容的三维容性耦合立体集成互连结构，其特征在于，下芯片的金属柱的顶部设有金属微凸点，金属微凸点的顶部露出下芯片的上绝缘层外部；位于下芯片的金属柱顶部的微凸点和上芯片的金属柱同轴设置。

3.根据权利要求1所述的基于穿硅电容的三维容性耦合立体集成互连结构，其特征在于，下芯片的金属柱接触上芯片的下绝缘层。

4.根据权利要求2所述的基于穿硅电容的三维容性耦合立体集成互连结构，其特征在于，下芯片的金属柱顶部的微凸点接触上芯片的下绝缘层。

5.根据权利要求1所述的基于穿硅电容的三维容性耦合立体集成互连结构，其特征在于，上芯片的金属柱和下芯片的金属柱分别作为电容耦合的上下极板，上芯片的金属柱和下芯片的金属柱之间为二氧化硅介质。

6.根据权利要求1所述的基于穿硅电容的三维容性耦合立体集成互连结构，其特征在于，上芯片的信号通过RDL引至上芯片的金属柱，然后通过电容耦合效应，使下芯片的金属柱感应出相应信号，该信号通过RDL引至下芯片的I/O口中，实现上下两块芯片之间的信号传递。

7.根据权利要求1所述的基于穿硅电容的三维容性耦合立体集成互连结构，其特征在于，硅衬底(1)为P型/N型掺杂体硅衬底或SOI衬底；通孔绝缘层(2)、上绝缘层和下绝缘层的材质均为SiO₂；金属柱为铜柱。

8.根据权利要求1所述的基于穿硅电容的三维容性耦合立体集成互连结构，其特征在于，硅衬底(1)的初始厚度为675μm；通孔绝缘层(2)的厚度0.2μm；金属柱的直径为5μm，高度为30μm；阻挡层(3)的厚度为0.8μm；下绝缘层的厚度为0.2μm。

9.根据权利要求1所述的基于穿硅电容的三维容性耦合立体集成互连结构，其特征在于，所述阻挡层为Ta/TaN阻挡层或Ti/TiN阻挡层。