[go: up one dir, main page]

CN105470200A - 具有金属栅极的半导体元件及其制作方法 - Google Patents

具有金属栅极的半导体元件及其制作方法 Download PDF

Info

Publication number
CN105470200A
CN105470200A CN201410454861.7A CN201410454861A CN105470200A CN 105470200 A CN105470200 A CN 105470200A CN 201410454861 A CN201410454861 A CN 201410454861A CN 105470200 A CN105470200 A CN 105470200A
Authority
CN
China
Prior art keywords
layer
gate
work function
gate trench
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410454861.7A
Other languages
English (en)
Other versions
CN105470200B (zh
Inventor
吕佳霖
陈俊隆
廖琨垣
张峰溢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201410454861.7A priority Critical patent/CN105470200B/zh
Priority to US14/510,126 priority patent/US9490334B2/en
Publication of CN105470200A publication Critical patent/CN105470200A/zh
Priority to US15/263,349 priority patent/US9685531B2/en
Application granted granted Critical
Publication of CN105470200B publication Critical patent/CN105470200B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/683—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being parallel to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开一种具有金属栅极的半导体元件及其制作方法，包含有一基底、一设置于该基底上的第一金属栅极以及一设置于该基底上的第二金属栅极。该第一金属栅极包含有一第一功函数金属层与一形成于该第一功函数金属层上的第二功函数金属层，该第一功函数金属层包含有一渐尖形顶部，且该第一功函数金属层与该第二功函数金属层彼此互补。该第二金属栅极包含有该第二功函数金属层。

Description

具有金属栅极的半导体元件及其制作方法
技术领域
本发明涉及一种具有金属栅极(metalgate)的半导体元件及其制作方法，尤其是涉及一种可获得良好金属填充结果的具有金属栅极的半导体元件及其制作方法。
背景技术
随着半导体元件持续地微缩，功函数(workfunction)金属用以取代传统多晶硅作为匹配高介电常数(以下简称为high-K)介电层的控制电极。双功能函数金属栅极的制作方法可大概分为前栅极(gatefirst)与后栅极(gatelast)制作工艺两大类，其中后栅极制作工艺又因可避免源极/漏极超浅接面活化回火以及金属硅化物等高热预算制作工艺，而具有较宽的材料选择，故渐渐地取代前栅极制作工艺。
现有的后栅极制作工艺中，先形成一虚置栅极(dummygate)或取代栅极(replacementgate)，并在完成一般MOS晶体管的制作后，将虚置/取代栅极移除而形成一栅极沟槽(gatetrench)，再依电性需求于栅极沟槽内填入不同的金属。然而，随着晶体管元件线宽持续微缩的趋势，栅极沟槽的深宽比(aspectratio)成为金属膜层是否能顺利填入栅极沟槽的一大挑战。简单地说，随着晶体管元件线宽缩小，栅极沟槽的开口宽度也随之缩小，造成金属膜层不易填入栅极沟槽的问题，甚至发生无法填入栅极沟槽，或是在形成的金属栅极中形成空隙，而影响晶体管元件的电性表现。
由此可知，后栅极制作工艺虽可避免源极/漏极超浅接面活化回火以及形成金属硅化物等高热预算制作工艺，而具有较宽广的材料选择，但仍面临复杂制作工艺的整合性以及栅极凹槽填补能力等可靠度要求。
发明内容
因此，本发明的一目的在于提供一种提供良好栅极沟槽填补能力的具有金属栅极的半导体元件及其制作方法。
为达上述目的，本发明提供一种具有金属栅极的半导体元件的制作方法，该制作方法首先提供一基底，该基底表面形成有一第一晶体管与第一第二晶体管，该第一晶体管内形成有一第一栅极沟槽(gatetrench)，且该第二晶体管内形成有一第二栅极沟槽。接下来，在该第一栅极沟槽内形成一图案化第一功函数金属(workfunctionmetal)层，随后于该第一栅极沟槽与该第二栅极沟槽内分别形成一第二牺牲掩模层(sacrificialmaskinglayer)。在形成该第二牺牲掩模层之后，进行一蚀刻制作工艺，移除部分该图案化第一功函数金属层，以于该第一栅极沟槽内形成一U形第一功函数金属层。而在形成该U形第一功函数金属层之后，进行一二步骤蚀刻制作工艺，移除该第一栅极沟槽内的该第二牺牲掩模层与部分该U形第一功函数金属层，以于该U第一功函数金属层的顶部形成一渐尖形顶部(tapertop)，其中该二步骤蚀刻制作工艺包含一剥除(strip)步骤与一湿蚀刻步骤。
本发明另提供一种具有金属栅极的半导体元件，该半导体元件包含有一基底、一设置于该基底上的第一金属栅极以及一设置于该基底上的第二金属栅极。该第一金属栅极包含有一第一功函数金属层与一形成于该第一功函数金属层上的第二功函数金属层，该第一功函数金属层包含有一渐尖形顶部，且该第一功函数金属层与该第二功函数金属层彼此互补(complementary)。该第二金属栅极包含有该第二功函数金属层。
根据本发明所提供的具有金属栅极的半导体元件的制作方法，第一金属栅极中的第一功函数金属层利用二步骤蚀刻制作工艺而获得一渐尖形顶部，因此可使后续填入栅极沟槽内的填充金属层享有优选的填补结果，确保具有金属栅极的半导体元件的可靠度。
附图说明
图1至图8为本发明所提供的具有金属栅极的半导体元件的制作方法的一优选实施例的示意图。
主要元件符号说明
100半导体层
102介电层
104high-k栅极介电层
106底部阻障层
108蚀刻停止层
110第一主动区域
112第二主动区域
120第一半导体元件
122第二半导体元件
130间隙壁
132接触洞蚀刻停止层
134内层介电层
140第一栅极沟槽
142第二栅极沟槽
150第一功函数金属层
150p图案化第一功函数金属层
150uU形第一功函数金属层
150T渐尖形顶部
152第二功函数金属层
154顶部阻障层
156填充金属层
160第一牺牲掩模层
162第二牺牲掩模层
170剥除步骤
172湿蚀刻步骤
180第一金属栅极
182第二金属栅极
θ内角
具体实施方式
请参阅图1至图8，图1至图8为本发明所提供的具有金属栅极的半导体元件的制作方法的一优选实施例的示意图。如图1所示，首先提供一半导体基底，如一硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator，SOI)基底等，且基底内形成有多个浅沟绝缘(shallowtrenchisolation，STI)(图未示)，用以于半导体基底内定义出用以容置P型晶体管与N型晶体管的各主动区域，并提供电性隔离。本优选实施例也可提供一半导体层，且半导体层可为一鳍式场效晶体管(finfieldeffecttransistor，以下简称为FinFET)的鳍片结构。鳍片结构的形成可利用蚀刻等方式图案化一块硅(bulksilicon)基底或硅覆绝缘基底表面的单晶硅层，而于块硅基底或硅覆绝缘基底中形成一鱼鳍状的硅薄膜，即图1中的半导体层，在本优选实施例中其可视为一基底100。基底100(即半导体层)定义有一第一主动区域110与一第二主动区域112。接下来于第一主动区域110与第二主动区域112内的基底100上分别形成一第一导电型晶体管120与一第二导电型晶体管122。在本优选实施例中，第一导电型晶体管120为一P型晶体管；而第二导电型晶体管122则为一N型晶体管，但熟悉该项技术的人士应知反之也可。
如图1所示，第一导电型晶体管120与第二导电型晶体管122各包含一介电层102、一虚置栅极或取代栅极如一多晶硅层(图未示)、与一图案化硬掩模(图未示)。在本优选实施例中，介电层102可为一传统的二氧化硅层，但不限于此。第一导电型晶体管120与第二导电型晶体管122可分别包含一第一轻掺杂漏极(lightdopeddrain，LDD)(图未示)与一第二LDD(图未示)、一间隙壁130、与一第一源极/漏极(图未示)与一第二源极/漏极(图未示)。间隙壁130可为一复合膜层的结构。另外，在本优选实施例中，也可利用选择性外延成长(selectiveepitaxialgrowth，SEG)方法来制作第一源极/漏极与第二源极/漏极，例如，当第一导电型晶体管120为P型晶体管，而第二导电型晶体管122为N型晶体管时，可利用包含有锗化硅(SiGe)的外延层以及包含碳化硅(SiC)有的外延层分别制作第一源极/漏极与第二源极/漏极，以利用外延层与栅极通道硅之间的应力作用更改善电性表现。此外，第一源极/漏极与第二源极/漏极表面可别包含有一金属硅化物(图未示)。在形成第一导电型晶体管120与第二导电型晶体管122之后，在半导体层100上依序形成一接触洞蚀刻停止层(contactetchstoplayer，CESL)132与一内层介电(inter-layerdielectric，ILD)层134。
请仍然参阅图1。接下来，利用一平坦化制作工艺，如一CMP制作工艺，用以平坦化ILD层134与CESL132，并移除图案化硬掩模，直至暴露出虚置栅极。随后移除第一导电型晶体管120与第二导电型晶体管122的虚置栅极，而于第一导电型晶体管120与第二导电型晶体管122内分别形成一第一栅极沟槽(gatetrench)140与一第二栅极沟槽142。
请参阅图2。在形成第一栅极沟槽140与第二栅极沟槽142之后，在第一栅极沟槽140与第二栅极沟槽142内形成一high-k栅极介电层104。high-K栅极介电层104用以取代传统的二氧化硅层或氮氧化硅层，其能有效降地低物理极限厚度，且在相同的等效栅极氧化层厚度(EquivalentOxideThickness，EOT)下，有效降低漏电流并达成等效电容以控制通道开关。High-k栅极介电层104可选自氮化硅(SiN)、氮氧化硅(SiON)以及金属氧化物所组成的一群组，其中金属氧化物则包含氧化铪(hafniumoxide，HfO)、硅酸铪氧化合物(hafniumsiliconoxide，HfSiO)、硅酸铪氮氧化合物(hafniumsiliconoxynitride，HfSiON)、氧化铝(aluminumoxide，AlO)、氧化镧(lanthanumoxide，LaO)、铝酸镧(lanthanumaluminumoxide，LaAlO)、氧化钽(tantalumoxide，TaO)、氧化锆(zirconiumoxide，ZrO)、硅酸锆氧化合物(zirconiumsiliconoxide，ZrSiO)、或锆酸铪(hafniumzirconiumoxide，HfZrO)等，但不限于此。由此可知，本优选实施例是整合后栅极介电层(high-klast)制作工艺。然而，本优选实施例的一变化型也可与先栅极介电层(high-kfirst)制作工艺整合，在该变化型中，介电层102可包含上述high-k材料，但不限于此。
请继续参阅图2。接下来，在第一栅极沟槽140与第二栅极沟槽142内依序形成一底部阻障层(bottombarrierlayer)106、一蚀刻停止层(etchstoplayer)108与一第一功函数金属层150。在本优选实施例中，底部阻障层106可包含氮化钛(titaniumnitride，以下简称为TiN)，但不限于此。蚀刻停止层108为一蚀刻率异于第一功函数金属层150的膜层，在本优选实施例中可以是氮化钽(tantalumnitride，TaN)，但不限于此。第一功函数金属层150可为一满足P型晶体管所需功函数要求的金属，例如氮化钛(titaniumnitride，以下简称为TiN)、碳化钛(titaniumcarbide，TiC)、氮化钽(tantalumnitride，TaN)、碳化钽(tantalumcarbide，TaC)、碳化钨(tungstencarbide，WC)、或氮化铝钛(aluminumtitaniumnitride，TiAlN)等。然而值得注意的是，由于第一导电型晶体管120为一P型晶体管，而其金属栅极的功函数介于4.8eV与5.2eV之间，因此本优选实施例所提供的第一功函数金属层150也不限于任何适合的金属材料，且第一功函数金属层150可以是单层结构或复合层结构。
请参阅图3。接下来，在基底100上形成一图案化光致抗蚀剂(图未示)，此一图案化光致抗蚀剂覆盖第一主动区域110，并暴露出第二主动区域112。随后，通过一合适的蚀刻制作工艺移除暴露于第二主动区域112内的部分第一功函数金属层150，特别是移除第二栅极沟槽142内的第一功函数金属层150，而于第一栅极沟槽140内形成一图案化第一功函数金属层150p。值得注意的是，在第二栅极沟槽142中，由于蚀刻停止层108的蚀刻率异于第一功函数金属层150，是以蚀刻停止层108可保护其下方的底部阻障层106与high-k栅极介电层104，故底部阻障层106与high-k栅极介电层104将不会受到蚀刻制作工艺的影响。
请继续参阅图3。在形成图案化第一功函数金属层150p之后，即于基底100上再形成一填洞能力良好的第一牺牲掩模(sacrificialmaskinglayer)层160，如抗反射底层(bottomanti-reflectivecoating，BARClayer)、紫外光吸收氧化物(ultravioletlightabsorbingoxide，DUO)材料层、旋涂式玻璃(spin-onglass，SOG)层、牺牲吸光材料(sacrificiallightabsorbingmaterial，SLAM)层、一富氧化物(oxide-rich)层或光致抗蚀剂，且第一牺牲掩模层160如图3所示填满第一栅极沟槽140与第二栅极沟槽142。此外，第一牺牲掩模层160可如图3所示为一单一膜层，但也可为一复合膜层(multilayer)。
请参阅图4。在形成填满第一栅极沟槽140与第二栅极沟槽142的第一牺牲掩模层160之后，回蚀刻第一牺牲掩模层160，以于第一栅极沟槽140与第二栅极沟槽142内形成一第二牺牲掩模层162。更重要的是，第二牺牲掩模层162的顶部表面如图4所示，低于第一栅极沟槽140的开口与第二栅极沟槽142的开口。但第二牺牲掩模层162仍需完整覆盖并保护第一栅极沟槽140与第二栅极沟槽142的底部。
请参阅图5。在形成第二牺牲掩模层162之后，进行一蚀刻制作工艺，移除第一主动区域110，即第一导电型晶体管120上的部分图案化第一金属层150p。值得注意的是，由于第一栅极沟槽140内部分的图案化第一功函数金属层150p被第二牺牲掩模层162所覆盖，因此在蚀刻制作工艺时，移除暴露出来的图案化第一功函数金属层150p，以于第一栅极沟槽140内形成一U形第一功函数金属层150u。且如图5所示，U形第一功函数金属层150u的任一最高部分低于第一栅极沟槽140的开口。请同时参阅图4与图5，由图4与图5可知，U形第一功函数金属层150u的最高部分的高度由第二牺牲掩模层162的高度所定义。
请参阅图6。进行一二步骤蚀刻制作工艺170/172，用以移除第一栅极沟槽140与第二栅极沟槽142内的第二牺牲掩模层162，以及第一栅极沟槽140内的部分U形第一功函数金属层150u。在本优选实施例中，二步骤蚀刻制作工艺170/172可包含一剥除步骤170与一湿蚀刻步骤172。剥除步骤170可进行于一等离子体室中，利用一不具轰击力(bombardmentforce)的等离子体清除第二牺牲掩模层162。换句话说，剥除步骤170可利用一无离子轰击效应的等离子体进行。此外，剥除步骤170还包含加入氢气/氮气(H2/N2gas)。在剥除步骤170之后，利用稀释氢氟酸(diluteHF，DHF)进行湿蚀刻步骤172。
请继续参阅图6。在本优选实施例中，利用二步骤蚀刻制作工艺170/172移除第一栅极沟槽140与第二栅极沟槽142内的第二牺牲掩模层162，以及第一栅极沟槽140内部分U形第一功函数金属层150u。更重要的是，二步骤蚀刻制作工艺170/172于U形第一功函数金属层150u的顶部形成一渐尖形顶部150T。值得注意的是，渐尖形顶部150T具有一内角θ，且内角θ小于45度(°)。与图5相较，在进行二步骤蚀刻制作工艺160/162之前，U形第一功函数金属层150u的顶部并不具有渐尖的形态，且其内角大于45°。
请参阅图7。在进行二步骤蚀刻制作工艺170/172之后，依序于第一栅极沟槽140与第二栅极沟槽142内形成一第二功函数金属层152、一顶部阻障层154与一填充金属层156。第二功函数金属层152为一与U形第一功函数金属层150u互补的膜层，因此在本优选实施例中，第二功函数金属层152可为一满足N型晶体管所需功函数要求的金属，其可选自铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)或铝化铪(HfAl)所组成的一群组。然而值得注意的是，由于第二晶体管122为一N型晶体管，而其金属栅极的功函数介于3.9eV与4.3eV之间，因此本优选实施例所提供的第二功函数金属层152也不限于任何适合的金属材料，且第二功函数金属层152可以是单层结构或复合层结构。在本优选实施例中，顶部阻障层154也可包含TiN，但不限于此。在本优选实施例中，填充金属层156为具有优选填洞能力的单层金属层或复合金属层，其可选自铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、或钛与氮化钛(Ti/TiN)等复合金属所组成的一群组。
请参阅图8。在形成填充金属层156之后，进行一平坦化制作工艺，用以移除多余的金属层156、154、152、108、106与多余的high-k栅极介电层104，而于基底100上形成一第一金属栅极180与一第二金属栅极182。
请继续参阅图8。值得注意的是，由于U形第一功函数金属层150u的最高部分低于第一栅极沟槽140的开口，因此在填入第二功函数金属层152时，第一栅极沟槽140与第二栅极沟槽142的开口大小相同，故可有效降低第一栅极沟槽160的深宽比(aspectratio)，使得第二功函数金属层152、顶部阻障层154与填充金属层156都可顺利填入。更重要的是，由于U形第一功函数金属层150u具有渐尖形顶部150T，所以在填入第二功函数金属层152时，可使第二功函数金属层152更顺利的填入。
综上所述，根据本发明所提供的具有金属栅极的半导体元件的制作方法，利用二步骤蚀刻制作工艺形成具有渐尖形顶部的U形第一功函数金属层，并通过具有渐尖形顶部的U形第一功函数金属层的设置，使得后续金属层如第二功函数金属层等的填入更加顺利，同时使后续填入栅极沟槽内的填充金属层享有优选的填补结果，确保半导体元件的可靠度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种具有金属栅极的半导体元件的制作方法，包含有：
提供一基底，该基底表面形成有一第一晶体管与第一第二晶体管，该第一晶体管内形成有一第一栅极沟槽(gatetrench)，且该第二晶体管内形成有一第二栅极沟槽；
在该第一栅极沟槽内形成一图案化第一功函数金属(workfunctionmetal)层；
在该第一栅极沟槽与该第二栅极沟槽内分别形成一第二牺牲掩模层(sacrificialmaskinglayer)；
进行一蚀刻制作工艺，移除部分该图案化第一功函数金属层，以于该第一栅极沟槽内形成一U形第一功函数金属层；以及
进行一二步骤蚀刻制作工艺，移除该第一栅极沟槽内的该第二牺牲掩模层与部分该U形第一功函数金属层，以于该U第一功函数金属层的顶部形成一渐尖形顶部，其中该二步骤蚀刻制作工艺包含一剥除(strip)步骤与一湿蚀刻步骤。
2.如权利要求1所述的制作方法，还包含于该第一栅极沟槽内形成该图案化第一功函数金属层之前，该第一栅极沟槽与该第二栅极沟槽内依序形成一高介电常数(high-k)栅极介电层、一底部阻障层、与一蚀刻停止层。
3.如权利要求1所述的制作方法，还包含：
在该第一栅极沟槽与该第二栅极沟槽内形成一第一功函数金属层；以及
移除该第二栅极沟槽内的该第一功函数金属层，以于该第一栅极沟槽内形成该图案化第一功函数金属层。
4.如权利要求1所述的制作方法，还包含：
在形成该图案化第一功函数金属层之后于该第一栅极沟槽与该第二栅极沟槽内形成一第一牺牲掩模层，且该第一牺牲掩模层填满该第一栅极沟槽与该第二栅极沟槽；以及
回蚀刻该第一牺牲掩模层，以于该第一栅极沟槽与该第二栅极沟槽内形成该第二牺牲掩模层，且该第二牺牲掩模层的顶部表面低于该第一栅极沟槽的开口与该第二栅极沟槽的开口。
5.如权利要求4所述的制作方法，其中该第一牺牲掩模层与该第二牺牲掩模层包含一底部抗反射层(bottomanti-reflectioncoating)或一紫外光吸收氧化物(ultravioletlightabsorbingoxide，DUO)材料层。
6.如权利要求1所述的制作方法，其中该剥除步骤进行于一等离子体室内。
7.如权利要求6所述的制作方法，其中该剥除步骤包含一不具轰击力(bombardmentforce)的等离子体。
8.如权利要求6所述的制作方法，其中该剥除步骤还包含加入氢气/氮气(H2/N2gas)。
9.如权利要求1所述的制作方法，其中该湿蚀刻步骤包含稀释氢氟酸(diluteHF，DHF)。
10.如权利要求1所述的制作方法，还包含于进行该二步骤蚀刻制作工艺之后，依序于该第一栅极沟槽与该第二栅极沟槽内形成一第二功函数金属层、一顶部阻障层与一填充金属层。
11.如权利要求10所述的制作方法，还包含进行一平坦化制作工艺，用以移除多余的金属层并形成一第一金属栅极与一第二金属栅极。
12.一种具有金属栅极的半导体元件，包含有：
基底；
第一金属栅极，设置于该基底上，该第一金属栅极包含有第一功函数金属层，且该第一功函数金属层包含有一渐尖形顶部；以及
第二金属栅极，设置于该基底上，且该第二金属栅极包含有一第二功函数金属层，且该第一功函数金属层与该第二功函数金属层彼此互补(complementary)。
13.如权利要求12所述的具有金属栅极的半导体元件，其中该第一功函数金属层的渐尖形顶部具有一内角，且该内角小于45度。
14.如权利要求12所述的具有金属栅极的半导体元件，其中该第一金属栅极还包含有高介电常数(high-k)栅极介电层、底部阻障层与蚀刻停止层，形成于该第一功函数金属层之下。
15.如权利要求14所述的具有金属栅极的半导体元件，其中该第二金属栅极还包含有该高介电常数(high-k)栅极介电层、该底部阻障层与该蚀刻停止层，形成于该第二功函数金属层之下。
16.如权利要求12所述的具有金属栅极的半导体元件，其中该第一金属栅极还包含有该第二功函数金属层，设置于该第一功函数金属层上。
17.如权利要求16所述的具有金属栅极的半导体元件，其中该第一金属栅极还包含有顶部阻障层与填充金属层，形成于该第二功函数金属层之上。
18.如权利要求17所述的具有金属栅极的半导体元件，其中该第二金属栅极还包含有该顶部阻障层与该填充金属层，形成于该第二功函数金属层之上。
CN201410454861.7A 2014-09-09 2014-09-09 具有金属栅极的半导体元件及其制作方法 Active CN105470200B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201410454861.7A CN105470200B (zh) 2014-09-09 2014-09-09 具有金属栅极的半导体元件及其制作方法
US14/510,126 US9490334B2 (en) 2014-09-09 2014-10-09 Semiconductor device having metal gate and manufacturing method thereof
US15/263,349 US9685531B2 (en) 2014-09-09 2016-09-12 Method for manufacturing semiconductor device having metal gate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410454861.7A CN105470200B (zh) 2014-09-09 2014-09-09 具有金属栅极的半导体元件及其制作方法

Publications (2)

Publication Number Publication Date
CN105470200A true CN105470200A (zh) 2016-04-06
CN105470200B CN105470200B (zh) 2020-04-21

Family

ID=55438278

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410454861.7A Active CN105470200B (zh) 2014-09-09 2014-09-09 具有金属栅极的半导体元件及其制作方法

Country Status (2)

Country Link
US (2) US9490334B2 (zh)
CN (1) CN105470200B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464758A (zh) * 2017-09-07 2017-12-12 上海华力微电子有限公司 一种半导体器件的形成方法
CN107492523A (zh) * 2016-06-13 2017-12-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN107591369A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107785320A (zh) * 2016-08-26 2018-03-09 格芯公司 具有通过鳍片间的导电路径的接触至栅极短路的装置及制法
CN111987142A (zh) * 2019-05-24 2020-11-24 长鑫存储技术有限公司 沟槽阵列晶体管结构及其制备方法
CN113823677A (zh) * 2020-06-18 2021-12-21 联华电子股份有限公司 埋入式栅极通道的金属氧化物半导体场效晶体管及其制法
CN115332248A (zh) * 2021-05-11 2022-11-11 联华电子股份有限公司 形成半导体元件的方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10134861B2 (en) 2014-10-08 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
CN106409830B (zh) * 2015-07-27 2020-05-05 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
US9748350B2 (en) 2015-10-30 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with enlarged gate electrode structure and method for forming the same
US10164051B2 (en) * 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10008574B2 (en) * 2015-11-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method of fabricating the same
KR102497251B1 (ko) * 2015-12-29 2023-02-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
TWI663729B (zh) * 2016-01-05 2019-06-21 聯華電子股份有限公司 半導體結構及其製造方法
US10068901B2 (en) 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
JP2018056175A (ja) * 2016-09-26 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9685520B1 (en) * 2016-11-17 2017-06-20 United Microelectronics Corp. Manufacturing method of semiconductor device
US10879370B2 (en) * 2016-12-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Etching back and selective deposition of metal gate
US10497811B2 (en) * 2016-12-15 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
DE102017127208B4 (de) 2016-12-15 2025-12-11 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-strukturen und verfahren zu deren herstellung
DE102017117794B4 (de) 2016-12-15 2025-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Zurückätzen und selektive abscheidung eines metall-gates
CN108269847A (zh) * 2016-12-30 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10079287B2 (en) * 2017-01-03 2018-09-18 International Business Machines Corporation Gate cut device fabrication with extended height gates
CN108933083B (zh) * 2017-05-22 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI730119B (zh) * 2017-06-09 2021-06-11 聯華電子股份有限公司 具有金屬閘極之半導體元件之製作方法
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10361200B1 (en) 2018-03-07 2019-07-23 International Business Machines Corporation Vertical fin field effect transistor with integral U-shaped electrical gate connection
US10497571B2 (en) * 2018-04-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Device having work function metal stack and method of forming the same
KR102757532B1 (ko) * 2019-07-22 2025-01-22 삼성전자주식회사 반도체 소자
US11145752B2 (en) 2019-09-17 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Residue removal in metal gate cutting process
US20230369455A1 (en) * 2022-05-16 2023-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842491A (zh) * 2011-06-24 2012-12-26 联华电子股份有限公司 金属栅极的制作方法
US20130280900A1 (en) * 2012-04-24 2013-10-24 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
CN103390638A (zh) * 2012-05-11 2013-11-13 三星电子株式会社 半导体器件及其制造方法
US20140035070A1 (en) * 2011-07-22 2014-02-06 United Microelectronics Corporation Metal oxide semiconductor transistor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193641B2 (en) * 2006-05-09 2012-06-05 Intel Corporation Recessed workfunction metal in CMOS transistor gates
US8629014B2 (en) * 2010-09-20 2014-01-14 International Business Machines Corporation Replacement metal gate structures for effective work function control
US8895434B2 (en) * 2012-11-14 2014-11-25 International Business Machines Corporation Replacement metal gate structure for CMOS device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842491A (zh) * 2011-06-24 2012-12-26 联华电子股份有限公司 金属栅极的制作方法
US20140035070A1 (en) * 2011-07-22 2014-02-06 United Microelectronics Corporation Metal oxide semiconductor transistor
US20130280900A1 (en) * 2012-04-24 2013-10-24 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
CN103390638A (zh) * 2012-05-11 2013-11-13 三星电子株式会社 半导体器件及其制造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107492523A (zh) * 2016-06-13 2017-12-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN107492523B (zh) * 2016-06-13 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN107591369A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107591369B (zh) * 2016-07-07 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10770360B2 (en) 2016-07-07 2020-09-08 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structures and fabrication methods thereof
CN107785320A (zh) * 2016-08-26 2018-03-09 格芯公司 具有通过鳍片间的导电路径的接触至栅极短路的装置及制法
CN107464758A (zh) * 2017-09-07 2017-12-12 上海华力微电子有限公司 一种半导体器件的形成方法
CN111987142A (zh) * 2019-05-24 2020-11-24 长鑫存储技术有限公司 沟槽阵列晶体管结构及其制备方法
CN111987142B (zh) * 2019-05-24 2024-05-17 长鑫存储技术有限公司 沟槽阵列晶体管结构及其制备方法
CN113823677A (zh) * 2020-06-18 2021-12-21 联华电子股份有限公司 埋入式栅极通道的金属氧化物半导体场效晶体管及其制法
CN113823677B (zh) * 2020-06-18 2023-12-26 联华电子股份有限公司 埋入式栅极通道的金属氧化物半导体场效晶体管及其制法
CN115332248A (zh) * 2021-05-11 2022-11-11 联华电子股份有限公司 形成半导体元件的方法

Also Published As

Publication number Publication date
US20160380077A1 (en) 2016-12-29
US20160071944A1 (en) 2016-03-10
US9490334B2 (en) 2016-11-08
CN105470200B (zh) 2020-04-21
US9685531B2 (en) 2017-06-20

Similar Documents

Publication Publication Date Title
CN105470200B (zh) 具有金属栅极的半导体元件及其制作方法
CN106409830B (zh) 具有金属栅极的半导体元件及其制作方法
CN101714508B (zh) 制造半导体装置的方法
US9337107B2 (en) Semiconductor device and method for forming the same
TWI415263B (zh) 半導體裝置及其製造方法
CN102103994B (zh) 高介电常数介电层和/或金属栅极元件的制造方法
CN101728330B (zh) 制造半导体装置的方法
CN101661904B (zh) 半导体元件及其制造方法
CN102237399B (zh) 具有金属栅极的半导体元件及其制作方法
CN106941096B (zh) 具有金属栅电极的半导体器件及其制造方法
US20160293706A1 (en) Finfet semiconductor devices with stressed channel regions
US20150097246A1 (en) Integrated circuit and method for fabricating the same having a replacement gate structure
US20130161762A1 (en) Gate structure for semiconductor device
US20190035786A1 (en) Metal gate structure and methods thereof
US9048335B2 (en) Method of fabricating multiple gate stack compositions
TWI728174B (zh) 半導體元件及其製作方法
US8772114B2 (en) Metal gate semiconductor device and method of fabricating thereof
US10276574B2 (en) Semiconductor device and manufacturing method thereof
TWI714583B (zh) 半導體裝置及其形成方法
CN109994472B (zh) 半导体元件与其制作方法
CN102437118B (zh) 具有金属栅极的晶体管的制作方法
TWI729181B (zh) 半導體元件及其製作方法
CN115377190A (zh) 半导体元件及其制作方法
CN102856255A (zh) 具有金属栅极的半导体元件及其制作方法
US11404418B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant