CN105405848B - 半导体装置及改善字元线电阻与减少硅化物桥接的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 81
- 238000000034 method Methods 0.000 title claims abstract description 76
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 66
- 229910052723 transition metal Inorganic materials 0.000 claims description 47
- 150000003624 transition metals Chemical class 0.000 claims description 47
- 239000000463 material Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 23
- 229910017052 cobalt Inorganic materials 0.000 claims description 15
- 239000010941 cobalt Substances 0.000 claims description 15
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 238000000576 coating method Methods 0.000 claims description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 22
- 239000010410 layer Substances 0.000 description 132
- 230000008569 process Effects 0.000 description 32
- 238000005530 etching Methods 0.000 description 28
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 238000010438 heat treatment Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N hydrofluoric acid Substances F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 206010010144 Completed suicide Diseases 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 229910018999 CoSi2 Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- 229910021244 Co2Si Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical class [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical class [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- Semiconductor Memories (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
本发明是有关于一种半导体装置及改善字元线电阻与减少硅化物桥接的方法。该方法在将硅化物区域的形成加入至一半导体中时，通过在形成硅化物区域的步骤之前，先暴露出半导体的主动区域的一部份，可使具有一硅化物层的一半导体的字元线电阻改善，并且减少硅化物桥接的形成。
Description
技术领域
本发明涉及一种半导体装置及形成半导体装置的方法。特别是涉及一种具有硅化物层的半导体记忆装置及形成这样的半导体记忆装置的方法,其中此方法可改善半导体记忆装置中字元线的电阻及减少半导体记忆装置中硅化物桥接的形成。
背景技术
记忆装置一般包括以行列排列的记忆体单元的一阵列。各个记忆体单元包括一晶体管结构，晶体管结构具有栅极、漏极、源极以及定义在漏极与源极之间的通道。栅极对应至一字元线(word line)，漏极或源极对应至记忆体阵列的位元线(bit lines)。现有习知的快闪记忆体单元的栅极一般为双栅极结构，包括一控制栅极(control gate)以及一浮置栅极(floating gate)，以编程单元，其中浮置栅极是夹置于两个介电层之间以抑制例如是电子的载体。在硅-氧化物-氧化物-氮化物-硅(Silicon-Oxide-Nitride-Oxide-Silicon,SONOS)装置中，一氧化物-氮化物-氧化物层(例如是多晶硅)是形成在导电材料之间。氮化物层作为一电荷陷入层(charge trapping layer)。
为了改善栅极的电阻，一硅化物(salicide)或自对准硅化物(self-alignedsilicide)层可应用在栅极结构的形成中。举例来说，形成在一晶体管或利用字元线间隔与其它栅极隔离的栅极之上的一含有钴的硅化层可适用于降低栅极的电阻。
半导体产业正朝着更小与功能更多的电子装置迈进,例如电脑装置、通讯装置以及记忆装置。为了降低这些装置的大小，同时保持或提高它们各自的性能，必须减小装置内的零组件大小。然而，这样的缩减也衍生出问题。
申请人发现与现有习知用以制造记忆装置的工艺以及所制造的记忆装置有关的缺陷与问题。例如，当减小晶体管的宽度或减小含有硅化物的字元线之间的隔离距离，增加字元线电阻的孔隙可能会形成在硅化物与导电材料之间。此外，当减小隔离距离时，硅化物桥接可能会形成在字元线之间。
发明内容
本发明的目的在于，提供一种新的具有改善字元线电阻与减少硅化物桥接的形成的半导体装置的制造方法，以及由此方法所制造出的半导体装置。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体装置，包括一基板、一主动区域以及一硅化物层(silicide layer)，主动区域是沿着基板而设置，硅化物层形成于主动区域上方，使主动区域以及硅化物层形成一字元线(word line)，其中硅化物层的一部分是被暴露出，以在字元线与一相邻的字元线之间形成一区域。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其中在相邻的字元线之间的一区域，此区域具有0.1至5.0的一深宽比。
前述的半导体装置，其中在相邻的字元线之间的一区域，此区域具有0.48至4.15的一深宽比。
前述的半导体装置，其中该硅化物层可包括钴、钛、镍、铂以及钨的至少一者。
前述的半导体装置，其中该主动区域可包括多晶硅。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种改善字元线电阻与减少硅化物桥接的方法，包括提供一基板、一主动区域以及一介电区域，其中主动区域与介电区域是沿着基板形成；除去至少一部分的介电区域；沿着主动区域与介电区域涂布一过渡金属；形成一硅化物层于主动区域之中；以及沿着介电区域除去过量的过渡金属。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其中在沿着介电区域除去过量的过渡金属的步骤中形成与主动区域相邻的一区域，此区域具有0.1至5.0的一深宽比。
前述的方法，其中在沿着介电区域除去过量的过渡金属的步骤中形成与主动区域相邻的一区域，此区域具有0.48至4.15的一深宽比。
前述的方法，其中在沿着主动区域与介电区域涂布一过渡金属的步骤中可包括涂布钴、钛、镍、铂以及钨的至少一者。
前述的方法，其中在提供一主动区域的步骤中可包括提供多晶硅。
前述的方法，还可包括以离子掺杂介电区域。
前述的方法，其中在除去至少一部分的介电区域的步骤中可包括蚀刻至少一部分的介电区域。
前述的方法，其中在沿着介电区域除去过量的过渡金属的步骤中可包括沿着介电区域蚀刻过量的过渡金属。
前述的方法，其中在形成一硅化物层于主动区域之中的步骤中可包括加热半导体。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体装置，包括一基板、一第一介电层、一主动区域、一介电填充材料以及一硅化物层(silicide layer)，第一介电层是沿着基板而设置，主动区域是邻接于第一介电层而设置，介电填充材料是邻接于主动区域而设置，硅化物层是形成于主动区域上方，其中主动区域以及硅化物层形成一字元线(word line)，且硅化物层的一部分是被暴露出,以在字元线与一相邻的字元线之间形成一区域。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体装置，其中在相邻的字元线之间的一区域，此区域具有0.1至5.0的一深宽比。
前述的半导体装置，其中在相邻的字元线之间的一区域，此区域具有0.48至4.15的一深宽比。
前述的半导体装置，其中该硅化物层可包括钴、钛、镍、铂以及钨的至少一者或多者。
前述的半导体装置，其中该主动区域可包括多晶硅。
前述的半导体装置，其中该第一介电层可包括一氧化物-氮化物-氧化物(ONO)层。在某些实施例中，第一介电层可包括一氧化物-氮化物-氧化物(ONO)层作为SONOS装置的一部分。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体装置及具有改善字元线电阻与减少硅化物桥接的形成的制造方法至少具有下列优点及有益效果：本发明通过在形成硅化物区域的步骤之前，先暴露出半导体的主动区域的一部份，使得主动区域与硅化物层之间的孔隙减少，并使得字元线之间硅化物桥接的形成减少，达到改善半导体装置的字元线电阻与减少半导体装置的硅化物桥接的形成。
综上所述，本发明是有关于一种半导体装置及改善字元线电阻与减少硅化物桥接的方法。该方法在将硅化物区域的形成加入至一半导体中时,通过在形成硅化物区域的步骤之前，先暴露出半导体的主动区域的一部份,可使具有一硅化物层的一半导体的字元线电阻改善，并且减少硅化物桥接的形成。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1A是绘示硅化物形成于一半导体上方的现有技术工艺的示意图。
图1B是绘示图1A的一放大的区域的示意图。
图2A是绘示根据本发明一实施例的改善字元线电阻与减少硅化物桥接的方法的示意图。
图2B是绘示图2A的一放大的区域的示意图。
图3是沿着第二导电层利用浅蚀刻的一半导体的线外剖面图。
图4是沿着第二导电层利用深蚀刻的一半导体的线外剖面图。
图5是绘示根据本发明一实施例中形成一半导体装置的一工艺方法的流程图。
100-120、300-330、510-590：工艺步骤
30、340：基板
40、350：第一介电层
50、360：介电填充材料
60、370：第一导电层
70、380：第二导电层
80、390：损坏的氧化物
90、400：过渡金属
130：放大区域
140：孔隙
150：硅化物桥接
160、420：硅化物层
410：放大部分
430：硅化物层的一暴露部分
500：工艺方法
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的半导体装置及具有改善字元线电阻与减少硅化物桥接的形成的制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明,在以下的实施例中，相同的元件以相同的编号表示。
说明书中以及权利要求中所使用的单数型式的“一”、“一个”与“该”包含多个对象，除非上下文中另有明确说明。举例来说，“一半导体装置”包括多个这样的半导体装置，除非上下文中另有明确说明。
本文所使用的“基板”可包括任何基本材料、或在其上可形成装置、电路、外延层或半导体的材料。一般而言，基板可被用于定义位于一半导体装置下或甚至形成一半导体装置的基础层(base layer)的单层或多层。并非作为限制，基板可包括硅、掺杂硅、锗、硅锗、半导体化合物或其它半导体材料之一或任何组合。
非易失性记忆体(Non-volatile memory)意指即使当电力供应从记忆体移除，仍能够储存数据的半导体装置。非易失性记忆体包括掩模只读记忆体(Mask Read-OnlyMemory)、可编程只读记忆体(Programmable Read-Only Memory)、可擦除可编程只读记忆体(Erasable Programmable Read-Only Memory)、电子可擦除可编程只读记忆体(Electrically Erasable Programmable Read-Only Memory)以及快闪记忆体，但并非以此为限制。
图第1A是绘示硅化物形成于一半导体上方的现有技术工艺的示意图。在图1A的工艺中，半导体包括一基板30(硅基板)、一第一介电层40、一第一导电层60、一第二导电层70以及一介电填充材料50。在图1A所描述的工艺中，半导体是先进行预先非晶化杂质布值(Pre-Amorphous Implantation,PAI IMP)的步骤100，随后进行施加一过渡金属(例如为钴)的步骤110，接着进行除去过量的过渡金属的步骤120。如图1A所示，在预先非晶化杂质布值的步骤100中，产生形成在介电填充材料50中损坏的氧化物80。过渡金属90是涂布在半导体上方，并覆盖于损坏的氧化物80。在图1B的一放大的区域130绘示了由过渡金属90与第二导电层70的反应而得的硅化物层160的形成。接着进行除去过量的过渡金属90的步骤120。如图1A所示，所产生的半导体包含一孔隙140以及一硅化物桥接150。孔隙140增加了第二导电层70与硅化物层160之间的电阻。损坏的氧化物区域是一非致密的介电区域，此区域容易形成硅化物，并导致形成在相邻字元线之间的介电区域上方的硅化物桥接。
本发明的发明人已经发现一种制造半导体的方法，此方法可减少孔隙的发生，使得电阻减小，并减少字元线之间硅化物桥接的发生。图2A是绘示根据本发明一实施例的改善字元线电阻与减少硅化物桥接的方法的示意图。如图2A所示，半导体包括一基板340(硅基板)、一第一介电层350、一第一导电层370、一第二导电层380以及一介电填充材料360。在图2A所描述的实施例中，半导体是进行以离子掺杂或预先非晶化杂质布值(PAI IMP)的步骤300，进行除去至少一部分的介电填充材料的步骤310，进行涂布过渡金属的步骤320，并沿着介电区域进行除去过量的过渡金属的步骤330。
为了形成图2A中所绘示的半导体，一第一介电层350是形成于一基板340的上方。第一介电层350可包括任何合适的介电材料，例如是二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiOxNy)、或其的任何组合。在某些实施例中，第一介电层可包括一氧化物-氮化物-氧化物(ONO)层。举例来说，在某些实施例中，第一介电层可包括氧化物-氮化物-氧化物(ONO)层作为SONOS装置的一部分。第一介电层350可以任何合适的沉积工艺所形成，例如化学气相沉积(CVD)或旋涂式介电层(spin-on dielectric process)工艺。在某些实施例中，第一介电层350可生长在基板340的上方。
在图2A的实施例中，一第一导电层370是形成在第一介电层350的上方。在某些实施例中，第一导电层370可包括多晶硅。第一导电层可以任何合适的工艺所形成，例如CVD或旋转涂布。
在图2A的实施例中，一第二导电层380是接着形成在第一导电层370的上方。在某些实施例中，第二导电层380可包括多晶硅。第二导电层可以任何合适的工艺所形成，例如CVD或旋转涂布。
在某些实施例中，一第二介电层可形成于第一导电层与第二导电层之间。第二介电层可为任何合适的介电材料，例如是二氧化硅(SiO2)、氮氧化硅(SiOxNy)、氮化硅(Si3N4)、或其的任何组合。在某些实施例中，第二介电层可为一氧化物-氮化物-氧化物(ONO)层。第二介电层可以任何合适的沉积工艺所形成，例如CVD或旋涂式介电层工艺。
此外，为了形成图2中所描述的半导体，至少一部分的第一导电层370以及第二导电层380是被除去以形成字元线。在某些实施例中，可执行蚀刻以除去至少一部分的第一导电层370以及第二导电层380，以在字元线之间形成间隔。蚀刻可为湿式或干式蚀刻。非为限制的范例的湿式蚀刻工艺包括化学气相蚀刻(chemical vapor etching)、金属离子辅助蚀刻(metal assisted etching)以及无电蚀刻(electroless etching)。举例来说，化学气相蚀刻可利用酸性蚀刻溶液来执行，例如是包含HNO3及/或HF的混合物。在某些实施例中，湿式蚀刻工艺可为缓冲氧化物蚀刻工艺(buffered oxide etch process)或缓冲氢氟酸工艺(buffered hydrofluoric acid process)。非为限制的范例的干式蚀刻工艺包括等离子体蚀刻、溅射蚀刻、离子化蚀刻以及反应离子蚀刻。在某些实施例中，至少一部分的第一导电层与第二导电层是在一个步骤当中除去，而在其它实施例中，至少一部分的第一导电层与第二导电层是在利用一个或多个移除工艺的多个步骤当中除去。在某些实施例中，可除去第一导电层的一部分以形成一浮置栅极,且可除去第二导电层的一部分以形成一控制栅极。
为了形成图2A中所描述的半导体，接着涂布介电填充材料360至半导体。在图2A所描述的实施例中，介电填充材料360填充包括第一导电层370与第二导电层380的字元线之间的间隔。介电填充材料360可为任何合适的介电材料，例如是二氧化硅(SiO2)、氮氧化硅(SiOxNy)、或其的任何组合。介电填充材料360可以任何合适的沉积工艺所形成，例如CVD或旋涂式介电层工艺。
在本发明的某些实施例中，过量的介电填充材料可沿着半导体而除去。过量的介电填充材料可以任何合适的移除工艺来除去，例如蚀刻、化学机械研磨、或其的任何组合。在本发明的某些实施例中，可除去过量的介电填充材料以平坦化半导体。
在图2A的实施例中，离子是被植入至介电填充材料之中。以离子来掺杂介电填充材料可降低介电常数，改善介电填充材料周围的材料以及字元线的隔离之间的电阻。然而，如图2A中所示，在进行预先非晶化杂质布值的步骤300的期间，损坏的氧化物390可能形成在介电填充材料360所暴露出的部分上方。在不受理论的束缚下，植入的离子与介电填充材料360的原子相撞，撞出一些原子并破坏介电填充材料360的结构。这样，一损坏的氧化物390可能形成于介电填充材料360之中。
在图2A的实施例中，是除去介电填充材料360的一层，产生第二导电层380的一暴露部分。在某些实施例中，介电填充材料360可藉由蚀刻材料来除去。在本发明的某些实施例中，损坏的氧化物390可沿着介电填充材料360的一部分来除去。可使用任何的蚀刻工艺，例如是湿式或干式蚀刻。在某些实施例中，介电填充材料可藉由偏好于介电填充材料的蚀刻剂来选择性地蚀刻。较佳地，选择性的蚀刻提供了第二导电层380一暴露区域，如图2A的工艺步骤310所示。在不受理论的束缚下，发明人已经发现蚀刻损坏的氧化物390及/或介电填充材料360以除去损坏的氧化物390减少了硅化物桥接的形成的发生。
在某些实施例中，可蚀刻损坏的氧化物及/或介电填充材料以暴露出第二导电层的一部分，使得相邻字元线之间距离的宽度与蚀刻深度的比率(也即深宽比)小于5.0。在其它实施例中，深宽比可为约0.1至约5.0。在又一实施例中，深宽比可为约0.48至约4.15。
发明人已经发现暴露出第二导电层的一部分使得字元线之间区域的深宽比可小于5.0，较佳为约0.1至约5.0，且更佳为约0.48至约4.15，改善了字元线的电阻，并减少了字元线之间硅化物桥接的发生。
在本发明的某些实施例中，一硅化物层较佳地是形成于半导体装置中。硅化物层可改善主动区域的电阻。在某些实施例中，一过渡金属可涂布至一主动区域，以形成一硅化物层。主动区域较佳地包括导电材料，例如多晶硅。在不受理论的束缚下，过渡金属与主动区域的硅发生反应，以形成硅化物。在某些实施例中，例如图2A中所描述的，主动区域包括一第二导电层380。
为了形成图2A的实施例中的一硅化物层，一过渡金属400是涂布于半导体上方。可使用任何合适的金属，例如为钴、钛、镍、铂、钨、或其的任何组合。在图2的实施例中，过渡金属400包括钴。
过渡金属可以任何合适的沉积方法涂布，例如化学气相沉积、电镀、蒸发、溅射、或其它涂层方法。
在某些实施例中，可增加过渡金属的厚度，以改善字元线的电阻。在此实施例中，硅的可用量应足以与金属发生反应，避免字元线中形成一硅化物孔隙。
在图2A的实施例中，过渡金属400覆盖于第二导电层380的暴露区域。图2B包括第二导电层380以及涂布在第二导电层380上方的过渡金属400的涂层的一个区域的一放大部分410。
在涂布过渡金属的步骤后，半导体可进行在一定时间下至一升高温度的一加热步骤，以暴露出过渡金属。在不受理论的束缚下，加热的处理使过渡金属与主动区域发生反应。在某些实施例中，主动区域包括硅。举例来说，在图2A中，主动区域包括含有硅的一第二导电层380。放大部分410绘示此实施例中第二导电层380的硅与过渡金属400之间的交互反应。第二导电层380的硅与过渡金属400反应，以形成硅化物层420。在图2A所描述的实施例中，加热的处理使得过渡金属(也即图2A的实施例中的钴)与第二导电层380的硅产生反应，以形成CoSi与Co2Si。取决于加热条件,也可以形成CoSi2。CoSi2拥有组合的最低的电阻，且CoSi2较佳是在完成的硅化物层之中。
在此加热步骤之后，可除去未反应的过渡金属，留下反应后的材料的一涂层。举例来说，在图2A的实施例中，过渡金属400倾向于与第二导电层380中的硅反应，而不是与介电填充材料360反应。如此，未反应的金属(或过量的金属)可余留在介电填充材料360的上方。未反应的金属或过量的金属可藉由任何合适的移除工艺来除去，例如是蚀刻或化学机械研磨。举例来说，在某些实施例中，半导体可进行干式或湿式蚀刻，以除去过量的过渡金属。湿式蚀刻工艺可为氢氟酸(HF)蚀刻工艺、利用缓冲氧化物蚀刻剂(BOE)的蚀刻工艺、或利用缓冲氢氟酸(BHF)的蚀刻工艺。在本发明的某些实施例中，半导体可进行一选择性蚀刻，以除去过量的过渡金属。
在本发明的某些实施例中，可除去过量的过渡金属400，以提供半导体中硅化物层420的一暴露部分430。举例来说，如图2A的工艺步骤330中所示，是除去过量的过渡金属400，以提供硅化物层420的一暴露部分430。
在某些实施例中，可除去过量的过渡金属，使得字元线之间距离的宽度与蚀刻深度的比率(亦即深宽比)小于5.0。在其它实施例中，可除去过量的过渡金属，使得深宽比可为约0.1至约5.0。在又一实施例中，可除去过量的过渡金属，使得深宽比可为约0.48至约4.15。
在本发明的某些实施例中，可沿着介电填充材料的一部分来除去过量的过渡金属。过量的金属以及介电填充材料可在包括蚀刻、化学机械研磨、或其的任何组合的一个移除步骤或一系列的移除步骤当中除去。过量的金属以及介电填充材料可藉由干式或湿式蚀刻来蚀刻去掉。在某些实施例中，湿式蚀刻工艺可为HF蚀刻工艺、利用BOE的蚀刻工艺、或利用BHF的蚀刻工艺。
在本发明的某些实施例中，半导体可进行一额外的加热步骤。在本发明的某些实施例中，硅化物层420可在移除过量的过渡金属的步骤之前且/或之后，利用多个加热步骤形成。在不受理论的束缚下，额外的加热步骤可使硅化物转变为较低电阻的一材料。举例来说，在图2A的实施例中,一额外的加热步骤可使CoSi与Co2Si转变为CoSi2，如此一来，赋予硅化物层更低的电阻。
此处已描述一种用以形成一硅化物层420的示范方法。但在本领域中已知的用以形成硅化物层420的任何方法在不脱离本发明范围下也可被使用。
表1是根据本发明一实施例的桥接形成比率表。在表1中，是在钴层形成于薄层与厚层之间的情况下，以及在沿着第二导电层的浅蚀刻与深蚀刻之间的情况下，比较硅化物桥接的形成比率。
表2是根据本发明一实施例的电阻表。在表2中，是在钴层形成于薄层与厚层之间的情况下，以及在沿着第二导电层的浅蚀刻与深蚀刻之间的情况下，比较电阻。在表1及表2中，涂布至半导体的钴的厚度范例分别为60埃及50埃。
表1
表2
浅蚀刻是至100埃的深度，深蚀刻是至500埃的深度。表1及表2皆是仅用于说明，并不用以限制本发明。
在表1中，当进行一较深的蚀刻以暴露出第二导电层的一部分时，硅化物桥接的形成比率与沿着第二导电层的一较浅的蚀刻相比之下是显著地减少。
在表2中，当进行一较深的蚀刻以暴露出第二导电层的一部分时，在字元线之间的电阻与沿着第二导电层的一较浅的蚀刻相比之下是显著地减少。表1与表2额外显示出一较薄的钴层的使用可提供减少的桥接的形成，但与一较厚的钴层相比之下具有稍微增加的电阻。
图3是沿着第二导电层利用浅蚀刻的一半导体的线外剖面图。此图像显示出了在硅化物与第二导电层之间的孔隙140。在图3中,蚀刻是至100埃的深度。图4是沿着第二导电层利用深蚀刻的一半导体的线外剖面图。图4显示出深氧化物凹陷的形成提供了没有孔隙存在于硅化物层与主动区域之间的一半导体。在图4中，蚀刻是至500埃的深度。
如表1、表2及图3、图4所示，发明人已经发现用以暴露出第二导电材料的一部分的一较深的蚀刻使得字元线之间的区域是以小于约5.0的一深宽比所形成，较佳为约0.1至约5.0，且更佳为约0.48至约4.15，由于减少了字元线中孔隙的形成，因此改善了字元线的电阻。
虽然以上已经对蚀刻的用语作了描述，然而第二导电层的一部分可藉由其它的方法而暴露出，例如是化学机械研磨或其的组合。
图5是绘示根据本发明一实施例中形成一半导体装置的一工艺方法的流程图。如图5所示，此方法包括提供一基板、一主动区域以及一介电区域的步骤510；除去至少一部分的介电区域的步骤530；沿着主动区域与介电区域涂布一过渡金属的步骤550；形成一硅化物层于主动区域之中的步骤560；以及沿着介电区域除去过量的过渡金属的步骤580。在本发明的某些实施例中，此方法可进一步包括以离子掺杂介电区域的步骤520。在本发明的一实施例中，除去至少一部分的介电区域的步骤可包括蚀刻至少一部分的介电区域的步骤540。在本发明的某些实施例中，形成一硅化物层于主动区域之中的步骤可包括加热半导体的步骤570。在本发明的某些实施例中，沿着介电区域除去过量的过渡金属的步骤可包括沿着介电区域蚀刻过量的过渡金属的步骤590。本发明的方法可包括绘示于图5中的步骤的各种组合。
通常上述方法中的某些步骤自身可包括其它不需被指出的次步骤。熟悉本领域的具有通常知识的技术人员可了解此些额外的步骤。
本发明的一方面是提供利用用于制造本发明所揭露的一半导体的工艺或方法所制造出的一半导体。在本发明中的某些其它实施例中，一半导体装置可利用本发明所描述的方法步骤的任何组合来制造。此外，熟悉本领域的具有通常知识的技术人员所知的任何制造工艺可被使用来制造根据本发明的实施例的半导体装置。
本发明可使用于制造任何的记忆装置。举例来说，本发明的方法可应用于制造任何非易失性记忆装置，例如快闪记忆装置。在某些实施例中,本发明的方法是被使用于制造NOR或NAND装置。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (8)
1.一种半导体装置，其特征在于其包括：
一基板；
一主动区域，沿着该基板而设置,所述主动区域之间形成有一间隔,一介电填充材料填充于该间隔中；以及
一硅化物层，形成于该主动区域上方，使该主动区域以及该硅化物层形成一字元线，其中该硅化物层的一部分是被暴露出,该硅化物层的另一部份低于该介电填充材料表面；
其中，该硅化物层被暴露出的一部分之间，在相邻的字元线之间的区域具有0.1至5.0的一深宽比。
2.根据权利要求1所述的半导体装置，其特征在于其中该硅化物层包括钴、钛、镍、铂以及钨的至少一者。
3.根据权利要求1所述的半导体装置，其特征在于其中该主动区域包括多晶硅。
4.一种改善字元线电阻与减少硅化物桥接的方法，其特征在于其包括以下步骤：
提供一基板、一主动区域以及一介电区域，其中该主动区域与该介电区域是沿着该基板形成；
除去至少一部分的该介电区域，以产生主动区域的一暴露部分，暴露部分包括部分主动区域的侧壁；
沿着该主动区域与该介电区域涂布一过渡金属；
形成一硅化物层于该主动区域之中；以及
沿着该介电区域除去过量的过渡金属；
其中在沿着该介电区域除去过量的过渡金属的步骤中形成与该主动区域相邻的一区域，该区域具有0.1至5.0的一深宽比。
5.根据权利要求4所述的方法，其特征在于其中在沿着该主动区域与该介电区域涂布一过渡金属的步骤中包括涂布钴、钛、镍、铂以及钨的至少一者。
6.根据权利要求4所述的方法，其特征在于其中在提供一主动区域的步骤中包括提供多晶硅。
7.一种半导体装置，其特征在于其包括：
一基板；
一第一介电层，沿着该基板而设置；
一主动区域，邻接于该第一介电层而设置，所述主动区域之间形成有一间隔；
一介电填充材料，邻接于该主动区域而设置；以及
一硅化物层，形成于该主动区域上方，其中该主动区域以及该硅化物层形成一字元线，且该硅化物层的一部分是被暴露出；
其中，该硅化物层被暴露出的一部分之间，相邻的字元线之间的区域具有0.1至5.0的一深宽比。
8.根据权利要求7所述的半导体装置，其特征在于其中该第一介电层包括一氧化物-氮化物-氧化物(ONO)层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410431357.5A CN105405848B (zh) | 2014-08-28 | 2014-08-28 | 半导体装置及改善字元线电阻与减少硅化物桥接的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105405848A CN105405848A (zh) | 2016-03-16 |
| CN105405848B true CN105405848B (zh) | 2019-07-30 |
Family
ID=55471240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410431357.5A Active CN105405848B (zh) | 2014-08-28 | 2014-08-28 | 半导体装置及改善字元线电阻与减少硅化物桥接的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105405848B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6096603A (en) * | 1998-02-16 | 2000-08-01 | Worldwide Semiconductor Manufacturing Corp. | Method of fabricating a split gate structure of a flash memory |
| CN102007590A (zh) * | 2008-05-30 | 2011-04-06 | 美商豪威科技股份有限公司 | 具有栅极有源区域上的触点的晶体管 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TW586152B (en) * | 2002-12-20 | 2004-05-01 | Promos Technologies Inc | Semiconductor device and manufacturing method thereof |
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2014
- 2014-08-28 CN CN201410431357.5A patent/CN105405848B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN105405848A (zh) | 2016-03-16 |
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