[go: up one dir, main page]

CN105280812B - 用于rram的保护侧壁技术 - Google Patents

用于rram的保护侧壁技术 Download PDF

Info

Publication number
CN105280812B
CN105280812B CN201510114823.1A CN201510114823A CN105280812B CN 105280812 B CN105280812 B CN 105280812B CN 201510114823 A CN201510114823 A CN 201510114823A CN 105280812 B CN105280812 B CN 105280812B
Authority
CN
China
Prior art keywords
rram
metal electrode
top metal
layer
random access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510114823.1A
Other languages
English (en)
Other versions
CN105280812A (zh
Inventor
张耀文
黄建修
林杏莲
蔡正原
蔡嘉雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105280812A publication Critical patent/CN105280812A/zh
Application granted granted Critical
Publication of CN105280812B publication Critical patent/CN105280812B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H10D64/0113—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一些实施例涉及电阻式随机存取存储器(RRAM)。该RRAM包括RRAM底部金属电极、布置在RRAM底部金属电极上方的可变电阻介电层以及布置在可变电阻介电层上方的RRAM顶部金属电极。覆盖层布置在RRAM顶部金属电极上方。覆盖层的下表面和RRAM顶部金属电极的上表面在界面处接触。保护侧壁邻近RRAM顶部金属电极的外侧壁。保护侧壁具有与RRAM顶部金属电极的上表面接触覆盖层的下表面的界面至少基本对准的上表面。本发明还涉及用于RRAM的保护侧壁技术。

Description

用于RRAM的保护侧壁技术
技术领域
本发明涉及集成电路器件，更具体地，涉及用于RRAM的保护侧壁技术。
背景技术
在现代集成电路中，金属-绝缘体-金属(MIM)电容器结构的使用近年来已变得普遍。MIM电容器结构在一些实践中被用作电容元件；且在已经完成前段制程(FEOL)处理之后，在后段制程(BEOL)处理中形成。换言之，MIM电容器结构在位于半导体衬底上方的水平面中延伸的金属互连层中或上方形成，其中，有源器件已经形成在该半导体衬底中。
然而，MIM电容器结构并不局限于电容器应用，而是还用于电阻式随机存取存储器(RRAM)器件。这些RRAM器件包括放置在顶部和底部RRAM电极之间的可变电阻介电层。本发明涉及改进的RRAM器件以及制造和操作这种器件的方法。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种电阻式随机存取存储器(RRAM)，包括：RRAM底部金属电极；可变电阻介电层，布置在所述RRAM底部金属电极上方；RRAM顶部金属电极，布置在所述可变电阻介电层上方；覆盖层，布置在所述RRAM顶部金属电极上方，其中，所述覆盖层的下表面和所述RRAM顶部金属电极的上表面在界面处接触；以及保护侧壁，邻近所述RRAM顶部金属电极的外侧壁，所述保护侧壁具有与所述RRAM顶部金属电极的上表面接触所述覆盖层的下表面的界面至少基本对准的上表面。
在上述RRAM中，其中，所述RRAM顶部金属电极由包括金属组分的第一材料制成，并且所述保护侧壁由包括所述金属组分和氧化物或氮化物组分的第二材料制成。
在上述RRAM中，其中，所述RRAM顶部金属电极包括：包括钛(Ti)的下RRAM顶部金属电极；以及布置在所述下RRAM顶部金属电极上方的上RRAM顶部金属电极，其中，所述上RRAM顶部金属电极包括TiN或TaN。
在上述RRAM中，其中，所述保护侧壁具有从所述RRAM顶部金属电极的外侧壁的外表面垂直地测量的在从5埃至70埃的范围内的宽度。
在上述RRAM中，其中，所述可变电阻介电层包括氧化铪(HfO2)。
在上述RRAM中，其中，所述RRAM底部金属电极包括：包括氮化钽(TaN)的下RRAM底部金属电极；以及布置在所述下RRAM底部金属电极上方的上RRAM底部金属电极，其中，所述上RRAM底部金属电极包括TiN。
在上述RRAM中，其中，所述可变电阻介电层在所述RRAM底部金属电极上方连续延伸，并且所述RRAM顶部金属电极未覆盖所述RRAM底部金属电极的全部。
在上述RRAM中，其中，所述覆盖层包括SiN层或SiON层。
在上述RRAM中，其中，所述RRAM还包括：蚀刻停止层，共形地覆盖所述覆盖层、所述保护侧壁以及未由所述RRAM顶部金属电极覆盖的所述可变电阻介电层的部分。
根据本发明的另一方面，提供了一种方法，包括：形成RRAM堆叠件，所述RRAM堆叠件包括：RRAM底部金属电极层、可变电阻介电层和RRAM顶部金属电极层；图案化所述RRAM顶部金属电极层上方的掩模；利用处于适当位置的所述掩模对所述RRAM顶部金属电极层实施蚀刻以形成图案化的RRAM顶部金属电极；以及应用钝化工艺以在所述RRAM顶部金属电极的侧壁上形成保护侧壁。
在上述方法中，其中，所述钝化工艺包括对所述图案化的RRAM顶部金属电极应用含氧气体或含氮气体处理。
在上述方法中，其中，所述蚀刻停止在所述可变电阻介电层上。
在上述方法中，其中，所述RRAM顶部金属电极层由包括金属组分的第一材料制成，并且所述保护侧壁由包括所述金属组分和氧化物组分的第二材料制成。
在上述方法中，其中，所述保护侧壁具有与所述RRAM顶部金属电极的上表面至少基本对准的上表面。
在上述方法中，其中，所述方法还包括：在形成所述掩模之前，在所述RRAM顶部金属电极层上方形成覆盖层，其中，所述掩模形成在所述覆盖层上方。
在上述方法中，其中，所述方法还包括：在形成所述掩模之前，在所述RRAM顶部金属电极层上方形成覆盖层，其中，所述掩模形成在所述覆盖层上方，其中，所述覆盖层包括SiN层或SiON层。
在上述方法中，其中，所述方法还包括：在形成所述掩模之前，在所述RRAM顶部金属电极层上方形成覆盖层，其中，所述掩模形成在所述覆盖层上方，其中，所述保护侧壁具有与所述RRAM顶部金属电极的上表面接触所述覆盖层的下表面的界面至少基本对准的上表面。
根据本发明的又一方面，提供了一种RRAM单元，包括：RRAM底部金属电极；可变电阻介电层，布置在所述RRAM底部金属电极上方；RRAM顶部金属电极，布置在所述可变电阻介电层上方；以及保护侧壁，邻近所述RRAM顶部金属电极的外侧壁，所述保护侧壁具有与所述RRAM顶部金属电极的上表面至少基本对准的上表面。
在上述RRAM单元中，其中，所述RRAM顶部金属电极由包括金属组分的第一材料制成，并且其中，所述保护侧壁由包括所述金属组分和氧化物或氮化物组分的第二材料制成。
在上述RRAM单元中，其中，所述RRAM顶部金属电极包括氮化钛(TiN)或氮化钽(TaN)并且所述保护侧壁包括氮氧化钛或氮氧化钽。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了根据一些实施例的RRAM单元的截面图。
图2示出了根据一些实施例的RRAM单元的截面图。
图3以流程图形式示出了根据一些实施例的工艺流程。
图4至图10是根据一些实施例的共同示出用于制造RRAM单元的实施例的一系列截面图。
具体实施方式
为了实施本发明的不同特征，以下描述提供了许多不同的实施例或实例。以下描述元件和布置的特定实例以简化本公开。当然，这些仅仅是实例并不打算限定。例如，本公开中第一部件形成在第二部件上方包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件可以形成在第一部件和第二部件之间，使得第一部件和第二部件可能不直接接触的实施例。另外，本公开可能在各个实施例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
传统RRAM单元包括通过介电层分隔开的RRAM顶部电极和底部电极。在正常操作期间，介电层的电阻在对应于将储存在RRAM单元中的不同离散数据状态的不同预定(例如，离散)电阻水平之间变化。然而，正如在本发明中所理解的，传统RRAM单元容易出现已知为过早电压击穿或烧坏的故障模式。这种故障模式可例如通过传统RRAM顶部电极的侧壁上的残余物或通过由用以形成RRAM顶部电极的蚀刻所导致的对传统RRAM顶部电极的侧壁的蚀刻损坏而引起。更具体地，这种残余物或蚀刻损坏可以导致RRAM顶部电极和底部电极之间的可变电阻介电层的外边缘中的短或窄垂直通路。因此，如果存在的话，这些短或窄垂直通路可以导致所施加的电压涌过RRAM顶部电极和底部电极(即，穿过可变电阻介电层中的短或窄通路)，如此导致RRAM单元的过早电压故障或烧坏。此外，因为这种残余物或蚀刻损坏由于RRAM单元之间的小制造变化而历来仅在极少量的RRAM单元中发生，在本发明之前，难以理解这种问题的确切实质，更不用说减轻。
图1示出了根据一些实施例的RRAM单元100的一些实施例，其可以减轻过早电压击穿和烧坏问题。RRAM单元100在半导体衬底102上方形成，半导体衬底102诸如为块状硅衬底或绝缘体上硅(SOI)衬底，互连结构104布置在半导体衬底102上方。互连结构104包括以交替方式布置在彼此上方的一系列导电层106和绝缘层108。尽管仅仅示出了单个导电层106和绝缘层108，但应当理解，可以存在任意数目的这种层。该互连结构104通常在半导体衬底102的有源区域中所设置的器件之间和/或一个或多个RRAM单元100之间和/或衬底102中的有源器件与RRAM单元之间提供电连接。导电层106可以表现为金属层(例如，可以由铜、钨、铝、铅；或它们的合金等制成的金属0、金属1)，且绝缘层108可以例如表现为低k介电层或SiO2层。通孔和/或接触件(未示出)可以垂直延伸穿过绝缘层以将不同金属层的金属线彼此连接。
在互连结构104上方或之内，RRAM单元100包括RRAM底部金属电极110、可变电阻介电层112及RRAM顶部金属电极114。保护侧壁118a、118b邻近RRAM顶部金属电极侧壁124a、124b并可以帮助保护RRAM单元100免于过早电压击穿或烧坏。配置成储氧的覆盖层116可以存在于顶部金属电极114上方并有助于促进可变电阻介电层112内的电阻变化。在一些实施例中还可以存在诸如以SiO2层为例的蚀刻停止层120和诸如以SiN层为例的共形保护层122。
保护侧壁118a、118b充当阻挡件或缓冲件来防止或限制RRAM顶部金属电极侧壁124a、124b的残余物损坏可变电阻介电层112。当采用蚀刻来形成RRAM顶部金属电极114时，保护侧壁118a、118b还充当阻挡件或缓冲件来防止对RRAM顶部金属电极114自身的损坏，并且防止对可变电阻介电层112的相应的损坏易感性。保护侧壁118a、118b可以由与RRAM顶部金属电极114不同的材料制成。例如，在一些实施例中，RRAM顶部金属电极114由包括金属组分的第一材料制成，并且保护侧壁118a、118b由包括金属组分和氧化物或氮化物组分的第二材料制成。
在一些应用中，RRAM底部金属电极110可以包括由不同材料制成的下底部金属电极层110a和上底部金属电极层110b。在一些实施例中，下底部金属电极层110a可以为厚度约100埃的TaN层，且上底部金属电极层110b可以包括厚度约50埃的TiN层。下底部金属电极层110a可以通过等离子体汽相沉积(PVD)形成，而上底部金属电极层110b可以通过等离子体增强原子层沉积(PEALD)形成。
在一些实施例中，可变电阻介电层112为氧化铪(HfO2)层，其非常适于形成被认为是RRAM的可操作机制的“细丝”。可变电阻介电层112可以在RRAM底部金属电极110上方连续延伸。如所示，RRAM顶部金属电极114未覆盖RRAM底部金属电极110的全部，从而在某些方面使得RRAM单元100呈现“顶帽”形。
在一些实施例中，RRAM顶部金属电极114由包括金属组分的第一材料制成，且保护侧壁118a、118b由包括金属组分和氧化物或氮化物组分的第二材料制成。例如，RRAM顶部金属电极114可以包括氮化钛且保护侧壁118a、118b可以包括氮氧化钛。在一些实施例中，RRAM顶部金属电极114可以包括由不同材料制成的下顶部金属电极层114a和上顶部金属电极层114b。在一些实施例中，下顶部金属电极层114a可以包括覆盖Ti层且上顶部金属电极层114b可以包括TiN层、TaN层或位于TiN层上方的TaN层。在一些实施例中，RRAM顶部金属电极114可以具有约600埃的整体厚度或“高度”，且保护侧壁118a、118b可以均具有约50埃至约70埃的宽度ws。
覆盖层116配置成充当氧的储存器，其可以帮助促进介电数据储存层112内的电阻变化。在一些实施例中，覆盖层116的下表面和RRAM顶部金属电极114的上表面在界面126处接触，界面126可以为平面、凹面或凸面。在一些实施例中，覆盖层116可包括具有相对较低氧浓度的金属或金属氧化物。例如，在一些实施例中，覆盖层116包括SiN层或SiON层，并且可以具有约300埃的厚度。在一些实施例中，保护侧壁118a、118b具有上表面128a、128b，上表面128a、128b与RRAM顶部金属电极114的上表面至少基本对准和/或与界面126至少基本对准。
在正常操作期间，可变电阻介电层112的电阻在对应于RRAM单元100中所储存的不同离散数据状态的不同预定水平之间改变。根据所施加的电压，可变电阻介电层112将在与第一数据状态(例如，“0”)相关的高电阻状态和与第二数据状态(例如，“1”)相关的低电阻状态之间经历可逆变化。例如，施加至可变电阻介电层112的第一电压将在可变电阻介电层112的两端诱发形成导电细丝(例如，氧空位)，从而减小可变电阻介电层112的电阻以对应第一数据状态(例如，“1”)。另一方面，在可变电阻介电层112两端施加的第二电压将分离这些导电细丝(例如，通过将氧“填充”回到导电细丝中)，从而增加可变电阻介电层112的电阻以对应第二数据状态(例如，“0”)。再次地，在这种操作期间，通常通过限制可以影响器件可靠性的制造人工痕迹/缺陷，保护侧壁118a、118b帮助限制RRAM单元100的过早电压故障或烧坏。
图2示出了RRAM单元200的截面图的另一实例。该图不应被理解为进行了任何限定，而是仅作为非限制性实例而提供。与图1的实施例类似，RRAM单元200包括保护侧壁118a、118b。这些保护侧壁118a、118b邻近RRAM顶部金属电极114的外侧壁，并布置成位于覆盖层116的底面之下。保护侧壁118a、118b充当阻挡件或缓冲件来防止或限制顶部电极侧壁的残余物损坏RRAM顶部金属电极和底部金属电极110、114之间的可变电阻介电层112。当采用蚀刻来形成RRAM顶部电极114时，该保护侧壁118a、118b还充当阻挡件或缓冲件来防止对RRAM顶部电极114自身的损坏并防止对可变电阻介电层112的相应的损坏易感性。
在图2的实例中，RRAM顶部电极侧壁以非垂直角度倾斜以在制造期间帮助确保该层恰当地形成。例如，在所示实施例中，顶部电极侧壁与可变介电层的顶面之间可以存在小于90°且大于60°的锐角θ。应当理解，半导体衬底102可包括任意类型的半导体材料，这种半导体材料包括块状硅晶圆或SOI晶圆。该衬底可以是二元化合物衬底(例如，GaAs晶圆)或较高阶化合物衬底等，在衬底上方可以具有或可以不具有额外的绝缘层或导电层；并且并不限于所示层。
图3示出了根据一些实施例用于形成RRAM单元的方法。应当理解，并非所有所述步骤都是必然需要的，且在其他实施例中可省略这些步骤中的一些步骤。此外，在其他实施例中，可存在本文没有示出的额外的工艺步骤。进一步地，仍在其他实施例中，可以重排所示加工步骤的顺序。所有这些实施例都如预期落在本发明的范围内。
在302中，使用层间金属工艺以在半导体衬底上方形成金属互连件，诸如彼此堆叠形成的交替金属层和绝缘层。在一些实施例中，半导体衬底为硅衬底。然而，该半导体衬底在更一般的条件下可为块状半导体(例如，硅)晶圆、二元化合物衬底(例如，GaAs晶圆)、三元化合物衬底(例如，AlGaAs)或更高阶化合物晶圆等等。此外，半导体衬底还可以包括非半导体材料，诸如绝缘体上硅(SOI)中的氧化物、局部SOI衬底、多晶硅、非晶硅或有机材料等。在一些实施例中，半导体衬底还可以包括堆叠或以其他方式粘接在一起的多个晶圆或管芯。该半导体衬底可以包括从硅锭上切割下来的晶圆和/或任何其他类型的半导体/非半导体和/或在下方的衬底上形成的沉积或生长(例如，外延)的层。
在304中，在金属互连件中或上方形成RRAM层的堆叠件。该MIM层包括RRAM底部金属电极层、位于RRAM底部金属电极层上方的可变介电层以及位于可变介电层上方的RRAM顶部金属电极层。
在306中，在RRAM堆叠件上方形成覆盖层。
在308中，图案化覆盖层和RRAM堆叠件上方的掩模。
在310中，利用适当位置的掩模来执行蚀刻，从而图案化RRAM顶部金属电极。
在312中，对图案化的RRAM顶部金属电极应用钝化工艺以形成邻近RRAM顶部金属电极的外侧壁的保护侧壁。
在314中，在图案化的RRAM顶部金属电极上方和保护侧壁上方形成诸如以SiO2为例的共形蚀刻停止层。
在316中，在共形蚀刻停止层上方形成诸如以SiN层为例的共形保护层。
现参照图4至图10，可以看到根据一些实施例共同示出RRAM单元制造工艺的一系列截面图。
在图4中，在半导体衬底402上方形成RRAM底部金属电极层400。在一些实施例中，半导体衬底为块状硅晶圆。然而，半导体衬底还可以为包括处理晶圆、位于处理晶圆上方的掩埋氧化物(BOX)层及位于该BOX层上方的高质量硅材料的绝缘体上硅(SOI)晶圆。在一些实施例中，衬底可以为二元化合物衬底(例如，GaAs晶圆)、三元化合物衬底(例如，AlGaAs)或较高阶化合物晶圆等。此外，半导体衬底还可以包括多种不同材料，包括但不限于：多晶硅、非晶硅或有机材料。在一些实施例中，该半导体衬底还可以包括堆叠或以其他方式粘接在一起的多个晶圆或管芯。该半导体衬底可以包括从硅锭上切割下来的晶圆和/或任何其他类型的半导体/非半导体和/或在下方的衬底上形成的沉积或生长(例如，外延)的层。例如，互连结构403可以通过形成连续绝缘层和导电层并对它们进行图案化以为衬底402中的器件提供电连接而形成。
在一些实施例中，RRAM底部金属电极层400可以具有约150埃的厚度。在一些实施例中，RRAM底部金属电极层400可以由多于一个导电层制成。例如，在一些实施例中，RRAM底部金属电极层400可以包括下部TaN层和上部TiN层。下部TaN层可以通过PVD形成并具有约100埃的厚度。上部TiN层可以通过PEALD形成并具有约50埃的厚度。
在图5中，在RRAM底部金属电极层400上方形成可变电阻介电层500。在一些实施例中，可变电阻介电层500由氧化铪(HfO2)制成。
在图6中，在可变电阻介电层500上方形成RRAM顶部金属电极层600。在一些实施例中，RRAM顶部金属电极层600可以包括TiN并具有约150埃的厚度。在一些实施例中，RRAM顶部金属电极层600可以由多于一个导电层制成。例如，在一些实施例中，RRAM顶部金属电极层600可以包括具有约100埃的厚度的下部Ti层和具有约50埃的厚度的上部TiN层。在其他实施例中，RRAM顶部金属电极层600可以包括具有约50埃的厚度的下部Ti层、具有约50埃的厚度的中间TiN层和具有约50埃的厚度的上部TaN层。
在图7中，在RRAM顶部金属电极层600上方形成覆盖层700。在一些实施例中，覆盖层700可以包括SiN或SiON，并且可以具有约300埃的厚度。
在图8中，在覆盖层700上方图案化顶部电极掩模(未示出)，并随后利用适当位置的顶部电极掩模来执行蚀刻以形成图案化的RRAM顶部金属电极600'，其中图案化的覆盖层700'位于图案化的RRAM顶部金属电极600'上方。
在图9中，对图案化的RRAM顶部金属电极600'和图案化的覆盖层700'执行钝化工艺900。尽管未明确示出，在一些情况下，顶部电极掩模可以在钝化期间留在图案化的覆盖层上方，但在其他情况下，可以在钝化之前去除掩模。钝化工艺900邻近顶部电极外侧壁形成保护侧壁902a、902b。在一些实施例中，钝化工艺可以包括对图案化的RRAM顶部金属电极应用含氧气体或含氮气体处理。例如，可以使用O3处理或N2O处理来氧化顶部电极最外侧壁，从而形成保护侧壁902a、902b。每个保护侧壁902a、902b均可具有约5埃至约70埃的宽度并均可具有接触覆盖层700'的下表面的上表面。保护侧壁902a、902b还可以具有接触可变电阻介电层500的上表面的下表面。在其他实施例中，保护侧壁902a、902b可以至少部分地撞击覆盖层侧壁并在覆盖层侧壁上方延伸，和/或可以至少部分地向下延伸到可变电阻电介质中。此外，当通过氧化工艺生长时，由于氧化的生长轮廓，保护侧壁可以具有在覆盖层700'的外侧壁边缘下方延伸的内侧壁表面以及超出覆盖层700'的外边缘向外延伸的外侧壁表面。
在图10中，在执行钝化工艺之后，在该结构上方共形地形成诸如SiO2层的蚀刻停止层1000。然后在蚀刻停止层1000上方形成诸如以SiN层为例的共形保护层1002。
正如可以通过上述发明所理解的，本发明的一些实施例涉及邻近RRAM顶部金属电极的保护侧壁。这些侧壁充当阻挡件或缓冲件以防止或限制RRAM顶部金属电极侧壁的残余物损坏RRAM单元的可变电阻介电层。当采用蚀刻来形成RRAM顶部金属电极时，该保护侧壁还充当阻挡件或缓冲件来防止对RRAM顶部金属电极自身的损坏并防止对可变电阻介电层的相应的损坏易感性。该保护性侧壁可以由与RRAM顶部金属电极不同的材料制成。例如，在一些实施例中，RRAM顶部金属电极由包括金属组分的第一材料制成，且保护侧壁由包括金属组分和氧化物或氮化物组分的第二材料制成。
一些实施例涉及一种电阻式随机存取存储器(RRAM)。该RRAM包括RRAM底部金属电极和布置在RRAM底部金属电极上方的可变电阻介电层。RRAM顶部金属电极布置在可变电阻介电层上方。覆盖层布置在RRAM顶部金属电极上方。覆盖层的下表面和RRAM顶部金属电极的上表面在界面处接触。保护侧壁邻近RRAM顶部金属电极的外侧壁。保护侧壁具有上表面，其与RRAM顶部金属电极的上表面接触覆盖层的下表面的界面至少基本对准。
其他实施例涉及一种方法。在该方法中，形成RRAM堆叠件。该RRAM堆叠件包括：RRAM底部金属电极层、可变电阻介电层和RRAM顶部金属电极层。在RRAM顶部金属电极层上方图案化掩模。利用处于适当位置的掩模对RRAM顶部金属电极层实施蚀刻以形成图案化的RRAM顶部金属电极。执行钝化工艺以在RRAM顶部金属电极的侧壁上形成保护侧壁。
又一些其他实施例涉及一种RRAM单元。该RRAM单元包括RRAM底部金属电极和布置在RRAM底部金属电极上方的可变电阻介电层。RRAM顶部金属电极布置在可变电阻介电层上方。保护侧壁邻近RRAM顶部金属电极的外侧壁。保护侧壁具有与RRAM顶部金属电极的上表面至少基本对准的上表面。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种电阻式随机存取存储器(RRAM)，包括：
RRAM底部金属电极；
可变电阻介电层，布置在所述RRAM底部金属电极上方；
RRAM顶部金属电极，布置在所述可变电阻介电层上方；
覆盖层，布置在所述RRAM顶部金属电极上方，其中，所述覆盖层的下表面和所述RRAM顶部金属电极的上表面在界面处接触；以及
保护侧壁，邻近所述RRAM顶部金属电极的外侧壁，所述保护侧壁具有与所述RRAM顶部金属电极的上表面接触所述覆盖层的下表面的界面至少对准的上表面。
2.根据权利要求1所述的电阻式随机存取存储器，其中，所述RRAM顶部金属电极由包括金属组分的第一材料制成，并且所述保护侧壁由包括所述金属组分和氧化物或氮化物组分的第二材料制成。
3.根据权利要求1所述的电阻式随机存取存储器，其中，所述RRAM顶部金属电极包括：
包括钛(Ti)的下RRAM顶部金属电极；以及
布置在所述下RRAM顶部金属电极上方的上RRAM顶部金属电极，其中，所述上RRAM顶部金属电极包括TiN或TaN。
4.根据权利要求1所述的电阻式随机存取存储器，其中，所述保护侧壁具有从所述RRAM顶部金属电极的外侧壁的外表面垂直地测量的在从5埃至70埃的范围内的宽度。
5.根据权利要求1所述的电阻式随机存取存储器，其中，所述可变电阻介电层包括氧化铪(HfO2)。
6.根据权利要求1所述的电阻式随机存取存储器，其中，所述RRAM底部金属电极包括：
包括氮化钽(TaN)的下RRAM底部金属电极；以及
布置在所述下RRAM底部金属电极上方的上RRAM底部金属电极，其中，所述上RRAM底部金属电极包括TiN。
7.根据权利要求1所述的电阻式随机存取存储器，其中，所述可变电阻介电层在所述RRAM底部金属电极上方连续延伸，并且所述RRAM顶部金属电极未覆盖所述RRAM底部金属电极的全部。
8.根据权利要求1所述的电阻式随机存取存储器，其中，所述覆盖层包括SiN层或SiON层。
9.根据权利要求1所述的电阻式随机存取存储器，还包括：
蚀刻停止层，共形地覆盖所述覆盖层、所述保护侧壁以及未由所述RRAM顶部金属电极覆盖的所述可变电阻介电层的部分。
10.一种用于制造电阻式随机存取存储器的方法，包括：
形成RRAM堆叠件，所述RRAM堆叠件包括：RRAM底部金属电极层、可变电阻介电层和RRAM顶部金属电极层；
图案化所述RRAM顶部金属电极层上方的掩模；
利用处于适当位置的所述掩模对所述RRAM顶部金属电极层实施蚀刻以形成图案化的RRAM顶部金属电极；以及
应用钝化工艺以在所述RRAM顶部金属电极的侧壁上形成保护侧壁。
11.根据权利要求10所述的用于制造电阻式随机存取存储器的方法，其中，所述钝化工艺包括对所述图案化的RRAM顶部金属电极应用含氧气体或含氮气体处理。
12.根据权利要求10所述的用于制造电阻式随机存取存储器的方法，其中，所述蚀刻停止在所述可变电阻介电层上。
13.根据权利要求10所述的用于制造电阻式随机存取存储器的方法，其中，所述RRAM顶部金属电极层由包括金属组分的第一材料制成，并且所述保护侧壁由包括所述金属组分和氧化物组分的第二材料制成。
14.根据权利要求10所述的用于制造电阻式随机存取存储器的方法，其中，所述保护侧壁具有与所述RRAM顶部金属电极的上表面至少对准的上表面。
15.根据权利要求10所述的用于制造电阻式随机存取存储器的方法，还包括：
在形成所述掩模之前，在所述RRAM顶部金属电极层上方形成覆盖层，其中，所述掩模形成在所述覆盖层上方。
16.根据权利要求15所述的用于制造电阻式随机存取存储器的方法，其中，所述覆盖层包括SiN层或SiON层。
17.根据权利要求15所述的用于制造电阻式随机存取存储器的方法，其中，所述保护侧壁具有与所述RRAM顶部金属电极的上表面接触所述覆盖层的下表面的界面至少对准的上表面。
18.一种RRAM单元，包括：
RRAM底部金属电极；
可变电阻介电层，布置在所述RRAM底部金属电极上方；
RRAM顶部金属电极，布置在所述可变电阻介电层上方；以及
保护侧壁，邻近所述RRAM顶部金属电极的外侧壁，所述保护侧壁具有与所述RRAM顶部金属电极的上表面至少对准的上表面。
19.根据权利要求18所述的RRAM单元，其中，所述RRAM顶部金属电极由包括金属组分的第一材料制成，并且其中，所述保护侧壁由包括所述金属组分和氧化物或氮化物组分的第二材料制成。
20.根据权利要求18所述的RRAM单元，其中，所述RRAM顶部金属电极包括氮化钛(TiN)或氮化钽(TaN)并且所述保护侧壁包括氮氧化钛或氮氧化钽。
CN201510114823.1A 2014-07-16 2015-03-16 用于rram的保护侧壁技术 Active CN105280812B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/332,577 2014-07-16
US14/332,577 US9257642B1 (en) 2014-07-16 2014-07-16 Protective sidewall techniques for RRAM

Publications (2)

Publication Number Publication Date
CN105280812A CN105280812A (zh) 2016-01-27
CN105280812B true CN105280812B (zh) 2018-02-13

Family

ID=55075300

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510114823.1A Active CN105280812B (zh) 2014-07-16 2015-03-16 用于rram的保护侧壁技术

Country Status (3)

Country Link
US (1) US9257642B1 (zh)
KR (1) KR101626225B1 (zh)
CN (1) CN105280812B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI569416B (zh) * 2015-11-26 2017-02-01 華邦電子股份有限公司 電阻式隨機存取記憶體及其製造方法
US9972779B2 (en) * 2015-12-14 2018-05-15 Winbond Electronics Corp. Resistive random access memory
US10593877B2 (en) * 2015-12-14 2020-03-17 Winbond Electronics Corp. Resistive random access memory
TWI746455B (zh) * 2016-08-08 2021-11-21 聯華電子股份有限公司 電容元件及其製作方法
US9954166B1 (en) 2016-11-28 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory device with a composite top electrode
WO2019055052A1 (en) * 2017-09-18 2019-03-21 Intel Corporation RRAM DEVICES WITH REDUCED FORMATION VOLTAGE
US10176866B1 (en) * 2017-09-25 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Recap layer scheme to enhance RRAM performance
US11437573B2 (en) * 2018-03-29 2022-09-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US10580829B2 (en) 2018-06-28 2020-03-03 International Business Machines Corporation Fabricating a vertical ReRAM array structure having reduced metal resistance
US10381563B1 (en) 2018-07-17 2019-08-13 International Business Machines Corporation Resistive memory crossbar array compatible with Cu metallization
US10868239B2 (en) * 2018-10-25 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient protection layer in MTJ manufacturing
US11289650B2 (en) * 2019-03-04 2022-03-29 International Business Machines Corporation Stacked access device and resistive memory
US11227994B2 (en) 2019-06-17 2022-01-18 Hefei Reliance Memory Limited Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same
US11152568B2 (en) * 2019-06-27 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Top-electrode barrier layer for RRAM
US11527717B2 (en) 2019-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell having a low forming voltage
US11183632B2 (en) * 2019-12-19 2021-11-23 International Business Machines Corporation Self-aligned edge passivation for robust resistive random access memory connection
US11527713B2 (en) * 2020-01-31 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Top electrode via with low contact resistance
US11877458B2 (en) 2020-03-09 2024-01-16 International Business Machines Corporation RRAM structures in the BEOL
CN111640862B (zh) * 2020-05-14 2021-04-16 厦门半导体工业技术研发有限公司 一种集成电路器件和其形成方法及电子设备
CN113889569A (zh) * 2020-07-02 2022-01-04 华邦电子股份有限公司 电阻式随机存取存储器及其制造方法
CN114256412B (zh) 2020-09-25 2025-12-02 联华电子股份有限公司 半导体结构及其制作方法
US11737289B2 (en) 2020-12-09 2023-08-22 International Business Machines Corporation High density ReRAM integration with interconnect
TWI874686B (zh) * 2021-07-19 2025-03-01 聯華電子股份有限公司 電阻式隨機存取記憶體元件及其製造方法
CN115132922B (zh) * 2022-06-28 2025-09-05 上海华力集成电路制造有限公司 一种增强后段集成rram结构侧壁保护的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103262240A (zh) * 2011-02-23 2013-08-21 松下电器产业株式会社 非易失性存储元件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864503B2 (en) * 2002-08-09 2005-03-08 Macronix International Co., Ltd. Spacer chalcogenide memory method and device
JP2010225872A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 半導体装置及びその製造方法
JP2011040483A (ja) * 2009-08-07 2011-02-24 Toshiba Corp 抵抗変化メモリ
KR101094384B1 (ko) * 2010-01-21 2011-12-15 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
KR20110090583A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 상변화 메모리 장치 및 그 형성 방법
WO2012073503A1 (ja) * 2010-12-03 2012-06-07 パナソニック株式会社 不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法
WO2013001742A1 (ja) 2011-06-27 2013-01-03 パナソニック株式会社 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
US8536562B2 (en) * 2012-02-22 2013-09-17 Micron Technology, Inc. Methods of forming memory structures and methods of forming memory arrays
KR20140109032A (ko) * 2013-03-05 2014-09-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법, 상기 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템 데이터 저장 시스템 및 메모리 시스템
US8963114B2 (en) * 2013-03-06 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive (1T1R) random access memory (RRAM) structure with dual spacers
KR102053926B1 (ko) * 2013-03-15 2019-12-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US9349953B2 (en) * 2013-03-15 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
KR20150036987A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103262240A (zh) * 2011-02-23 2013-08-21 松下电器产业株式会社 非易失性存储元件及其制造方法

Also Published As

Publication number Publication date
KR20160009476A (ko) 2016-01-26
KR101626225B1 (ko) 2016-05-31
US9257642B1 (en) 2016-02-09
US20160020390A1 (en) 2016-01-21
CN105280812A (zh) 2016-01-27

Similar Documents

Publication Publication Date Title
CN105280812B (zh) 用于rram的保护侧壁技术
US11889705B2 (en) Interconnect landing method for RRAM technology
TWI728205B (zh) 電阻式隨機存取記憶體裝置、記憶體裝置及其形成方法
KR102146761B1 (ko) Rram 성능을 향상시키기 위한 리캡층 스킴
US10109793B2 (en) Bottom electrode for RRAM structure
US11088323B2 (en) Top electrode last scheme for memory cell to prevent metal redeposit
CN104425715B (zh) 可变电阻存储器结构及其形成方法
US11018299B2 (en) Memory cell having resistance variable film and method of making the same
TW201740552A (zh) 半導體結構及其製造方法
TWI692889B (zh) 電阻式隨機存取記憶體結構及其製造方法
CN105514265A (zh) 具有底部电极的rram单元
US9257497B2 (en) Metal-insulator-metal (MIM) capacitor techniques
CN113838833B (zh) 半导体器件及其制造方法
TW201521250A (zh) 電阻式記憶體的形成方法
TWI495087B (zh) 電阻式記憶元件
CN104752606A (zh) 电阻式存储器的形成方法
CN115643788A (zh) 电阻式随机存取存储器及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant