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CN1052576C - 半导体器件 - Google Patents

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CN1052576C
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Abstract

在具有薄膜状有源层的一个场效应型器件中提供了一个薄膜状半导体器件，该器件包括在该有源层上的一个顶部侧栅极和连接到一稳定电位的一个底部侧栅极，底部侧栅极被提供在有源层和一基片之间。底部侧栅极可以电连接到场效应型器件的源极和漏极中的唯一一个极。本申请也公开了其制造方法。

Description

半导体器件
本发明关于一种绝缘栅型半导体器件，诸如具有在绝缘基片上形成的薄膜有源层(即一个有源区或沟道区)的薄膜晶体管(TFT)。本发明所属的领域是半导体集成电路、液晶显示器件、光学读出设备等。
目前对于在绝缘基片上具有薄膜有源层的绝缘栅型半导体器件人们已做了许多研究和开发，特别是对所谓的薄膜晶体管(TFTs)作了长期不懈的努力。这些TFT被试图用来控制在诸如LCD之类的显示器件中的矩阵结构的各象素。根据所用的材料和半导体的结晶状态，TFT被划分为非晶硅TFT和多晶硅TFT。然而，人们目前已研究了具有介于多晶态和非晶态之间的中间状态的材料，这种状态被称为半非晶态，被认为是一种在非晶结构层上漂移小晶体的状态。
多晶硅TFT还在单晶硅IC中作为所谓的SOI技术来使用，例如，在高度集成化的SRAM中用作荷载晶体管。然而，在这种情况下几乎不使用非晶硅TFT。
通常在非晶状态下半导体的电场迁移率是很小的，因此不可能采用半导体作为需要高速运行的TFT。同样，在非晶硅中，P型的电场迁移率是很小的，不可能产生P沟道型TFF(PMOS的TFT)。因此，不可能与N沟道型TFT(NMOS的TFT)结合在一起形成互补MOS电路(CMOS)。
然而，由非晶半导体所形成的TFT具有一个特性，即它们的截止(OFF)电流很小。因此，这种TFT已被用于不需要以极高速度运行的场合，如液晶有源矩阵晶体管，此时单向导电型TFT可被令人满意地使用，并且需要具有高电荷保持能力的TFT。
另一方面，多晶半导体与非晶半导体相比具有较大的电场迁移率。因此，在这种情况下，它可能导致高速运行。例如，利用采用经激光退火技术再结晶的硅膜的TFT，可以获得300cm2/Vs的大电场迁移率。考虑到在单晶硅基片上所形成的常规MOS晶体管的电场迁移率为大约500cm2/Vs这一事实，应该说上述值是很高的。此外，在单晶硅基片上的MOS电路的运行速度受到了基片和导线之间固有电容的极大限制。与此相反，由于TFT是位于绝缘基片上的，这种限制不再需要，因此可望获得极高的运行速度。
也可以从多晶硅得到PTFPTs以及NTFTs，因此可以形成CMOS电路。例如，在液晶显示器件中，人们知道一种所谓的单块结构，其中由多晶CMOS TFI不仅形成了有源矩阵部分，而且形成了外围电路(例如驱动器等)，在前面所述的SRAM中使用的TFT中人们也注意到了这一点，在这种情况下，PMOS通过TFT来形成，并且用作载荷晶体管。
然而，由于多晶TFT的电场迁移率比非晶TFT的大，多晶TFT通常具有增大了的漏泄电流以及很差的保持有源矩阵的象素的电荷E的性能。例如，在多晶TFT被用作液晶显示元件的情况下，由于一般情况下象素的尺寸是几百个平方微米，并且象素的容量很大，因此不存在严重问题。然而目前已采用细小象素以适应高分辩率，并且象素的容量变小，因此传统的象素不足以提供稳定的静态显示。
对于目前在这种多晶TFT中所固有的漏泄问题有多种解决手段。其一是使有源层变薄，已报道通过这一方法截止(OFF)电流会变小。例如，人们已知有源层的厚度为25nm，由此截止(OFF)电流可能小于10-13A。然而要对一个薄的半导体膜进行结晶可能会很困难，事实上人们已知道薄半导体膜不容易被结晶。
使有源层变薄的方法导致源/漏极区变薄。这是因为根据传统的生产方法，在形成半导体膜时使得源/漏极区在形成有源层时同时产生，源/漏极区与有源层具有同样的厚度，这也会导致源/漏极区的电阻变大。
由于这一原因，采用一种方法使几乎所有源/漏极区的厚度都增大，这意味着要另外采用一种掩膜过程，从产出率的角度来看这是不可取的。
根据本发明人的知识，在有源层的厚度为50nm或小于该值的TFT中，MOS阈值电压被大大地改变了，这一现象在NMOS情况下是很显著的。阈值电压可能是零或负值，如果这时CMOS是由TFT形成的，那么运行会是不稳定的。
另一方面，如果增大有源层的厚度，那么漏泄电流就会增大，该电流的幅值不是正比于有源层厚度的，因此，由于某些原因漏泄电流以一种非线性方式增大是很合理的。本发明人已研究并发现，当有源层较厚时，TFT的几乎所有漏泄电流可能以一种旁路方式流经基片侧面上的一部分有源层。可以找到两个原因。一个原因是有电荷被固定在基片和有源层之间的界面能区。另一个原因是可移动的离子如钠等从基片上进入有源层，从而使得在基片侧面的部分有源层导电。这后一原因可以通过增强清洁步骤的性能来加以克服。
然而，无论基片和有源层之间的界面怎样干净，也不能克服前一原因所产生的间题。例如，在基片上直接形成有源层可能会提高界面能区。因此，即使采用了具有高质量(其程度与栅极氧化膜的质量相同)的一种氧化膜(诸如硅的热氧化膜)作为衬底，并且在其上形成有源层，也不可能消除漏泄电流问题。这就是说，人们发现很难将固定电荷移走。
为了解决上述的缺陷或困难，根据本发明，在基片和有源层之间另外形成一个辅助栅极(以后称之为底部侧栅极)，这一栅极被保持一个适当的电势，从而上面所述的静止电荷可以被消除。
根据本发明，在具有薄膜状有源层的场效应器件中有薄膜状半导体器件，该器件包括位于有源层上的一个顶部侧栅极和连接到一个固定电位的一个底部侧栅极，该底部侧栅极位于有源层和基片之间。
根据本发明的另一方面，在具有薄膜状有源层的场效应型器件中有薄膜状半导体器件，该器件包括位于有源层上的一个顶部侧栅极，以及与该场效应型的源极和漏极中仅仅一个极电相连的一个底部侧栅极(后电极)，该底部侧栅极位于有源层和基片之间。
根据本发明的又另一方面，提供了一个薄膜状半导体器件，该器件在具有一个绝缘表面的一个基片上包括一个底部侧栅极(后电极)，提供了具有N型和P型杂质区的一个半导体层，用以覆盖该底部侧栅极，以及在半导体层上所提供的两个栅极，后述栅极的其中之一被置于底部侧栅极之外。在绝缘表面提供了一个P型晶体管，它包括一个有源区以及在该有源区上所提供的一个栅极。在绝缘表面提供一个n型晶体管，它包括另一个有源区以及在该另一有源区上所提供的另一栅极。P型晶体管和n型晶体管其中之一的有源区在后电极上提供。该后电极被保持在P型晶体管和n型晶体管其中之一的源极的电位上。
P沟道型晶体管的栅极最好位于底部侧栅极之外。
根据本发明，提供了一种产生薄膜状半导体器件的方法，该方法包括以下步骤：在具有绝缘表面的基片上有选择地形成具有第一导电型式的一个第一半导体覆盖膜；在该第一半导体覆盖膜上形成一个第一绝缘覆盖膜；形成一个第二半导体覆盖膜用以覆盖第一绝缘覆盖膜；在该第二半导体覆盖膜上形成一个第二绝缘覆盖膜；在该第二绝缘覆盖膜上形成至少两个栅极部位；将第一导电型式的杂质相对于栅极部位以一种自对准方式掺杂到第二半导体覆盖膜中；在掺杂步骤之后，相对于至少一个栅极部位以一种自对准方式将与第一导电型式相反的一种导电型式的杂质掺杂到在其下面不存在第一半导体覆盖膜的第二半导体覆盖膜中。
根据本发明，提供了一种生产薄膜型半导体器件的方法，它包括以下步骤：在具有一个绝缘表面的基片上形成一个第一导体覆盖层，该导体覆盖层是由主要由半导体和金属组成的一组材料中选出的某一种材料构成的；在该第一导体覆盖薄上形成一个第一绝缘覆盖膜；在该第一绝缘覆盖膜上形成一个第一半导体覆盖膜；在该第一半导体覆盖膜上形成一个第二绝缘覆盖膜；在该第二绝缘覆盖膜上形成刻蚀掩膜材料，在该刻蚀掩膜材料上形成一个孔眼，用刻蚀掩膜材料作为掩膜时，根据一种各向同性刻蚀过程，也就是说通过刻蚀掩膜的开口，在该第二绝缘覆盖膜上形成一个连接孔眼；在采用刻蚀掩膜材料作为掩膜时，根据一种各向异性刻蚀过程，在该第一精导体覆盖膜上形成一个孔眼(一个开口)；在采用刻蚀掩膜材料作为掩膜时，根据各向同性刻蚀过程和各向异性刻蚀过程之一在该第一绝缘覆盖膜上形成一个孔眼(一个开口)，从而形成连接在第一导体覆盖膜和第一半导体膜之间的一个电极。
图1A和1B示出了根据本发明的TFTs的发明原理；
图2A和2B是示例TFTs的剖面图；
图3A至3H示出个根据本发明的TFTs的运行；
图4示出了根据现有技术的TFTs的运行；
图5A至5F示出了根据本发明产生TFTs的步骤；
图6A至6F示出了根据本发明TFTs的应用；
图7A至7E示出了根据本发明制造TFTs的过程。
下面结合附图来描述本发明。
图1A和1B示出了本发明的发明原理。参考字符A表示现有技术中所熟知的一个栅极。参考字符B表示在底部侧所提供的一个栅极。这一底部侧栅极B可以被设置以便与源/漏极区的晶面表面重叠，如图1A所示。然而，在这种构置中，在源/漏极区与底部侧栅极之间的附加电容会增大。在需要高速运行等情况下，如图1B所示，可以采用这样的构置，即设置底部侧栅极B使得它不与源极区和漏极区之一或两者重叠。在任一种情况下，重要的是底部侧栅极与有源层的至少一部分重叠。为了保证本发明的优点，设置该底部侧电极可以尽可能多地横截有源层。
例如，在传统的NMOS中，当源极和栅极的电位保持为零而漏极的电位保持为10V时，在理想情况下漏极电流应该为零。然而，在基片上的固定电荷导致有源层保持在弱的反型状态，从而由于热激励会有漏极电流流动，这被示于图4中，也就是说，在传统的TFT中，一个弱反型区由基片侧面的固定电荷形成，如图4所示。由于无论对栅极施加什么电压固定电荷都不发生任何变化，它变成了漏泄电流的来源。然而，当有源层的厚度被极大地减小时，栅极的影响也作用到基片上，从而使得这一弱反型区被栅极电位所消除。假设没有任何好的原因来解释通过使有源层变薄可以减小漏泄电流的各种报道，那么可能基于前面所述的原因。然而，在图4所示的模型中，人们发现阈值电压很容易变化，而传统的方法不是一种主要解决手段。
本发明的目的是通过提供上述的底部侧栅极并且保持该底部侧栅极(后电极)的电位为零或负值来消除固定电荷的影响。图2A和2B示出了本发明的例子，其中一个底部侧栅极(一个后电极)通过在一部分绝缘膜中提供的一个接触孔眼与源极区电连接，从而使得底部侧栅极可以总是保持在与源极相同的电位。在图2A中，底部侧栅极9与源极区6和漏极区5完全重叠，由于在栅极9上不需要形成阶梯形部分，因此制造过程相对简单，并且产额提高。
为了生产具有这样一种结构的元件，执行以下步骤。这就是说，在基片上形成作为底部侧栅极9的一个覆盖膜和一个绝缘膜8。在绝缘膜8中形成一个连接孔10，并且在其中形成一个半导体层。这些组件要受到构图处理。然后，形成栅极绝缘膜4和栅极1，以及以一种自对准方式形成漏极区5和源极区6。其中没有搀加杂质的部分将成为有源层7，最后，在其上形成一个漏极2和一个源极3。用于上述步骤中的掩模的数目是4(当源极3和漏极2不是同时形成时数目为5)。
另一方面，图2B示出了底部侧栅极19与漏极区15不重叠的例子。底部侧栅极的阶梯导致一个反偏压被施加到栅极11，由于这一原因，可能会对栅极产生剥落或分离问题。与图2A所示的情况相比处理步骤的数目也增加了。这就是说，首先对底部侧栅极19构图，随后形成绝缘膜18以形成一个接触孔20，然后形成半导体层并对其进行构图，接着对栅极11构图。源极区14、漏极区15和有源区17是以一种自对准方式来形成的。在其上形成源极13和漏极12。用于前述步骤中的掩模数是5或6。在理想情况下，附加电容被减小，并且底部侧电极与一种自对准方式与源极区和漏极区一起形成，从而过程得以简化。
用于底部侧栅极9、19的材料应该考虑将要施加到该材料上的过程来选择。例如，在栅级绝缘膜是根据热氧化方法来形成的情况下，材料应该能耐受与该方法相关的高温，并且应该避免不同的有害元素从底部侧栅极材料渗入到有源层中。例如，如果有源层是由硅形成的，并且栅极绝缘膜是硅的一种热氧化膜，通常，最高处理温度超过1000℃。因此，需要一种搀杂多晶硅作为底部侧栅极材料。
在最高处理温度为大约600℃的一种低温处理中，也可以采用搀杂硅，但最好是采用低电阻材料，诸如铬、钽和钨。当然如果设计选择需要，也可采用任何其它材料。
图3A至3H示出了这样所构成的TFT的运行。图3A至3H示出了一种NMOS的情况。然而，在PMOS情况下，在这些图中所示的不等号应该被反向。首先对栅极电位VG等于源极电位Vs或漏极电位Vv中较低的一个时的情况进行解释。在这种情况下，如图4所示，由于源极和漏极的电位彼此不对称，其状态依赖于电位VD的幅值。当建立起Vs＜VD关系时，如图3A所示，栅极、底部侧栅极以及源极被保持在相同的电位，从而使得电子从这些区域被释放以形成耗尽区或积累区。与此相反，当建立起VD＜Vs关系时，如图3B所示，栅极侧是一个耗尽区，但是在底部侧栅极的侧面上形成了一个反向区以允许漏极电流流动。上面的讨论是很粗糙的，更严格地说应该考虑到阈值电压。本讨论是用来帮助理解本发明原理的。
在给定VD＞Vs和VG＜Vs的情况下，耗尽区扩展到所有的有源层(见图3c)，但在给定VD＞Vs和VG＞Vs的情况下，在栅极一侧形成反型区(见图3D)。在VD＜Vs和VG＜VD的情况下，也在底部栅极侧形成反型区以允许漏极电流流动(见图3E)，而在VD＜Vs和VG＞VD的情况下，反型区在两侧形成(见图3F)。
在VD等于Vs或基本上等于Vs的情况下，状态将变得更为复杂。也就是说，在这种情况下，由于没有电力线从源极到漏极(或从漏极到源极)穿过，固定电荷对底部栅极一侧的影响形成一个弱反型区，从而如在传统的TFT中一样产生漏泄电流(图3G和3H)。
实际上，使底部侧栅极保持在与源极或漏极相同的电位是便利的。如果不能满足这一条件，将底部栅极保持在与其它电源相同的电位也足够了。即使它被保持在与源极或漏极相同的电位，如果该电位保持不变，对于元件的操作特性也几乎没有有害影响。
例如，当漏泄量在截止(OFF)情况下被减小，并且导通/截止(ON/OFF)操作由TFT来执行时，这样选择电位以便实现图3A或3C(OFF状态)以及图3D或3F或图3H(ON状态)所示的状态。也可以用该元件来形成一个CMOS反相器电路。
固定电荷的问题主要在NMOS中显著。因此，PMOS采用与传统方法相同的方式来制造，本发明仅只应用于NMOS。然而，当电荷为负值时，该电荷即使在PMOS中也会产生问题，这时最好将本发明同时用于这两种情况。例1
下面将描述根据本发明通过高温处理来生产结晶硅TFTs的方法。在这一例子中，栅极和底部侧栅极是由搀杂多晶硅制成的。该制造过程在现有技术中是公知的，即对各种半导体集成电路采用的传统处理技术，因此，将省略对其所作的详细讨论。
根据低压CVD过程，在具有100至500nm，例如200nm的一个石英基片21上形成搀杂有1019至5×1020cm-3，例如8×1019cm-3磷的一种多晶硅薄膜。在氧气氛中保持1000℃进行热氧化，从而形成硅覆盖膜22和硅氧化膜23。氧化硅的厚度在50至200nm的范围内，最好是70nm。在这种情况下，可以形成没有搀入杂质的硅膜，然后可将杂质搀入到硅膜中，或者在硅膜被热氧化之后将杂质搀入其中。
在此之后，没有搀加杂质的非晶硅膜24被累积为具有100至1000nm的厚度，例如300nm。在该累积过程中，基片的温度被保持在450至500℃的范围内，如480℃。气体材料也可以是单硅烷或多硅烷(乙硅烷、三硅烷)。然而乙硅烷比由三硅烷构成的多硅烷要稳定，并且所形成的膜要比单硅烷所形成的膜要好。晶体在600℃在十二个小时内缓慢增长。到这一步骤为止的构置示于图5A。
随后，执行构图过程，从而形成岛状半导体区(即硅岛)和在其下方的后电极(底部侧栅极)。在氧气氛中通过热氧化形成厚度为50至500nm，例如150nm的一个硅氧化膜25，该膜25将作为栅极绝缘膜。这一状态示于图5B。
进而根据低压CVD方法，形成厚度在300至1000nm范围内，例如500nm，搀杂有磷的多晶硅膜，对该膜采用构图技术来形成栅极26。通过采用栅极作为掩膜以一种自对准方式来实行离子注入，并且该离子注入在1000℃退火以形成源极区28和漏极区27。然后在位于源极区28和漏极区27之间的岛状半导体区中形成一个有源区(沟道)。根据TEOS的一种等离子CVD方法形成一种绝缘材料29，在该绝缘材料上提供一个连接孔以形成漏极30。该状态被示于图5C。
在此之后形成源极。这一过程是很独特的，因此将对其作详细描述。在漏极被形成之后，形成要被设置在层间的一种绝缘材料31。采用旋涂过程形成一种光致抗蚀剂32。产生一个孔眼33用作源电极的连接孔。
随后，采用各向同性刻蚀技术，诸如各向同性干刻蚀过程或各向同性湿刻蚀过程来刻蚀中间绝缘层和栅极绝缘覆盖物(两者都由氧化硅构成)。在这种情况下，需要有选择地和单独地刻蚀氧化硅覆盖物。例如，最好采用一种氢氟酸作为刻蚀液。在一相当长的浸蚀时间过程中，浸蚀扩展到连接孔的侧壁。从而形成大于孔眼33的连接孔34。这一状态示于图5D。
然后，实行一种各向异性刻蚀过程，诸如RIE(活性离子刻蚀)，从而基本相当于孔眼33来浸蚀源极区28以形成一个连接孔35。这一状态被示于图5E。在此之后，呈现在源极区和底部侧栅极之间的一个薄氧化硅层被消除。
当光致抗蚀剂被消除后，形成由金属导线材料构成的源极36。也就是说，通过上述的两步刻蚀过程，在源极区和底部侧栅极之间产生了具有充足连接孔的充足接触。如图5F所示。由此即完成了TFT。由图5F可看出，在后电极和有源区之间存在一层绝缘膜。
如图6A所示组合由此形成的NMOS和PMOS的TFTs可构成一个CMOS反相电路。该电路的电路图示于图6B。在这一反相电路中，底部侧栅极总是保持为源极的电位(在PMOS情况下为VH，在NMOS情况下为VL)。这就是说，在静态状况下，如果Vin是VH(即Vout是VL)，那么NMOS处于图3H所示的状态，而PMOS处于图3A所示的状态。与此相反，如果Vin为VL(即Vout是VH)，那么NMOS处于图3A所示的状态，而PMOS处于图3H所示的状态，从而极大地抑制了基片上的漏泄电流。
为什么仅仅通过使底部侧栅极保持与源极相同的电位就能减小漏泄电流呢？其原因将在下面进行解释。
这就是说，假设在NMOS中漏极61的电位高于源极63的电位，如图6C所示，假设没有底部侧栅极，或者即使有底部侧栅极，但是该底部侧栅极64处于一种漂移状态，那么从漏极到源极的电力线直接向前横切有源区62，如图6C所示。然而，如果底部侧栅极保持与源极相同的电位，那么固有指向源极的该部分电力线被吸向底部侧栅极，并如图6D所示弯曲。
事实上，由于在有源层区和绝缘覆盖物之间的界面上呈现固定电荷，因此该过程更复杂。也就是说，如果没有底部侧栅极或它处于漂移状态，电力线会受到固定电荷(其极性为正)的影响，从而产生具有从绝缘覆盖物(或底部侧栅极)指向有源层的分量的电力线。由于电力线的形状表示绝缘膜(或底部侧栅极)的电位高于有源层内侧的电位，电子会受到电位的吸引，从而靠近绝缘膜界面产生一个弱反型区。由于该反型区从漏极到源极持续产生，因此它导致漏泄电流。
另一方面，当底部侧栅极保持与源极相同的电势时，即使在有源层和绝缘膜(或底部侧栅极)之间呈现固定电荷，由于从漏极发射的电力线有一个指向底部侧栅极的分量，因此，两部分电力线彼此抵消，从而从底部侧栅极到有源层表面几乎没有电力线。同样，即使具有这一分量的电力线是部分产生的，由于电力线不是在源极至漏极之间的整个区域产生的，因此几乎不必担心会产生漏泄电流。
因此，通过使底部侧栅极保持为源极电位，可以极大地减小漏泄电流。例如，在CMOS电路的情况下，在静态状况下维护电流基本上是NMOS和PMOS的漏泄电流的和。然而，在传统的TFTs中，如果漏极电压为5V，那么大约有1PA的电流流过。例如在1Mbit的静态RAM中，有大约2百万个CMOS反相电路，为了保正存储器工作，那么总要流过约2微安的电流。
然而，根据本发明，漏泄电流被显著减小，一个CMOS反相器的维护电流被减小到0.01至0.1PA。因此，1Mbit SRAM的保持电流被减小到0.02至0.2微安。当本发明被应用于给SRAM提供后备电池的非易失性存贮器中时，相比于传统技术而言，可以延长电池的服务寿命10至100倍。
应该注意到，除了在传统的CMOS反相电路中作为设计因素所引入的栅极和沟道电容C1之外，还存在经由底部侧栅极的漏极和源极固有电容C2和C3。该电容作为负载在反相器运行中减小其信号传输速度并且增大消耗功率。根据简单计算，信号延迟时间正比于C2和C3之和，而消耗功率正比于该和的四阶指数值。
因此，需要尽可能地减小固有电容。事实上，由于固定电荷几乎总为正电荷，它不对PMOS产生相反作用。因此，有效的做法是采用与传统方法具有相同结构的PMOS，而将本发明的底部侧栅极仅仅用于NMOS。在一种简单考虑中，可以将固有电容减小到包含C2和C3的电容值的一半，从而将固有电容所产生的功率损耗减小到原有水平的十六分之一。例2
在下面的例子中将描述根据本发明的一种高温处理过程来制造结晶硅TFTs的方法。在该例子中，栅极和底部侧栅极都是由搀杂多晶硅形成的。制造技术是公知的对各种半导体集成电路的处理技术，因此不对此作详细解释。
在与例1相同的条件下搀杂有磷(n型杂质)的一层多晶硅膜被形成在石英基片(绝缘基片)71上，并对其进行构图处理以形成一个底部侧栅极72。该膜在氧气氛下进行热氧化以形成一层氧化硅膜73。在此之后，在与例1相同的条件下，在其上聚积没有搀入杂质的一层非晶硅膜，并且通过热退火过程使结晶生长，如图7A所示。
随后，在膜上进行构图处理，以形成一个岛状半导体区(硅岛)，并且以与例1相同的方式形成热氧化膜72。进而由搀杂硅来形成NMOS的栅极77和PMOS的栅极76，并且以一种自校准方式将N型杂质注入到岛状半导体区以形成一个杂质区78。在这种情况下，虽然将杂质(例如磷或砷)注入到底部侧栅极，由于底部侧栅极本身是N型的，因此没有什么问题。这一状态示于图7B。
然后，所示TFT的右侧部分被覆盖以光刻胶之类的光致抗蚀剂，并且对没有提供在底部侧栅极72上的硅膜74的一部分注入P型杂质离子(硼等)。通过这些步骤即生成了PMOS的源极79和漏极80以及NMOS的源极82和漏极81。这一状态示于图7C。
此外，将感光性树脂作用于物体的所有表面。在形成连接孔的地方形成孔眼85至87。然后，用与例1同样的处理过程，通过各向同性刻蚀处理在层与栅极氧化膜(两者都由氧化硅构成)之间的绝缘层中形成连接孔(开口)88至90。在任何情形下，连接孔都被扩张得大于在抗蚀剂中形成的孔。此外，根据各向异性刻蚀处理，硅层被刻蚀到孔眼85至87，对于连接孔90，在连接孔90之下的薄氧化硅层也被刻蚀。该状态示于图7D。
最后，用金属材料形成电极91至93作为导电区域。这一状态示于图7E。如图7E所示，后电极与n型晶体管的源极连接。电极91是作为高电位形成的，电极93是作为低电位形成的，而电极92是作为输出端而形成的以便形成一反相器。人们担心由此而生成的反相器与根据例1的反相器相比具有大的PMOS漏泄。然而，通常而言，根据本发明的NMOS的漏泄电流减小了一或两个数字，而PMOS的漏泄电流改善了大约一个数字或小于一个数字。结果，即使本发明仅仅应用于NMOS，在NMOS和PMOS之间的漏泄电流的差也减小了。因此，CMOS反相电路的特性的衰退没有特别观察到。
在CMOS反相器中，在高电压输入情况下(此时NMOS接通，而PMOS断开)，漏泄电流依赖于PMOS的漏泄电流，而在低电压输入情况下(此时NMOS断开而PMOS接通)，漏泄电流依赖于NMOS的漏泄电流。在传统的TFTs中，NMOS的漏泄电流比PMOS的漏泄电流大100倍或更多，当将此作用于SRAM电路时，在一个单一的存储单元中，任一反相器都处于低电压输入状态(此时NMOS断开而PMOS接通)。总之，SRAM电路的漏泄电流依赖于NMOS的漏泄电流。
因此，在实际应用中，如这一例子所示，通过仅仅在NMOS上提供底部侧栅极，足以将NMOS的漏泄电流减小1至两个数字。如果对NMOS和PMOS都提供底部侧栅极，那么几乎所有的漏泄电流都依赖于NMOS。因此，当考虑到底部侧栅极和漏极的固有电容时，在PMOS上不提供底部侧栅极是很合理的。
如上所述，可以制造具有良好特性、且极小漏泄电流的TFTs。如上所述也可以通过组合TFTs来增强CMOS的特性。TFTs可以被用于高速存贮器和高速逻辑电路以及液晶显示和图象传感器。本发明可以被用于这些设备，此外，它可以增强这些设备的各种性能，诸如可靠性和功耗。在特例中，考虑高温处理，并且讨论了对其适用的特殊方法。显然，本发明也可适用于低温处理。顺便说说，在采用低温处理的情况下，本申请人的日本专利申请特开昭HEI 4-38637和HEI 4-54322中所示的阳极氧化处理可有效地应用于本发明中。
TFTs也被用于传统的多晶集成电路中。然而，很显然，可以采用根据本发明的TFTs来替代常规MOS晶体管以进一步增强电路的特性，而不仅仅只起传统的辅助作用。因此本发明的工业价值是很大的。

Claims (4)

1.一种半导体器件包括：
在一个基片上提供的一个半导体层；
在所述半导体层上形成的源极和漏极；
在所述源极和所述漏极之间的所述半导体层形成的沟道区；
在所述沟道区上提供的一个栅电极；
设置在所述栅电极和所述沟道之间的栅绝缘层；
位于所述沟道区下面的一个后电极；和
置于所述沟道区和所述后电极之间的绝缘膜，其中所述后电极和所述源极电连接。
2.根据权利要求1的半导体器件，其中所述后电极延伸到所述沟道区的侧边缘之外，以和所述源极和所述漏极重叠。
3.根据权利要求1的半导体器件，其中所述后电极和所述半导体层的宽度相同。
4.根据权利要求1的半导体器件，其中所述漏极从所述后电极向外偏置。
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Families Citing this family (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
JP3450376B2 (ja) * 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100294026B1 (ko) 1993-06-24 2001-09-17 야마자끼 순페이 전기광학장치
JP3613594B2 (ja) * 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
KR100291971B1 (ko) 1993-10-26 2001-10-24 야마자끼 순페이 기판처리장치및방법과박막반도체디바이스제조방법
US7081938B1 (en) * 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3377853B2 (ja) * 1994-03-23 2003-02-17 ティーディーケイ株式会社 薄膜トランジスタの作製方法
JPH07302912A (ja) * 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
JPH08264802A (ja) * 1995-03-28 1996-10-11 Semiconductor Energy Lab Co Ltd 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ
JP3527034B2 (ja) * 1996-09-20 2004-05-17 株式会社半導体エネルギー研究所 半導体装置
JP3918248B2 (ja) * 1997-09-26 2007-05-23 ソニー株式会社 固体撮像素子およびその駆動方法
JP2001051292A (ja) 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
US6297519B1 (en) * 1998-08-28 2001-10-02 Fujitsu Limited TFT substrate with low contact resistance and damage resistant terminals
JP2000111945A (ja) * 1998-10-01 2000-04-21 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP4076648B2 (ja) 1998-12-18 2008-04-16 株式会社半導体エネルギー研究所 半導体装置
JP4008133B2 (ja) * 1998-12-25 2007-11-14 株式会社半導体エネルギー研究所 半導体装置
US8158980B2 (en) 2001-04-19 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor
JP4202502B2 (ja) 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
JP3875455B2 (ja) * 1999-04-28 2007-01-31 株式会社東芝 半導体装置の製造方法
EP2256808A2 (en) 1999-04-30 2010-12-01 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method therof
KR100333275B1 (ko) * 1999-05-20 2002-04-24 구본준, 론 위라하디락사 액정표시장치의 ｔｆｔ 및 그 제조방법
TW513753B (en) 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
TW504846B (en) * 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6509616B2 (en) 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP4731718B2 (ja) * 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
US6952023B2 (en) * 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US6534822B1 (en) * 2001-07-17 2003-03-18 Advanced Micro Devices, Inc. Silicon on insulator field effect transistor with a double Schottky gate structure
US6639246B2 (en) 2001-07-27 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4275336B2 (ja) 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4084080B2 (ja) * 2002-05-10 2008-04-30 株式会社日立製作所 薄膜トランジスタ基板の製造方法
US6855988B2 (en) * 2002-07-08 2005-02-15 Viciciv Technology Semiconductor switching devices
US7112994B2 (en) * 2002-07-08 2006-09-26 Viciciv Technology Three dimensional integrated circuits
US20040004251A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Insulated-gate field-effect thin film transistors
US7673273B2 (en) * 2002-07-08 2010-03-02 Tier Logic, Inc. MPGA products based on a prototype FPGA
US6992503B2 (en) * 2002-07-08 2006-01-31 Viciciv Technology Programmable devices with convertibility to customizable devices
US7129744B2 (en) * 2003-10-23 2006-10-31 Viciciv Technology Programmable interconnect structures
US7812458B2 (en) * 2007-11-19 2010-10-12 Tier Logic, Inc. Pad invariant FPGA and ASIC devices
US8643162B2 (en) 2007-11-19 2014-02-04 Raminda Udaya Madurawe Pads and pin-outs in three dimensional integrated circuits
US7307317B2 (en) * 2003-04-04 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, CPU, image processing circuit and electronic device, and driving method of semiconductor device
JP2004319651A (ja) * 2003-04-14 2004-11-11 Seiko Epson Corp メモリの素子及びその製造方法
JP4603248B2 (ja) * 2003-06-19 2010-12-22 株式会社Kenzan 半導体素子およびそれを備えた論理回路
US7030651B2 (en) 2003-12-04 2006-04-18 Viciciv Technology Programmable structured arrays
US7487373B2 (en) 2004-01-30 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Wireless semiconductor device having low power consumption
US20050182060A1 (en) * 2004-02-13 2005-08-18 Kelly Michael G. 2-Substituted and 4-substituted aryl nitrone compounds
US7407843B2 (en) * 2004-04-23 2008-08-05 Sharp Laboratories Of America, Inc. Four-transistor Schmitt trigger inverter
US20060166415A1 (en) * 2004-06-07 2006-07-27 Sharp Laboratories Of America, Inc. Two-transistor tri-state inverter
US7532187B2 (en) * 2004-09-28 2009-05-12 Sharp Laboratories Of America, Inc. Dual-gate transistor display
US20060068532A1 (en) * 2004-09-28 2006-03-30 Sharp Laboratories Of America, Inc. Dual-gate thin-film transistor
US7489164B2 (en) 2004-05-17 2009-02-10 Raminda Udaya Madurawe Multi-port memory devices
US8123896B2 (en) * 2004-06-02 2012-02-28 Semiconductor Energy Laboratory Co., Ltd. Laminating system
US7064574B1 (en) 2004-06-08 2006-06-20 Xilinx, Inc. PLD memory cells utilizing metal-to-metal capacitors to selectively reduce susceptibility to single event upsets
US7110281B1 (en) * 2004-06-08 2006-09-19 Xilinx, Inc. Memory cells utilizing metal-to-metal capacitors to reduce susceptibility to single event upsets
US7591863B2 (en) * 2004-07-16 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Laminating system, IC sheet, roll of IC sheet, and method for manufacturing IC chip
JP2006066573A (ja) 2004-08-26 2006-03-09 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US20070262377A1 (en) * 2004-11-10 2007-11-15 Gil Asa Transistor Structure and Method of Manufacturing Thereof
US7709313B2 (en) * 2005-07-19 2010-05-04 International Business Machines Corporation High performance capacitors in planar back gates CMOS
US7411213B2 (en) * 2006-04-03 2008-08-12 Chunghwa Picture Tubes, Ltd. Pixel structure, thin film transistor array substrate and liquid crystal display panel
JP4748456B2 (ja) * 2006-09-26 2011-08-17 カシオ計算機株式会社 画素駆動回路及び画像表示装置
US7400015B1 (en) * 2007-01-15 2008-07-15 International Business Machines Corporation Semiconductor structure with field shield and method of forming the structure
US7898009B2 (en) * 2007-02-22 2011-03-01 American Semiconductor, Inc. Independently-double-gated transistor memory (IDGM)
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8441018B2 (en) * 2007-08-16 2013-05-14 The Trustees Of Columbia University In The City Of New York Direct bandgap substrates and methods of making and using
US7684232B1 (en) 2007-09-11 2010-03-23 Xilinx, Inc. Memory cell for storing a data bit value despite atomic radiation
US7635988B2 (en) * 2007-11-19 2009-12-22 Tier Logic, Inc. Multi-port thin-film memory devices
US20090128189A1 (en) * 2007-11-19 2009-05-21 Raminda Udaya Madurawe Three dimensional programmable devices
US7573293B2 (en) * 2007-12-26 2009-08-11 Tier Logic, Inc. Programmable logic based latches and shift registers
US7602213B2 (en) * 2007-12-26 2009-10-13 Tier Logic, Inc. Using programmable latch to implement logic
US7795913B2 (en) * 2007-12-26 2010-09-14 Tier Logic Programmable latch based multiplier
US7573294B2 (en) * 2007-12-26 2009-08-11 Tier Logic, Inc. Programmable logic based latches and shift registers
KR101213707B1 (ko) * 2008-07-08 2012-12-18 엘지디스플레이 주식회사 폴리실리콘 박막트랜지스터 및 그 제조방법
US8230375B2 (en) 2008-09-14 2012-07-24 Raminda Udaya Madurawe Automated metal pattern generation for integrated circuits
DE102009045052B4 (de) * 2008-09-30 2013-04-04 Infineon Technologies Ag Bereitstellen einer Versorgungsspannung für eine Ansteuerschaltung eines Halbleiterschaltelements
KR101310473B1 (ko) 2008-10-24 2013-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101712340B1 (ko) * 2009-10-30 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 구동 회로를 포함하는 표시 장치, 및 표시 장치를 포함하는 전자 기기
WO2011065059A1 (ja) * 2009-11-27 2011-06-03 シャープ株式会社 薄膜トランジスタとその製造方法、半導体装置とその製造方法、並びに表示装置
JP2011216759A (ja) * 2010-04-01 2011-10-27 Seiko Epson Corp 結晶化シリコン層の製造方法、半導体装置の製造方法、電気光学装置の製造方法、半導体装置、電気光学装置および投射型表示装置
CN103081108B (zh) * 2010-09-09 2016-08-03 夏普株式会社 薄膜晶体管基板及其制造方法、显示装置
US9502312B2 (en) 2010-11-29 2016-11-22 Qualcomm Incorporated Area efficient field effect device
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
US9214538B2 (en) 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
US8803242B2 (en) 2011-09-19 2014-08-12 Eta Semiconductor Inc. High mobility enhancement mode FET
US9048136B2 (en) 2011-10-26 2015-06-02 GlobalFoundries, Inc. SRAM cell with individual electrical device threshold control
US9029956B2 (en) 2011-10-26 2015-05-12 Global Foundries, Inc. SRAM cell with individual electrical device threshold control
US20130207102A1 (en) * 2012-02-15 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103456744B (zh) * 2013-09-05 2016-08-17 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置
CN105793773B (zh) * 2013-12-02 2019-01-01 夏普株式会社 液晶面板及其使用的有源矩阵基板
EP2911204A1 (en) * 2014-02-19 2015-08-26 Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO Bottom gate thin film transistor device and circuit
US20150255510A1 (en) 2014-03-06 2015-09-10 Kabushiki Kaisha Toshiba Semiconductor device
US9818880B2 (en) * 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
CN107533819A (zh) * 2015-05-25 2018-01-02 夏普株式会社 显示装置的驱动电路
KR102356986B1 (ko) * 2015-07-16 2022-02-03 삼성디스플레이 주식회사 표시 패널, 이를 포함하는 표시 장치 및 이의 구동 방법
JP6920785B2 (ja) * 2015-08-19 2021-08-18 株式会社ジャパンディスプレイ 表示装置
CN106571389B (zh) * 2015-10-10 2020-08-07 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9966435B2 (en) 2015-12-09 2018-05-08 Qualcomm Incorporated Body tied intrinsic FET
US10181424B2 (en) 2016-04-12 2019-01-15 Semiconductor Energy Laboratory Co., Ltd. Peeling method and manufacturing method of flexible device
US10170600B2 (en) 2017-01-12 2019-01-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102592105B1 (ko) * 2018-08-06 2023-10-20 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102517126B1 (ko) * 2018-09-28 2023-04-03 삼성디스플레이 주식회사 표시 장치
US12219778B2 (en) * 2020-06-29 2025-02-04 Taiwan Semiconductor Manufacturing Company Limited Multi-gate selector switches for memory cells and methods of forming the same

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5732641A (en) 1980-08-06 1982-02-22 Seiko Epson Corp Semiconductor device
JPS58115850A (ja) 1981-12-28 1983-07-09 Seiko Epson Corp アクテイブマトリツクスパネル
JPS59204274A (ja) 1983-05-06 1984-11-19 Seiko Instr & Electronics Ltd 薄膜トランジスタ
JPS6081869A (ja) 1983-10-12 1985-05-09 Seiko Epson Corp 薄膜トランジスタの駆動方法
JPH0727975B2 (ja) 1984-01-25 1995-03-29 セイコーエプソン株式会社 相補型薄膜トランジスタの製造方法
JPS6167269A (ja) * 1984-09-07 1986-04-07 Sharp Corp 半導体素子
JPS6188565A (ja) * 1984-10-05 1986-05-06 Sony Corp 電界効果型トランジスタ
DE3587100T2 (de) 1984-10-09 1993-09-09 Fujitsu Ltd Verfahren zur herstellung einer auf der halbleiter-auf-isolator-technologie basierenden integrierten schaltung.
US4748485A (en) * 1985-03-21 1988-05-31 Hughes Aircraft Company Opposed dual-gate hybrid structure for three-dimensional integrated circuits
JPS61220371A (ja) 1985-03-26 1986-09-30 Toshiba Corp 絶縁基板上ｍｏｓ形集積回路装置
JPS625661A (ja) 1985-07-01 1987-01-12 Nec Corp 薄膜トランジスタ
JPH0680799B2 (ja) 1985-11-18 1994-10-12 富士通株式会社 相補形ｍｏｓ集積回路
JPH0777264B2 (ja) 1986-04-02 1995-08-16 三菱電機株式会社 薄膜トランジスタの製造方法
JPS6419761A (en) 1987-07-14 1989-01-23 Ricoh Kk Thin film transistor
US5140391A (en) 1987-08-24 1992-08-18 Sony Corporation Thin film MOS transistor having pair of gate electrodes opposing across semiconductor layer
JP2737780B2 (ja) 1987-08-24 1998-04-08 ソニー株式会社 Ｍｏｓトランジスタ
JPS6453460A (en) 1987-08-24 1989-03-01 Sony Corp Mos transistor
JP2666293B2 (ja) 1987-08-31 1997-10-22 ソニー株式会社 Ｍｏｓトランジスタの製造方法
US5327001A (en) 1987-09-09 1994-07-05 Casio Computer Co., Ltd. Thin film transistor array having single light shield layer over transistors and gate and drain lines
GB2211022B (en) * 1987-10-09 1991-10-09 Marconi Electronic Devices A semiconductor device and a process for making the device
US4977105A (en) 1988-03-15 1990-12-11 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing interconnection structure in semiconductor device
JPH0215676A (ja) 1988-07-01 1990-01-19 Ricoh Co Ltd 薄膜　トランジスタ
JPH02109341A (ja) 1988-10-19 1990-04-23 Fuji Xerox Co Ltd 薄膜トランジスタの製造方法
JP2817246B2 (ja) 1989-08-25 1998-10-30 カシオ計算機株式会社 フォトセンサ
US4996575A (en) * 1989-08-29 1991-02-26 David Sarnoff Research Center, Inc. Low leakage silicon-on-insulator CMOS structure and method of making same
US5103277A (en) * 1989-09-11 1992-04-07 Allied-Signal Inc. Radiation hard CMOS circuits in silicon-on-insulator films
US5275972A (en) 1990-02-19 1994-01-04 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window
US5124769A (en) * 1990-03-02 1992-06-23 Nippon Telegraph And Telephone Corporation Thin film transistor
JPH03256365A (ja) * 1990-03-06 1991-11-15 Sharp Corp 半導体装置およびその製造方法
US5198379A (en) * 1990-04-27 1993-03-30 Sharp Kabushiki Kaisha Method of making a MOS thin film transistor with self-aligned asymmetrical structure
JP2502787B2 (ja) * 1990-04-27 1996-05-29 シャープ株式会社 Ｍｏｓ型薄膜トランジスタの製造方法
FR2664095B1 (fr) 1990-06-28 1993-12-17 Commissariat A Energie Atomique Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis.
US5075237A (en) 1990-07-26 1991-12-24 Industrial Technology Research Institute Process of making a high photosensitive depletion-gate thin film transistor
KR920008834A (ko) * 1990-10-09 1992-05-28 아이자와 스스무 박막 반도체 장치
JPH0824193B2 (ja) * 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
DE69128876T2 (de) 1990-11-30 1998-08-06 Sharp Kk Dünnfilm-Halbleitervorrichtung
US5420048A (en) 1991-01-09 1995-05-30 Canon Kabushiki Kaisha Manufacturing method for SOI-type thin film transistor
CA2061796C (en) 1991-03-28 2002-12-24 Kalluri R. Sarma High mobility integrated drivers for active matrix displays
JP2776059B2 (ja) 1991-06-11 1998-07-16 日本電気株式会社 絶縁ゲート電界効果トランジスタ
US5185535A (en) * 1991-06-17 1993-02-09 Hughes Aircraft Company Control of backgate bias for low power high speed CMOS/SOI devices
EP0523856A3 (en) 1991-06-28 1993-03-17 Sgs-Thomson Microelectronics, Inc. Method of via formation for multilevel interconnect integrated circuits
JPH0590586A (ja) * 1991-09-30 1993-04-09 Nec Corp 薄膜トランジスタ
US5273921A (en) 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
GB9208324D0 (en) 1992-04-15 1992-06-03 British Tech Group Semiconductor devices
US5807772A (en) 1992-06-09 1998-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for forming semiconductor device with bottom gate connected to source or drain
JP3254007B2 (ja) 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
US5359219A (en) 1992-12-04 1994-10-25 Texas Instruments Incorporated Silicon on insulator device comprising improved substrate doping
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
US5818076A (en) * 1993-05-26 1998-10-06 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
GB9321659D0 (en) 1993-10-20 1993-12-08 Ciba Geigy Ag Pigment compositions
US5604368A (en) 1994-07-15 1997-02-18 International Business Machines Corporation Self-aligned double-gate MOSFET by selective lateral epitaxy
US5497019A (en) 1994-09-22 1996-03-05 The Aerospace Corporation Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods
US6054734A (en) * 1996-07-26 2000-04-25 Sony Corporation Non-volatile memory cell having dual gate electrodes

Also Published As

Publication number Publication date
CN100557491C (zh) 2009-11-04
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