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CN105051908B - 薄膜晶体管阵列 - Google Patents

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CN105051908B
CN105051908B CN201480017046.2A CN201480017046A CN105051908B CN 105051908 B CN105051908 B CN 105051908B CN 201480017046 A CN201480017046 A CN 201480017046A CN 105051908 B CN105051908 B CN 105051908B
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Abstract

本发明提供栅极‑源极间容量或源极‑像素间容量小、不易劣化且缺陷少的薄膜晶体管阵列。本发明的薄膜晶体管阵列在绝缘基板上具有栅电极、栅极配线、电容器电极、电容器配线、栅绝缘膜、以及在俯视下在与栅电极重叠的区域内具有彼此的间隙的源电极及漏电极，至少在所述间隙中具有半导体图案，所述薄膜晶体管阵列具有源极配线、连接于漏电极并在俯视下与电容器电极重叠的像素电极和覆盖在半导体图案上的保护层，其中，在俯视下，漏电极为1根等宽的线状，源电极是线状且是距离漏电极隔着一定间隔将漏电极包围的护套形状，源极配线按照将多个源电极间连接的方式形成并且比下述区域的宽度细，所述区域是将半导体图案中位于所述间隙的部分沿着垂直于栅极配线延伸方向的方向延长的区域。

Description

薄膜晶体管阵列
技术领域
本发明涉及薄膜晶体管阵列，特别是涉及适于挠性基板和印刷法的薄膜晶体管阵列。
背景技术
以将半导体自身为基板的晶体管或集成电路技术为基础，在玻璃基板上制造无定形硅(a-Si)或多晶硅(poly-Si)的薄膜晶体管(Thin Film Transistor：TFT)阵列，应用在液晶显示器或电泳显示器等中(非专利文献1)。作为TFT，例如使用图11那样的TFT(图11中半导体形状并未明示)。这里，TFT起到开关的作用，通过赋予至栅极配线2’的选择电压而使TFT为开时，将赋予至源极配线4’的信号电压写入到连接于漏极5的像素电极7中。所写入的电压被保持在由像素电极7/栅绝缘膜/电容器电极10构成的蓄积电容器中。栅绝缘膜相比较于栅电极2、栅极配线2’、电容器电极10及电容器配线10’更处于上层，相比较于源电极4、源极配线4’、漏电极5、像素电极7及未图示出的半导体图案更处于下层。由电容器配线10’向电容器电极10施加电压。这里，在为TFT阵列时，源极及漏极的作用会随所写入的电压的极性而发生改变，因此无法通过动作的特征来决定源极及漏极的名称。因此，为了方便统一了称呼，即将其中一者称作源极、将另一者称作漏极。本发明中，将连接于配线的一者称作源极、将连接于像素电极的一者称作漏极。
现有技术文献
专利文献
专利文献1：国际公开第2010/107027号
非专利文献
非专利文献1：松本正一编著：《液晶ディスプレイ技術－アクティブマトリクスLCD－(液晶显示器技术-有源矩阵LCD-)》産業図書(产业图书)、1996年11月发行、p.55
发明内容
发明要解决的技术问题
作为适于印刷法的TFT阵列，我们发明了如图12～14所示在源极配线区域内具有沟槽部、并用条带绝缘层将沟槽部及源极配线覆盖的结构(专利文献1)。通过该结构，由于无需在源极配线4’之外设置TFT区域，因此可以制成像素电极7的面积大的TFT。
但是，在图12所示的梳子形结构中，漏电极5中存在多个与栅电极2具有重叠且未形成沟槽的部分、即用于给电直至沟槽的部分11(图15)，因此具有栅极-漏极间容量(＝栅极-像素间容量)增大、栅电压从开变成关时的电压变化影响像素电位的所谓栅极连通电压增大、显示品质变差的问题。
另外，在为图13那样的T字形或图14那样的L字形时，当增大沟槽长度时，源极配线4’的宽度变宽成其2倍，从而具有栅极-源极间容量增大的问题(图16的(a)、17的(a))。另外，在如图16的(b)或图17的(b)那样为具有层间绝缘膜8及上部像素电极9的结构时，具有源极-像素间容量增大的问题。当栅极-源极间容量大时，由于流过过剩的充放电电流，因此耗电增大。另外，当源极-像素间容量大时，源极电压的变化影响像素电位的源线耦合增大，显示品质变差。
另外，在如图15、16的(c)、17的(c)那样在形成沟槽的部分的漏电极5及/或源电极4中存在内角小于180°的角部12时，由于电流集中在其顶点部分，因此具有漏电极5及/或源电极4和顶点附近的半导体图案6易于劣化的问题。
进而，在栅电极2与电容器电极10的间隔小的部分中，具有易于发生栅极-电容器间短路的问题。
本发明鉴于上述现有技术的状况而作出，其目的在于提供栅极-源极间容量小、源极-像素间容量小、栅极-漏极间容量(＝栅极-像素间容量)小、不易劣化且缺陷少的薄膜晶体管阵列。
用于解决课题的方法
用于解决上述课题的本发明的一个方面是一种薄膜晶体管阵列，其在绝缘基板上具有：栅电极及连接于栅电极的栅极配线和电容器电极及连接于电容器电极的电容器配线；栅绝缘膜；以及俯视下在与栅电极重叠的区域内具有彼此的间隙的源电极及漏电极，
至少在源电极与所述漏电极的间隙中具有半导体图案，
且所述薄膜晶体管阵列具有：连接于源电极的源极配线；连接于漏电极并在俯视下与所述电容器电极重叠的像素电极；以及覆盖在半导体图案上的保护层，其中，
在俯视下，漏电极为1根等宽的线状，源电极是线状且是距离漏电极隔着一定间隔将漏电极包围的护套形状，源极配线按照将多个源电极间连接的方式形成、并且比下述区域的宽度细，所述区域是将半导体图案中位于源电极与漏电极的间隙的部分沿着垂直于栅极配线的延伸方向的方向延长的区域。
另外，也可以是下述的薄膜晶体管阵列：在俯视下，源极配线被收容在将半导体图案中位于源电极与漏电极之间的部分沿着垂直于栅极配线的延伸方向的方向延长的区域的内部。
另外，还可以是下述的薄膜晶体管阵列：在俯视下，漏电极从平行于栅极配线的延伸方向的方向向平行于源极配线的延伸方向的方向弯曲并延展，源电极的护套形状沿着漏电极的延展方向呈曲线状。
另外，还可以是下述的薄膜晶体管阵列：在俯视下，漏电极的前端发圆，源电极的护套形状的前端沿着所述漏电极的前端呈曲线状。
另外，还可以是下述的薄膜晶体管阵列：在俯视下，半导体图案为在沿着源极配线的延伸方向的方向上横跨多个薄膜晶体管的连续的条带形状。
另外，还可以是下述的薄膜晶体管阵列：在俯视下，半导体图案的边缘与漏电极及包围该漏电极的源电极的护套形状的开口部前端附近交叉。
另外，还可以是下述的薄膜晶体管阵列：在俯视下，保护层为在沿着源极配线的延伸方向的方向上横跨多个薄膜晶体管的连续的条带形状。
另外，还可以是下述的薄膜晶体管阵列：在俯视下，栅电极并非长方形、而是沿着源电极的曲线状的曲线状或多边形形状。
另外，还可以是下述的薄膜晶体管阵列：其具有在像素电极上有孔的层间绝缘膜和通过层间绝缘膜的孔连接于像素电极的上部像素电极。
发明效果
根据本发明，可以提供显示品质良好、不易劣化且缺陷少的薄膜晶体管阵列。
附图说明
图1是表示本发明的第1实施方式的薄膜晶体管阵列的构成之一例的俯视图。
图2是表示本发明的第1实施方式的薄膜晶体管阵列的构成的变形例的俯视图。
图3是表示本发明的第1实施方式的薄膜晶体管阵列的制造方法之一例的俯视图。
图4是表示本发明的第2实施方式的薄膜晶体管阵列的构成之一例的俯视图。
图5是表示本发明的第2实施方式的薄膜晶体管阵列的构成的变形例的俯视图。
图6是表示本发明的第2实施方式的薄膜晶体管阵列的制造方法之一例的俯视图。
图7是表示本发明的第2实施方式的薄膜晶体管阵列的构成的另一变形例的俯视图。
图8是表示本发明的第2实施方式的薄膜晶体管阵列的制造方法的另一例的俯视图。
图9是表示通过图3的制造方法制作的栅电极为四边形的薄膜晶体管阵列的构成例的俯视图。
图10是表示通过图6的制造方法制作的栅电极为四边形的薄膜晶体管阵列的构成例的俯视图。
图11是表示以往的薄膜晶体管阵列的构成例的俯视图。
图12是表示以往的薄膜晶体管阵列的第2构成例的俯视图。
图13是表示以往的薄膜晶体管阵列的第3构成例的俯视图。
图14是表示以往的薄膜晶体管阵列的第4构成例的俯视图。
图15是表示漏电极为梳子形时的薄膜晶体管的构成例的俯视图。
图16是表示漏电极为T字形、沟槽长度大时的薄膜晶体管阵列的构成例的俯视图。
图17是表示漏电极为L字形、沟槽长度大时的薄膜晶体管阵列的构成例的俯视图。
具体实施方式
以下使用附图详细地说明本发明的实施方式。其中，以下所使用的附图中，为了易于判断说明，并未准确地按比例尺描绘。
(第1实施方式)
将本发明第1实施方式的薄膜晶体管阵列的构成之一例示于图1。图1(a)是表示不具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的1个像素部分(薄膜晶体管)的俯视图，图1(b)是表示在图1的(a)上具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的1个像素部分的俯视图，图1(c)是示出沟槽和区域A、栅电极2和栅极配线2’、电容器电极10和电容器配线10’、源电极4和源极配线4’、漏电极5和像素电极7的1个像素部分的说明图。如图1所示，本实施方式的薄膜晶体管阵列在绝缘基板1(参照图3(a))上按照从下层侧向上层侧的顺序具有：栅电极2及连接于栅电极2的栅极配线2’和电容器电极10及连接于电容器电极10的电容器配线10’；栅绝缘膜3(参照图3(b))；从上方观察在与栅电极2重叠的区域内具有彼此的间隙的源电极4及漏电极5，在俯视下(以垂直于基板面的方向观察)至少在源电极4与漏电极5的间隙中具有半导体图案6，源电极4连接于源极配线4’，漏电极5连接于像素电极7，像素电极7在俯视下与电容器电极10重叠，并且所述薄膜晶体管阵列具有覆盖在半导体图案6上的保护层6’。图1(b)中，进一步具有在像素电极7上有孔8A的层间绝缘膜8和介由孔8A与像素电极7连接的上部像素电极9。在该薄膜晶体管阵列中，俯视下，漏电极5是1根等宽的线状，源电极4是线状且是距离漏电极5隔着一定间隔将漏电极5包围的护套形状(参照图1(c))，源极配线4’按照将多个源电极4之间连接的方式形成，源极配线4’比下述区域A的宽度细，所述区域A是将半导体图案6中在栅电极2上形成于源电极4与漏电极5的间隙的部分沿着垂直于栅极配线2’的延伸方向的方向延长的区域(参照图1(c))。由于源极配线4’细，因此可以减小栅极-源极的重叠面积和源极-上部像素电极的重叠面积，并且可以减小栅极-源极间容量和源极-像素间容量。
由于栅极-源极间容量小，因此可以减小因栅极-源极间容量的充放电所导致的耗电。另外，由于源极-像素间容量小，因此可以减小源极电压变化影响像素电位的源线耦合，显示品质变好。另一方面，当以该漏电极5的形状将沟槽收容在源极配线4’内时，源极配线4’的宽度增大，栅极-源极间容量或源极-像素间容量增大。
另外，图1中漏电极5为1根直线状，且前端发圆。进而，将其包围的源电极4的护套形状沿着漏电极5前端的圆度呈曲线状。由于漏电极5为1根线状，因此在漏电极5中与栅电极2具有重叠且未形成沟槽的部分、即用于给电直至沟槽的部分为1根即可，因此栅极-漏极间容量(＝栅极-像素间容量)减小，可以将栅电压从开变成关时的电压变化影响像素电位的所谓栅极连通电压抑制为很小，显示品质变好。另外，由于在沟槽内的漏电极5或源电极4中没有内角小于180°的角部，因此没有电流集中，可以抑制源电极4、漏电极5、半导体图案6的劣化。另外，第1实施方式由于不能将沟槽宽度过多地增加，因此适于流动性大的半导体。
这里，半导体图案6中在栅电极2上形成于源电极4与漏电极5的间隙的部分是经控制的电流流过的部分，被称作沟槽。
将该沟槽沿着垂直于栅极配线2’的延伸方向的方向延长的区域是区域A(图1(c))。源电极4-漏电极5间的距离是经控制的电流流过的长度，被称作沟槽长度。经控制的电流流过的宽度(沟槽宽度)是与经控制的电流流过的方向相垂直的方向上的沟槽尺寸，可以看作是沟槽的源电极4-漏电极5之间的中心线的长度。
另外，源极配线4’被收容在上述区域A的内部。由此，源极配线4’和源电极4整体上在大致一条直线上排列，因此可以减小形成源极配线4’、源电极4、漏电极5、像素电极7时施加于源极配线4’的应力，难以发生源极配线4’的断线。另外，图1(c)中在源极配线4’与源电极4相连的部分上，当整体地观察源极配线4’和源电极4时形成了内角为180°以上的角部，但也可以使该部分为曲线状或倒角。由此，断线更难以发生。
另外，半导体图案6按照至少将源电极4与漏电极5之间连接的方式形成即可，可以位于源电极4、漏电极5的上层，也可以位于源电极4、漏电极5的下层。另外，也可按照覆盖在半导体图案6上的方式来设置保护层6’。即，可以在源电极4、漏电极5上设置半导体图案6、再在其上分别设置保护层6’，也可在半导体图案6上设置源电极4、漏电极5、再在其上分别设置保护层6’。保护层6’防止半导体图案6受到来自外部大气或层间绝缘膜8的材料的损伤。
图1中，半导体图案6是在沿着源极配线4’的方向上横跨多个像素的连续的条带形状。由此，半导体图案6的形成及对位(位置对准)变得容易。由于图案简单，因此图案形成变得容易，即便是在沿着源极配线4’的方向上发生位置偏离也没有影响，因此对位变得容易。
另外，半导体图案6的边缘与漏电极5及包围该漏电极5的源电极4的护套形状的开口部前端附近交叉。由此，可以利用源电极4将半导体的作用分割成沟槽和除其以外的部分。因此，可以防止经由沟槽外的半导体而未受到控制的电流流入到漏电极5中。
进而，保护层6’是在沿着源极配线4’的方向上横跨多个像素的连续的条带形状。由此，保护层6’的形成及对位变得容易。由于图案简单，因此图案形成变得容易，即便是在沿着源极配线4’的方向上发生位置偏离也没有影响，因此对位变得容易。
另外，栅电极2并非四边形，而是将四边形的角部削掉、沿着源电极4的曲线的曲线形状或钝角多边形形状(参照图1(c))。由此，可以扩大栅电极2与电容器电极10或电容器配线10’的间隔，可以抑制栅极-电容器间短路。另一方面，将栅电极2为四边形时的1个像素部分的俯视图示于图9(a)中，将栅电极2、栅极配线2’、电容器电极10、电容器配线10’的2个像素部分的俯视图示于图9(b)中。此时，在栅极-电容器间距离小的部分13中，容易因抗蚀剂或油墨中的异物的影响等而引起短路(图9(b))。
另外，如图1(a)那样不具有层间绝缘膜8和上部像素电极9时，具有结构简单、制造容易的优点。如图1(b)那样具有层间绝缘膜8和上部像素电极9时，具有能够将有效面积扩大至上部像素电极9的面积的优点。
将本发明第1实施方式的薄膜晶体管阵列的构成的变形例示于图2。图2(a)是表示不具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的1个像素部分的俯视图，图2(b)是表示在图2(a)上具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的1个像素部分的俯视图，图2(c)是示出沟槽和区域A、栅电极2和栅极配线2’、电容器电极10和电容器配线10’、源电极4和源极配线4’、漏电极5和像素电极7的1个像素部分的说明图。图2中，虽然半导体形状是长方形，但各个像素地是独立的。此时，印刷时沿着源极配线的方向的位置偏离的余地与连接于多个薄膜晶体管的条带的情况相比变小，但可以减少所使用的半导体量。
另外，将图1及2的本实施方式的薄膜晶体管阵列的制造方法之一例示于图3。在绝缘基板1上形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图3(a))。接着，在其上形成栅绝缘膜3(图3(b)中以纵线表示，在图3(c)之后省略记载)。进而，形成源电极4、源极配线4’、漏电极5、像素电极7(图3(c))。此时，漏电极5是1根等宽的线状，源电极4是线状且是距离漏电极5隔着一定间隔将漏电极5包围的护套形状，源极配线4’按照将多个源电极4之间连接的方式形成，源极配线4被’收容在将半导体图案6中位于源电极4-漏电极5之间的部分沿着垂直于栅极配线2’的延伸方向的方向延长的区域A的内部，且使用比该区域A的宽度细的形状的印刷版进行印刷。漏电极5的前端发圆，源电极4的护套形状的前端也沿着漏电极5的前端呈曲线状。进而，至少在源电极4与漏电极5之间形成半导体图案6(图3(d))。半导体图案6可以如图2那样是各个晶体管地独立，但优选是如图1那样在沿着源极配线4’的方向上横跨多个薄膜晶体管的连续的条带形状。另外，半导体图案6的边缘优选与漏电极5及包围该漏电极5的源电极4的护套形状的开口部前端附近交叉。进而，形成覆盖半导体图案6的保护层6’(图3(e))。保护层6’优选是在沿着源极配线4’的方向上横跨多个薄膜晶体管的连续的条带形状。
进而，在之后还可具有形成在像素电极7上有孔8A的层间绝缘膜8的工序(图3(f))以及在其上形成通过层间绝缘膜8的孔8A连接于像素电极7的上部像素电极9的工序(图3(g))。
另外，在形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’的工序(图3(a))中，优选栅电极2并非是长方形、而是沿着源电极4的曲线状的曲线状或多边形形状。
作为绝缘基板1，可以是玻璃基板那样的刚性的基板，也可以是聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚酰亚胺(PI)、聚醚酰亚胺(PEI)、聚醚砜(PES)等挠性的基板。
作为栅电极2、栅极配线2’、电容器电极10、电容器配线10’，可以使用Al、Ag、Cu、Cr、Ni、Mo、Au、Pt等金属或者ITO等导电性氧化物、碳、导电性高分子等。作为制法，可以是对油墨进行印刷、烧成，也可以是在整面成膜后利用光刻法、刻蚀、抗蚀剂剥离来形成。或者，还可在整面成膜后利用抗蚀剂印刷、刻蚀、抗蚀剂剥离来形成。
作为栅绝缘膜3，可以使用SiO2、SiON、SiN等无机物或者聚乙烯基苯酚(PVP)、环氧树脂等有机物。作为制法，可通过溅射、CVD等真空成膜或者溶液的涂布和烧成来获得。
作为源电极4、源极配线4’、漏电极5、像素电极7，可以使用Ag、Cu、Cr、Ni、Mo、Au、Pt、Al等金属或者ITO等导电性氧化物、碳、导电性高分子等。作为制法，可以是在整面成膜后利用光刻法、刻蚀、抗蚀剂剥离来形成，但优选是对油墨进行印刷、烧成来获得。作为印刷方法，优选丝网印刷、凹版印刷、挠性印刷、胶版印刷等。特别是凹版印刷、挠性印刷、胶版印刷可以重现性良好地形成20μm以下的图案。
作为半导体图案6，可以使用聚噻吩系、并苯系、烯丙胺系等有机半导体或者In2O3系、Ga2O3系、ZnO系、SnO2系、InGaZnO系、InGaSnO系、InSnZnO系等氧化物半导体。作为制法，优选将溶液利用喷墨、分配器、挠性印刷等进行印刷和烧成的方法。
作为保护层6’，可以使用氟系树脂、有机硅系树脂等。作为制法，优选将溶液利用喷墨、分配器、丝网印刷等进行印刷和烧成的方法。
作为层间绝缘膜8优选环氧树脂等有机绝缘膜。作为工序，优选丝网印刷、凹版胶印印刷。
作为上部像素电极9，优选Ag糊料等。作为工序，优选丝网印刷、凹版胶印印刷。
另外，形成源电极4、源极配线4’、漏电极5、像素电极7的工序与形成半导体图案6的工序的顺序也可以颠倒。
(第2实施方式)
将本发明第2实施方式的薄膜晶体管阵列的一例示于图4。图4(a)是表示不具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的1个像素部分的俯视图，图4(b)是表示在图4(a)上具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的1个像素部分的俯视图，图4(c)是示出沟槽和区域A、栅电极2和栅极配线2’、电容器电极10和电容器配线10’、源电极4和源极配线4’、漏电极5和像素电极7的1个像素部分的说明图。如图4所示，本实施方式的薄膜晶体管阵列是在绝缘基板1(参照图6(a))上按照从下层侧朝向上层侧的顺序具有：栅电极2及连接于栅电极2的栅极配线2’；电容器电极10及连接于电容器电极10的电容器配线10’；栅绝缘膜3；俯视下在与栅电极2重叠的区域中具有彼此的间隙的源电极4及漏电极5，至少在源电极4与漏电极5的间隙中具有半导体图案6，源电极4连接于源极配线4’，漏电极5连接于像素电极7，像素电极7在俯视下与电容器电极10重叠，并且所述薄膜晶体管阵列具有覆盖在半导体图案6上的保护层6’。图4(b)中，进一步具有在像素电极7上有孔8A的层间绝缘膜8和介由孔8A与像素电极7连接的上部像素电极9。该薄膜晶体管阵列中，在俯视下，漏电极5是1根等宽的线状，源电极4是线状且是距离漏电极5隔着一定间隔将漏电极5包围的护套形状(参照图4(c))，源极配线4按照将多个源电极4间连接的方式形成，源极配线4’比下述区域A的宽度细，所述区域A是将半导体图案6中在栅电极2上形成于源电极4与漏电极5的间隙的部分沿着垂直于栅极配线2’的延伸方向的方向延长的区域(参照图4(c))。由于源极配线4’细，因此可以减小栅极-源极的重叠面积和源极-上部像素电极的重叠面积，并且可以减小栅极-源极间容量及源极-像素间容量。
由于栅极-源极间容量小，因此可以减小因栅极-源极间容量的充放电导致的耗电。另外，由于源极-像素间容量小，因此可以减小源极电压变化影响像素电位的源线耦合，显示品质变得良好。另一方面，在以该漏电极5的形状将沟槽收容在源极配线4’内时，源极配线4’的宽度增大，栅极-源极间容量或源极-像素间容量增大。
另外，如图4所示，在俯视下，漏电极5是1根线状，从平行于栅极配线2’的延伸方向的方向向平行于源极配线4’的延伸方向的方向曲线地弯曲并延展，前端变圆。进而，包围源电极5的源电极4的护套形状沿着漏电极5的延展方向的曲度或前端的圆度呈曲线状。由于漏电极5是1根线状，因此漏电极5中与栅电极2具有重叠且未形成沟槽的部分、即用于给电直至沟槽的部分为1根即可，因此栅极-漏极间容量(＝栅极-像素间容量)减小，可以将栅电压从开变成关时的电压变化影响像素电位的所谓栅极连通电压抑制为很小，显示品质变得良好。另外，由于漏电极5或源电极4没有角部，因此没有电流集中，可以抑制源电极4、漏电极5、半导体图案6的劣化。另外，图4中漏电极5从平行于栅极配线2’延伸方向的直线状部分向曲线状部分移动，但也可以是从该曲线状部分进一步以平行于源极配线4’延伸方向的直线状延伸。第2实施方式具有如下特征：尽管漏电极5是没有内角小于180°的角部的形状，但还是可以在狭窄的区域A中增大沟槽宽度。
这里，半导体图案6中在栅电极2上形成于源电极4与漏电极5的间隙中的部分是经控制的电流流过的部分，被称作沟槽。将该沟槽沿着垂直于栅极配线2’延伸方向的方向延长的区域是区域A(图4(c))。源电极4-漏电极5间的距离是经控制的电流流过的长度，被称作沟槽长度。经控制的电流流过的宽度(沟槽宽度)是与经控制的电流流过的方向相垂直的方向上的沟槽尺寸，可以看作是沟槽的源电极4-漏电极5间的中心线的长度。
另外，源极配线4’被收容在上述区域A的内部。由此，源极配线4’和源电极4整体上在大致一条直线上排列，因此可以减小形成源极配线4’、源电极4、漏电极5、像素电极7时施加于源极配线4’的应力，难以发生源极配线4’的断线。另外，图4(c)中在源极配线4’与源电极4相连的部分上，虽然当整体地观察源极配线4’和源电极4时形成了内角为180°以上的角部，但也可以使该部分为曲线状或倒角。由此，断线更难以发生。
另外，半导体图案6按照至少将源电极4与漏电极5之间连接的方式形成即可，可以位于源电极4、漏电极5的上层(图4(a))、也可以位于源电极4、漏电极5的下层(图7(a))。另外，也可按照覆盖在半导体图案6上的方式来设置保护层6’。即，可以是源电极4、漏电极5上为半导体图案6、再在其上为保护层6’(图4(a))，也可以是半导体图案6上为源电极4、漏电极5、再其上为保护层6’(图7(a))。保护层6’防止半导体图案6受到来自外部气体或层间绝缘膜8的材料的损伤。半导体图案6在位于源电极4、漏电极5的下层时，区域A的位置也是相同的(图7(c))。
图4中，半导体图案6是在沿着源极配线4’的方向上横跨多个像素的连续的条带形状。由此，半导体图案6的形成及对位变得容易。由于图案简单，因此图案形成变得容易，即便是在沿着源极配线4’的方向上发生位置偏离也没有影响，因此对位变得容易。
另外，半导体图案6的边缘与漏电极5及包围该漏电极5的源电极4的护套形状的开口部前端附近交叉。由此，可以利用源电极4将半导体的作用分割成沟槽和除其以外的部分。因此，可以防止经由沟槽外的半导体而未受到控制的电流流入到漏电极5中。
进而，保护层6’是在沿着源极配线4’的方向横跨多个像素的连续的条带形状。由此，保护层6’的形成及对位变得容易。由于图案简单，因此图案形成变得容易，即便是在沿着源极配线4’的方向上发生位置偏离也没有影响，因此对位变得容易。
另外，栅电极2并非四边形，而是将四边形的角部削掉、沿着源电极4的曲线的曲线形状或钝角多边形形状(参照图4(c))。由此，可以扩大栅电极2与电容器电极10或电容器配线10’的间隔，可以抑制栅极-电容器间短路。另一方面，将栅电极2为四边形时的1个像素部分的俯视图示于图10(a)中，将栅电极2、栅极配线2’、电容器电极10、电容器配线10’的2个像素部分的俯视图示于图10(b)中。此时，在栅极-电容器间距离小的部分13中，容易因抗蚀剂或油墨中的异物的影响等而引起短路(图10(b))。
另外，在如图4(a)、图7(a)那样不具有层间绝缘膜8和上部像素电极9时，具有结构简单、制造容易的优点。在如图4(b)、图7(b)那样具有层间绝缘膜8和上部像素电极9时，具有能够将有效面积扩大至上部像素电极9的面积的优点。
将本发明第2实施方式的薄膜晶体管阵列的构成的变形例示于图5。图5(a)是表示不具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的1个像素部分的俯视图，图5(b)是表示在图5(a)上具有层间绝缘膜8和上部像素电极9的薄膜晶体管阵列的1个像素部分的俯视图，图5(c)是示出沟槽和区域A、栅电极2和栅极配线2’、电容器电极10和电容器配线10’、源电极4和源极配线4’、漏电极5和像素电极7的1个像素部分的说明图。图5中，虽然半导体形状是长方形，但各个像素地是独立的。此时，印刷时沿着源极配线的方向的位置偏离的余地与连接于多个薄膜晶体管的条带的情况相比变小，但可以减小所使用的半导体量。
另外，将图4及5的本实施方式的薄膜晶体管阵列的制造方法之一例示于图6。在绝缘基板1上形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图6(a))。接着，在其上形成栅绝缘膜3(图6(b)中以纵线表示，在图6(c)之后省略记载)。进而，形成源电极4、源极配线4’、漏电极5、像素电极7(图6(c))。此时，漏电极5是1根等宽的线状，源电极4是线状且是距离漏电极5隔着一定间隔将漏电极5包围的护套形状，源极配线4’按照将多个源电极4之间连接的方式形成，源极配线4’被收容在将半导体图案6中位于源电极4-漏电极5之间的部分沿着垂直于栅极配线2’延伸方向的方向延长的区域A的内部，且使用比该区域A的宽度细的形状的印刷版进行印刷。漏电极5的前端发圆，源电极4的护套形状的前端也沿着漏电极5的前端呈曲线状。进而，至少在源电极4与漏电极5之间形成半导体图案6(图6(d))。半导体图案6可以如图5所示是各个晶体管地独立，但优选是如图4所示在沿着源极配线4’的方向上横跨多个薄膜晶体管的连续的条带形状。另外，半导体图案6的边缘优选与漏电极5及包围该漏电极5的源电极4的护套形状的开口部前端附近交叉。进而，形成覆盖半导体图案6的保护层6’(图6(e))。保护层6’优选是在沿着源极配线4’的方向上横跨多个薄膜晶体管的连续的条带形状。
进而，之后还可具有形成在像素电极7上有孔8A的层间绝缘膜8的工序(图6(f))以及在其上形成通过层间绝缘膜8的孔8A连接于像素电极7的上部像素电极9的工序(图6(g))。
另外，在形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’的工序(图6(a))中，优选栅电极2并非是长方形、而是沿着源电极4的曲线状的曲线状或多边形形状。
作为绝缘基板1，可以是玻璃基板那样的刚性的基板，也可以是聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚酰亚胺(PI)、聚醚酰亚胺(PEI)、聚醚砜(PES)等挠性的基板。
作为栅电极2、栅极配线2’、电容器电极10、电容器配线10’，可以使用Al、Ag、Cu、Cr、Ni、Mo、Au、Pt等金属或者ITO等导电性氧化物、碳、导电性高分子等。作为制法，可以是对油墨进行印刷、烧成，也可以是在整面成膜后利用光刻法、刻蚀、抗蚀剂剥离来形成。或者还可在整面成膜后利用抗蚀剂印刷、刻蚀、抗蚀剂剥离来形成。
作为栅绝缘膜3，可以使用SiO2、SiON、SiN等无机物或者聚乙烯基苯酚(PVP)、环氧树脂等有机物。作为制法，可通过溅射、CVD等真空成膜或者溶液的涂布和烧成来获得。
作为源电极4、源极配线4’、漏电极5、像素电极7，可以使用Ag、Cu、Cr、Ni、Mo、Au、Pt、Al等金属或者ITO等导电性氧化物、碳、导电性高分子等。作为制法，可以是在整面成膜后利用光刻法、刻蚀、抗蚀剂剥离来形成，但优选是对油墨进行印刷、烧成来获得。作为印刷方法，优选丝网印刷、凹版印刷、挠性印刷、胶版印刷等。特别是凹版印刷、挠性印刷、胶版印刷可以重现性良好地形成20μm以下的图案。
作为半导体图案6，可以使用聚噻吩系、并苯系、烯丙胺系等有机半导体或者In2O3系、Ga2O3系、ZnO系、SnO2系、InGaZnO系、InGaSnO系、InSnZnO系等氧化物半导体。作为制法，优选将溶液利用喷墨、分配器、挠性印刷等进行印刷和烧成的方法。
作为保护层6’，可以使用氟系树脂、有机硅系树脂等。作为制法，优选将溶液利用喷墨、分配器、丝网印刷等进行印刷和烧成的方法。
作为层间绝缘膜8，优选环氧树脂等有机绝缘膜。作为工序，优选丝网印刷、凹版胶印印刷。
作为上部像素电极9，优选Ag糊料等。作为工序，优选丝网印刷、凹版胶印印刷。
另外，形成源电极4、源极配线4’、漏电极5、像素电极7的工序与形成半导体图案6的工序的顺序也可以颠倒(图8(a)～(g))。此时，成为图7那样的顶部接触型的TFT。
实施例
(实施例1)
对于本发明的实施例1，使用图1(a)及图3进行说明。利用图3(a)～(e)的工序制作图1(a)所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图3(a))。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3(图3(b))。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案(图3(c))。进而，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6(图3(d))。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’(图3(e))。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形，从而获得了没有串扰的良好的显示。并且，获得了不易劣化的显示器。
(实施例2)
对于本发明的实施例2，使用图1(b)及图3进行说明。利用图3(a)～(g)的工序制作图1(b)所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图3(a))。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3(图3(b))。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案(图3(c))。进而，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6(图3(d))。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’(图3(e))。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8(图3(f))。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9(图3(g))。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形，从而获得了没有串扰的良好的显示。并且，获得了不易劣化的显示器。
(实施例3)
对于本发明的实施例3，使用图2(b)及图3进行说明。利用图3(a)～(g)的工序制作图2(b)所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图3(a))。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3(图3(b))。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案(图3(c))。进而，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6(图3(d)。但半导体图案6为图2(a)的形状)。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’(图3(e))。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8(图3(f))。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9(图3(g))。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形，从而获得了没有串扰的良好的显示。并且，获得了不易劣化的显示器。
(实施例4)
对于本发明的实施例4，使用图4(a)及图6进行说明。利用图6(a)～(e)的工序制作图4(a)所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图6(a))。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3(图6(b))。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案(图6(c))。进而，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6(图6(d))。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’(图6(e))。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形，从而获得了没有串扰的良好的显示。并且，获得了不易劣化的显示器。
(实施例5)
对于本发明的实施例5，使用图4(b)及图6进行说明。利用图6(a)～(g)的工序制作图4(b)所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图6(a))。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3(图6(b))。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案(图6(c))。进而，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6(图6(d))。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’(图6(e))。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8(图6(f))。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9(图6(g))。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形，从而获得了没有串扰的良好的显示。并且，获得了不易劣化的显示器。
(实施例6)
对于本发明的实施例6，使用图5(b)及图6进行说明。利用图6(a)～(g)的工序制作图5(b)所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图6(a))。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3(图6(b))。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案(图6(c))。进而，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6(图6(d)。但半导体图案6是图5(a)的形状)。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’(图6(e))。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8(图6(f))。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9(图6(g))。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形，从而获得了没有串扰的良好的显示。并且，获得了不易劣化的显示器。
(实施例7)
对于本发明的实施例7，使用图7(b)及图8进行说明。利用图8(a)～(g)的工序制作图7(b)所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图8(a))。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3(图8(b))。进而，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6(图8(c))。然后，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案(图8(d))。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’(图8(e))。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8(图8(f))。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9(图8(g))。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形，从而获得了没有串扰的良好的显示。并且，获得了不易劣化的显示器。
(实施例8)
对于本发明的实施例8，使用图9及图3进行说明。利用图3(a)～(g)的工序制作图9所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图3(a)。但栅电极2是图9的形状)。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3(图3(b))。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案(图3(c))。然后，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6(图3(d))。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’(图3(e))。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8(图3(f))。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9(图3(g))。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形，从而获得了没有串扰的良好的显示。并且，获得了不易劣化的显示器。但是，有栅极-电容器间发生短路的情况，成品率差。
(实施例9)
对于本发明的实施例9，使用图10及图6进行说明。利用图6(a)～(g)的工序制作图10所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’(图6(a)。但栅电极2是图10的形状)。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3(图6(b))。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案(图6(c))。然后，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6(图6(d))。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’(图6(e))。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8(图6(f))。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9(图6(g))。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形，从而获得了没有串扰的良好的显示。并且，获得了不易劣化的显示器。但是，有栅极-电容器间发生短路的情况，成品率差。
(比较例1)
对于比较例1，使用图12进行说明。利用与图3相同的工序制作图12所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案。然后，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形时，发生了串扰。通过使栅电压并非为通常的±20V、而是提高至±25V，串扰消除。这是由于栅极-漏极间容量大的缘故。另外，进行长时间驱动时，在漏电极5或源电极4的角部分12处可见劣化(图15)。
(比较例2)
对于比较例2，使用图16进行说明。利用与图3相同的工序制作图16所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案。然后，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形时，发生了微小的串扰。这是由于源极-像素间容量大的缘故。并且，耗电增大。进而进行长时间驱动时，在漏电极5或源电极4的角部分12处可见劣化。
(比较例3)
对于比较例3，使用图17进行说明。利用与图3相同的工序制作图17所示的元件。首先，在作为绝缘基板1的PEN上利用蒸镀成膜50nm的Al，通过光刻法及湿式刻蚀形成栅电极2、栅极配线2’、电容器电极10、电容器配线10’。接着，将聚乙烯基苯酚溶液进行旋涂，在150℃下进行烧成，从而形成1μm的聚乙烯基苯酚作为栅绝缘膜3。进而，作为源电极4、源极配线4’、漏电极5、像素电极7，将Ag油墨进行胶版印刷，在180℃下进行烧成，从而形成图案。然后，将聚噻吩溶液进行挠性印刷，在100℃下进行烧成，从而形成半导体图案6。
接着，将氟化树脂进行丝网印刷，在100℃下进行烧成，从而形成保护层6’。然后，将环氧树脂进行丝网印刷，在100℃下进行烧成，从而形成层间绝缘膜8。然后，将银糊料进行丝网印刷，在100℃下进行烧成，从而形成上部像素电极9。
在如此制作的薄膜晶体管阵列与具有透明电极的PET基板之间夹持电泳体，施加规定的驱动波形时，发生了微小的串扰。这是由于源极-像素间容量大的缘故。并且，耗电增大。进而进行长时间驱动时，在漏电极5或源电极4的角部分12处可见劣化。
至此，作为栅电极2相比较于源电极4、漏电极5更位于下层的底栅结构进行了说明，但也可以使相同的电极形状形成为栅电极2相比较于源电极4、漏电极5更处于上层的顶栅结构。此时，不仅在层间绝缘膜、而且在栅绝缘膜上也需要设置开口部。另外，上部像素电极变为必需，其也需要使得与电容器电极不发生短路(即要使得电容器电极不与栅绝缘膜的开口部接触)。
由以上的说明可以理解，本发明具有以下的效果。一个是可以减小栅极-源极间容量、源极-像素间容量、栅极-像素间容量，可获得显示品质良好的薄膜晶体管阵列。另外，由于漏电极或源电极上没有电流集中部分，因此可获得不易劣化的薄膜晶体管阵列。进而，可以增大栅极-电容器间距离，可提供缺陷少的薄膜晶体管阵列。
产业上的可利用性
本发明可以适用于液晶显示装置、电子纸、有机EL显示装置等的薄膜晶体管阵列。
符号说明
1 绝缘基板
2 栅电极
2’ 栅极配线
3 栅绝缘膜
4 源电极
4’ 源极配线
5 漏电极
6 半导体图案
6’ 保护层
7 像素电极
8 层间绝缘膜
8A 层间绝缘膜的孔
9 上部像素电极
10 电容器电极
10’ 电容器配线
11 漏电极中与栅电极重叠且未形成沟槽的部分
12 漏电极或源电极的内角小于180°的角部的顶点
13 栅极-电容器间距离小的部分

Claims (8)

1.一种薄膜晶体管阵列，
其在绝缘基板上具有：栅电极及连接于所述栅电极的栅极配线和电容器电极及连接于所述电容器电极的电容器配线；栅绝缘膜；以及在俯视下在与所述栅电极重叠的区域内具有彼此的间隙的源电极及漏电极，
至少在所述源电极与所述漏电极的所述间隙中具有半导体图案，
且所述薄膜晶体管阵列具有：连接于所述源电极的源极配线；连接于所述漏电极并在俯视下与所述电容器电极重叠的像素电极；以及覆盖在所述半导体图案上的保护层，
其中，在俯视下，所述漏电极为1根等宽的线状，所述源电极是线状且是距离所述漏电极隔着一定间隔将所述漏电极包围的护套形状，所述源极配线按照将多个源电极间连接的方式形成并且比下述区域的宽度细，所述区域是将所述半导体图案中位于所述源电极与所述漏电极的所述间隙的部分沿着垂直于栅极配线的延伸方向的方向延长的区域，且所述源极配线被收容在所述区域的内部。
2.根据权利要求1所述的薄膜晶体管阵列，其中，在俯视下，所述漏电极从平行于所述栅极配线的延伸方向的方向向平行于所述源极配线的延伸方向的方向弯曲并延展，所述源电极的所述护套形状沿着所述漏电极的延展方向呈曲线状。
3.根据权利要求1或2所述的薄膜晶体管阵列，其中，在俯视下，所述漏电极的前端发圆，所述源电极的护套形状的前端沿着所述漏电极的前端呈曲线状。
4.根据权利要求1或2所述的薄膜晶体管阵列，其中，在俯视下，所述半导体图案是在沿着所述源极配线的延伸方向的方向上横跨多个薄膜晶体管的连续的条带形状。
5.根据权利要求1或2所述的薄膜晶体管阵列，其中，在俯视下，所述半导体图案的边缘与所述漏电极及包围所述漏电极的源电极的护套形状的开口部前端附近交叉。
6.根据权利要求1或2所述的薄膜晶体管阵列，其中，在俯视下，所述保护层是在沿着所述源极配线的延伸方向的方向上横跨多个薄膜晶体管的连续的条带形状。
7.根据权利要求2所述的薄膜晶体管阵列，其中，在俯视下，所述栅电极并非是长方形，而是沿着所述源电极的曲线状的曲线状或多边形形状。
8.根据权利要求1或2所述的薄膜晶体管阵列，其还进一步具有：在所述像素电极上有孔的层间绝缘膜；和通过所述层间绝缘膜的孔连接于所述像素电极的上部像素电极。
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